KR910008100B1 - 반도체기억장치 - Google Patents

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KR910008100B1
KR910008100B1 KR1019860001421A KR860001421A KR910008100B1 KR 910008100 B1 KR910008100 B1 KR 910008100B1 KR 1019860001421 A KR1019860001421 A KR 1019860001421A KR 860001421 A KR860001421 A KR 860001421A KR 910008100 B1 KR910008100 B1 KR 910008100B1
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하루끼 도다
겐지 고마쯔
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가부시끼가이샤 도오시바
시바 쇼오이찌
도오시바 마이크로-컴퓨터 엔지니어링 코포레이션
야마모도 히로시
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 종래의 기억장치를 나타낸 블록도.
제2도는 제1도에 도시된 기억장치의 메모리블록에서 사용되는 행디코더에 대한 회로도.
제3도는 본 발명에 따른 1실시예를 나타낸 기억장치의 블록도.
제4도는 제3도에 도시된 기억장치의 메모리블록 및 센스증폭기블록에 대한 회로도.
제5도는 제3도에 도시된 기억장치에서 사용되는 행디코더에 대한 회로도.
재6도는 제3도에 도시된 기억장치에서 사용되는 열디코더에 대한 회로도.
제7도는 제4도 내지 제6도에 도시된 회로의 동작을 설명하기 위한 신호파형도.
제8도는 제3도에 도시된 기억장치에서 사용되는 구동신호발생회로에 대한 회로도.
제9도는 제8도에 도시된 구동신호발생회로의 동작설명을 위한 신호파형도.
제10도는 제3도에 도시된 기억장치에서 사용되는 구동신호선택회로에 대한 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 31A, 31B : 메모리블록 12, WL1, WL2 : 워드선
13, BL1, BL2 : 비트선 14, 34A, 34B : 행디코더
15, 35 : 열디코더 16, 36 : 센스증폭기
17, 37 : 구동신호발생회로 21 : 디코드신호출력선
22∼24 : 트랜지스터 MC : 메모리셀
An : 최상위비트신호 Qs : 트랜지스터
Cs : 캐패시터 DWL1, DWL2 : 더미워드선
DMC : 더미셀 N1 : 노드
CSL1, CSL2 : 제어선 37-1 : 지연회로
37-2, 37-3 : 부트스트랩회로 37-4 : 풀업회로
38 : 구동신호선택회로
[산업상의 이용분야]
본 발명은 구동신호에 응답해서 선택적으로 구동되는 복수개의 메모리셀을 구비하고 있는 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
집적회로화된 반도체기억장치(이하, IC메모리로 칭함)에 있어서는 고속동작과 고집적도 및 저소비전력등과 같은 제반특성을 실현시키기 위해, 정보의 기입이나 독출동작중 워드선에서의 신호전파지연시간을 단축시킴과 더불어 메모리셀로부터 독출되는 신호전압이 충분한 고레벨을 유지할 수 있도록 하여야만 한다.
따라서, IC메모리에서는 메모리셀을 복수개의 불록으로 나누어 그 각각의 메모리 블록마다 메모리셀을 선택하도록 하고 있다.
제1도는 각각 복수개의 메모리셀을 구비하고 있는 복수개의 메모리블록(11)을 갖춘 종래의 IC메모리블록도로서. 이들 메모리블록(11)내에는 도면에 나타낸 바와 같이 메모리셀을 선택하기 위한 복수개의 워드선(12)과 복수개의 비트선(13)이 각각 설치되어 있다.
그리고 여기서 도시되지는 않았지만, 메모리셀은 상기 워드선(12)과 비트선(13)이 각각 교차하는 위치에 설치되면서 상기 각 워드선(12) 및 비트선(13)과 결합되도록 각각 배치되어 있다.
또, 상기 IC메모리는 각 메모리블록(11)에 대응하여 설치되면서 행어드레스신호에 따라 각 메모리블록(11)내의 워드선(12)을 선택하는 행디코더(14)와, 예컨대 횡방향으로 인접하고 있는 한 쌍의 메모리블록(11)마다 설치되면서 열어드레스 신호에 따라 메모리블록(11)내의 비트선(13)을 선택하게 되는 열디코더(15)를 갖추고 있다. 이러한 경우 행디코더(14)는 각 메모리블록(11)에 1대 1로 대응되어 설치되어 있지만, 상기 열디코더(15)와 마찬가지로 예컨대, 종방향으로 인접한 1쌍의 메모리블록(11)마다 1개씩 설치해도 된다.
복수개의 센스증폭기(16)는 상기 행디코더(14) 및 열디코더(15)에 의해 선택되는 적어도 1개의 메모리셀에 대해 독출 또는 기입되는 데이터를 증폭하게 되는 바, 즉 이들 센서 증폭기(16)는 정보독출시에 대응되는 메모리셀로부터의 독출정보를 증폭하여 유지하게 되고, 또 정보기입시에는 대응되는 메모리셀에 기입될 외부로부터의 기입정보를 유지하게 된다.
그리고 구동신호발생회로(17)는 상기 행디코더(14)에 대해 구동신호(
Figure kpo00001
1)를 발생시키는 바, 여기서 상기 메모리가 다이나믹형 RAM인 경우 상기 구동신호 발생회로(17)는 행어드레스신호에 동기되어 공급되는 행어드레스스트로브신호(
Figure kpo00002
)변화에 응답해서 상기 구동신호(ø1)를 발생시킨다.
제2도는 상기 종래의 메모리에 있어서, 각 행어드레스디코더(14)의 구체적인 구성을 나타낸 회로도로서, 여기서 MOS트랜지스터는 모두 인핸스먼트형(Enhancement 型) n채널 트랜지스터이고, 전원전압(Vcc)과 디코드신호츨력선(21)간에는 트랜지스터(22)가 삽입되어 있으며, 이 트랜지스터(22)의 게이트에는 프리차지신호(ø2)가 공급되도록 되어 있다. 또 디코드신호출력선(21)과 기준전위의 접지전압(Vss)인가점 사이에는 복수개의 트랜지스터(23)가 병렬로 삽입되어진다.
이들 복수개의 트랜지스터(23)는 행어드레스신호를 디코드하는 것으로서, 각 게이트에는 상기 행어드레스 신호가 특정한 조합임을 표시하는 비트신호가 공급되도록 되어 있다.
한편, 상기 디코드신호출력선(21)에는 트랜지스터(24)의 게이트가 접속되어 있고, 상기 트랜지스터(24)의 전류통로 일단에는 상기 구동신호발생회로(17)에서 발생되는 구동신호(ø1)가 공급되도록 되어 있으며, 상기 전류통로의 타단에는 대응되는 워드선(12)이 접속되어 있는 바, 여기서 행어드레스디코더(14)에서는 먼저 트랜지스터(22)의 게이트에 프리차지신호(ø2)가 공급되어 디코드신호출력선(21)이 "1"레벨로 충전되게 되고, 이어 행어드레스신호가 발생되면 행어드레스스트로브신호(
Figure kpo00003
)를 기초로 구동신호발생회로(17)로부터 구동신호(ø1)가 발생됨과 동시에 1개의 행어드레스디코더(14)에서는 모든 트랜지스터(23)가 오프상태로 세팅되어 상기 디코드신호출력선(21)이 "1"레벨인 채로 유지되게 됨으로써 트랜지스터(24)는 온상태가 된다.
따라서, 상기 트랜지스터(24)로 공급되는 구동신호(ø1)에 의해 대응되는 1개의 워드선(12)이 "1"레벨로 충전된다.
이후, 상기 워드선(12)에 접속되어 있는 전체의 메모리셀이 억세스되고, 그 후에도 공급되는 열어드레스신호를 기초로 열디코더(15)가 특정의 비트선(13)을 선택함에 따라 1개의 메모리블록(11)내에서 적어도 1개의 메모리셀이 선택되며, 그 이후에는 상기 메모리셀에 대해 정보의 기입 또는 독출이 행해지게 되는 것이다.
이때, 다른 행어드레스디코더(14)에서는 어느 1개의 트랜지스터(23)가 온상태로 세팅되어 그 디코드신호 출력선(21)은 "0"레벨로 방전되게 되고, 이에 따라 트랜지스터(24)가 오프 상태로 되어 구동신호(ø1)는 대응되는 워드선(12)으로 공급되지 않게 된다.
이상과 같이 종래의 메모리에서는 워드선(12)을 선택하기 위해 사용되는 구동신호(ø1)을 전체의 행디코더(14)에 대해 병렬로 공급하고, 각 행디코더(14)에서 각각의 워드선(12)을 각 행어드레스신호에 따라 "1"레벨로 충전하는가의 여부를 결정하고 있다.
그런데, 이와 같은 메모리는 메모리셀의 수가 적고, 또 구동신호(ø1)를 공급해야할 행디코더(14)의 수가 적은 경우에는 특별한 문제가 없으나, 최근 메모리의 집적도가 현저하게 향상됨에 따라 메모리셀의 수가 증가하게 되고, 이에 비례하여 행디코더(14)의 수가 많아지는 경우에는 문제가 된다.
즉, 이와 같은 경우에는 구동신호발생회로(17)와 행디코더(14) 사이의 배선수가 증가하게 됨으로써 각각의 배선길이도 길어지게 되고, 또 이들 배선과 관계하는 용량은 최종적으로 구동신호(
Figure kpo00004
1)로서 구동시켜야할 1개의 위드선(12)과 관련되는 기생용량의 수배에 달하게 될 뿐만 아니라, 더욱이 상기 배선의 저항값도 증가하게 되기 때문에 위드선(12)에 전하를 공급하여 "1"레벨이 되도록 충전하기 전에 구동신호(ø1)가 상당히 감쇄되게 된다.
따라서 종래에는 선택된 워드선(12)이 "1"레벨로서 인식되기에 충분할 만큼의 고레벨로 상승되기까지 감쇄시간이 필요하게 되고, 그 결과 동작속도가 늦어지게 된다는 결점이 있었다.
또, 이러한 동작속도를 개선하기 위해서는 구동신호(ø1)의 전류용량을 크게 할 필요가 있게 되고, 그 때문에 구동신호발생회로(17)를 구성하는 트랜지스터의 소자면적을 크게 할 필요가 있게 됨으로써, 위와 같은 경우 집적화할 때 칩면적이 커지게 된다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 설명된 것으로, 선택된 워드선을 짧은 시간내에 구동시킬 수 있을 뿐만 아니라 집적화할 경우 칩면적도 충분히 작아지게 되도록 된 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 2개조로 분류되는 복수개의 메모리블록(31A,31B)과, 이 각 메모리블록(31A,31B)내에 설치된 메모리셀선택용 워드선(WL1,WL2), 워드선선택용 어드레스신호에 따라 상기 메모리블록(31A,31B)내의 워드선(WL1,WL2)을 선택하는 복수개의 행디코더(34A,34B) 및, 상기 워드선을 구동시키기 위한 구동신호를 발생시키는 구동신호발생회로(37)를 구비하고 있는 반도체기억장치에 있어서, 상기 행디코드(34A,34B)는 워드선선택용 어드레스신호중 그 일부 어드레스신호(A1∼An-1)에 따라 상기 메모리블록내의 워드선(WL1,WL2)을 선택하고, 게이트에 장벽트랜지스터(Q21)를 통해 행어드레스신호의 최상위 비트신호(An)의 반전신호(
Figure kpo00005
)가 공급됨과 더불어 전류통로의 일단에는 상기 구동신호발생회로(37)로부터 신호(ø1)가 공급되면서 타단으로부터는 신호(ø3)가 출력되는 트랜지스터(Q20)와, 게이트에 장벽트랜지스터(Q23)를 통해 행어드레스신호의 최상위비트신호(An)가 공급됨과 더불어 상기 트랜지스터(Q20)의 일단과 연결된 전류통러의 일단에 상기 신호(ø1)가 공급되면서 타단으로부터는 신호(ø4)가 출력되는 트랜지스터(Q22), 상기 신호(ø3)를 전달하는 출력선과 접지전압(Vss) 사이에 삽입되면서 게이트에 각각 신호(An,ø2)가 공급되는 트랜지스터(Q24,Q25) 및, 상기 신호 (ø4)를 전달하는 모든 출력선과 접지전압(Vss) 사이에 삽입되면서 게이트에 각각 신호(
Figure kpo00006
,ø2)가 공급되는 트랜지스터(Q26,Q27)로 구성된 구동신호선택회로(38)에 "0"레벨의 최상위비트신호(An)가 입력되면 1조의 메모리블록(31A)에 대응되는 행디코더(34A)에만 구동신호(ø3)를 공급하고, "1"레벨의 최상위비트신호(An)가 입력되면 다른 1조의 메모리블록(31B)에 대응되는 행디코더(34B)에만 구동신호(ø4)를 공급하도록 된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 구동신호발생회로로부터의 구동신호가 전체의 워드선선택회로로 동시에 공급되는 것이 아니라 워드선선택용 어드레스신호중 예컨대, 1개의 비트선신호에 의해 선택된 워드선선택회로에만 보내지게 된다.
즉, 구동신호선택회로로부터의 구동신호는 각각 별개의 신호선을 통해 그에 대응하는 워드선선택회로로 전달되게 된다. 이에 따라 구동신호선택회로 및 각 워드선선택회로 사이의 신호선 전체길이를 짧게 할 수가 있게 되고, 또 상기 신호선에 따르는 표유캐패시터를 억제할 수가 있게 되어 상기 신호선에 따라 전달되는 신호의 전파반송속도를 향상시킬 수 있게 되다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제3도는 본 발명에 따른 반도체기억장치를 다이나믹형 RAM에다 적용시킨 경우의 구성을 도시해 놓은 불록도로서, 본 실시예에서는 종래 실시예와 마찬가지로 메모리셀이 복수개의 메모리블록으로 분할되어져 있고, 이 반도체기억장치는 동일 칩상에 형성된 복수개의 메모리블록(31A,31B)을 갖추며, 이들 메모리블록(31A,31B)은 예컨대 행어드레스신호의 최상위비트신호에 의해 선택되게 된다.
즉, 한쪽 메모리블록(31A)내의 메모리셀은 행어드레스신호의 최상위비트신호(An)가 "0"레벨일 때 선택되는 것이고, 다른쪽 메모리블록(31B)내의 메모리셀은 행어드레스신호의 최상위비트신호(An)가 "1"레벨일 때 선택되어지는 것으로서, 이들 메모리블록(31A,31B)내에는 제4도에 도시되어져 있는 바와 같이 메모리셀(MC)을 선택하기 위한 복수쌍의 워드선(WL1,WL2) 및 복수쌍의 비트선(BL1,BL2)이 각각 설치되어 있다.
상기 매모리셀(MC)은 상기 워드선(WL1,WL2)과 비트선(BL1,BL2)의 각 교차위치에 각각 배치되는데, 이 메모리셀(MC)은 워드선(WL1,WL2)에 게이트가 결합된 MOS트랜지스터(Qc)와 캐패시터(Cs)를 갖춤과 더불어, 각 메모리블록은 게이트가 더미워드선(DWL1,DWL2)에 결합된 MOS트랜지스터(QD)와 캐패시터(CD)로 구성된 더미셀(DMC)을 갖추고 있다.
제4도는 메모리블록(31A,31B) 및 상기 메모리블록의 비트선(BL1,BL2)상의 데이터를 증폭하는 센스증폭기블록(36)을 나타낸 것으로, 이 메모리블록내의 더미셀 구역은 메모리셀로부터의 데이터 독출시에 사용되는 기준전위레벨을 제공하기 위해 사용되는 것인 바, 상기 더미셀 구역에서의 더미셀(DMC)은 MOS트랜지스터(QD)와 캐패시터(Cs)의 절반용량을 갖는 캐패시터(CD)에 의해 구성된다.
여기서 프리차지할 경우의 제어신호(øDWRT)는 제7도에 도시한 바와 같이 고레벨로 세팅되어 있기 때문에 더미셀에는 Vcc레벨이 기입되게 된다.
또 더미셀(DMC)을 제어하기 위한 제어신호(øDW,
Figure kpo00007
)는 각각 메모리셀(MC)을 제어하기 위한 제어신호(øW1,
Figure kpo00008
)가 상승할 때 증가된다.
한편, I/O게이트구역은 열디코더(35)로부터의 제어신호(CSL1,CSL2)에 의해 제어되어, 비트선(BL1, BL2)상의 데이터를 입출력선(I/O1,
Figure kpo00009
,I/O2,
Figure kpo00010
)에 선택적으로 전송하게 된다.
그리고 상기 행디코더(34A)는 각각의 메모리블록(31A)에 대응하여 설치되어 최상위비트신호(An)를 제외한 나머지 행어드레스신호(A1∼An-1)에 따라 각 메모리블록(31A)내의 워드선(WL1, WL2)을 선택하게 되고, 마찬가지로 행디코더(34B)는 각각의 메모리블록(31B)에 대응하여 설치되어 상기 최상위비트신호(An)를 제외한 나머지 행어드레스신호(A1∼An-1)에 따라 각 메모리블록(31B)내의 워드선(WL1,WL2)을 선택하게 된다. 또한 열디코더(35)는 각각 예컨대, 횡방향으로 인접한 1쌍의 메모리블록마다 설치되어 열어드레스신호에 따라 메모리블록(31A,31B)내의 비트선 (BL1,BL2)을 선택하게 된다.
그런데, 이 경우 각 행디코어(34A,34B)는 각 메모리블록(31A,31B)에 1대 1로 대응하여 설치되어져 있지만, 상기 열디코더(35)와 마찬가지로 예컨대, 종방향으로 인접한 1쌍의 메모리블록마다 1개씩 설치해도 된다.
그리고 이들 행디코더(34A,34B) 각각은 제5도에 도시한 바와 같이 최상위비트신호(An,
Figure kpo00011
)가 그 게이트에 공급되는 디코드용 트랜지스터가 삭제되어 있는 점을 제외하면 실질적으로 제2도에 도시된 행디코더와 마찬가지로 구성되어 있다.
제5도에 도시한 바와 같이 상기 행디코더에 있어서, 프리차지시에 고레벨로 되는 제어신호(ø2)에 따라 노드(N1)가 프리차지되고, 소정의 행어드레스신호(단, 최상위비트신호를 제외)가 공급되는 경우에는 상기 행어드레스신호를 인가받아 MOS트랜지스터가 전부 오프상태로 되어 노드(N1)는 프리차지전위로 유지된다.
이러한 상태에서 MOS트랜지스터(Q2)의 일단에 공급되는 제어신호(ø3,ø4)가 상승하면, 장벽트랜지스터(ø3)의 존재에 의해 노드(N1)전위가 풀업됨으로써, 상기 제어신호(ø3,ø4)의 레벨이 하강되어 MOS트랜지스터(Q2)의 타단에 결합되는 워드선으로 전달된다.
또, 제6도에 도시된 열디코더(15)에 있어서는 프리차지시 고레벨로 되는 제어신호(ø2)에 의해 노드(N2,N3)가 프리차지되고, 소정의 열어드레스신호(단, 일부 비트신호를 제외)가 공급되는 경우에는 상기 열어드레스신호를 인가받아 MOS트랜지스터가 전부 오프상태로 되어 노드(N2,N3)는 프리차지레벨상태를 유지하게 된다. 그런데 ,여기서 비트신호에 대응하는 위치의 제어신호(ø15A,ø15B)중 어느 하나가 상승하면, 제5도에서 설명한 바와 마찬가지로 노드(N2,N3)의 전위가 Vcc 보다 고레벨로 풀업되어 제어신호(ø15A,ø15B)가 그 레벨을 강하시키지 않고 제어선(CSL1,CSL2)으로 전송되게 된다.
그리고, 센스증폭기블록(36)은 각각 상기 행디코더(34A,34B)중 어느 하나와 열디코더(35)에 의해 선택되는 적어도 1개의 메모리셀에 대해 독출 또는 기입되는 데이터를 증폭하게 된다. 즉, 상기 센스증폭기블록(36)은 정보독출시에는 그에 대응하는 메모리셀로부터의 독출정보를 증폭시켜 그 상태를 유지하고, 또 정보기입시에는 대응되는 메모리셀에 대해 기입하여 외부로부터의 기입정보를 유지하게 된다.
상기 센스증폭기블록은 제4도에 도시된 바와 같이 센스증폭기구 역 및 등화/복원구역을 갖는 한편, 제7도에 도시된 바와 같이 제어신호(øS1)가 계속 상승하여 제어신호(øS2)로 상승될 때 비트선(BL1,BL2)상의 데이터를 방출 및 증폭하고, 제어신호(øT)는 장벽트랜지스터(QB)를 제어하게 된다 . 즉, 센스동작 이전에는 상기 제어신호(øT)가 전원전압(Vcc)보다 높은 레벨에 있는 장벽트랜지스터(QB)를 3극관 모드로서 동작시키고, 또 센스동작시에는 거의 전원전압(Vcc)과 동일한 레벨에 의해 장벽트랜지스터(QB)를 5극관모드로 동작시킴으로써 비트선에 따르는 용량이 센스증폭기의 동작에 나쁜 영향을 미치지 않도록 되어 있다.
또, 센스증폭기불록의 등화/복원구역은 센스동작 종료후에 있어서 고레벨로 세팅되어 있는 비트선의 전위를 "1"레벨로 설정하고, 또 프라차지시에 있어서 쌍으로 이루어지는 비트라인의 전위를 등화하여 프리차지하기 위해 사용되게 된다.
센스동작시에 있어서 고레벨의 전위로 세팅되어 있는 비트선의 전위가 상기 센스동작후에 있어서는 최초로 프리차지될 때의 전위레벨보다 낮아지게 되어 메모리셀로의 재기입만을 확실하게 수행하는 바, 여기서 제어신호(øB)가 제7도에 도시된 바와 같이 상승하는 것에 의해 1쌍의 캐패시터(CX)에 남아 있는 전류를 각각 쌍을 이루는 MOS트랜지스터(QX)를 통해 비트선(BL1,BL2)상으로 전송함으로써 비트선전위의 감소를 보상할 수 있게 된다. 이러한 경우, 제어신호(øB)가 전원전압(Vcc)이상으로 상승되고, 쌍을 이루는 MOS트랜지스터(QX)가 온상태로 세팅되어진다.
또, 프리차지시에서의 제어신호(øB)는 전원전방(Vcc)레벨로 세팅되어 캐패시터(CX)를 충전시키고, 또 센스동작시에는 저레벨로 세팅되어 MOS트랜지스터(QX)를 오프상태로 하여 캐패시터(CX)가 비트선과 관련 되는 표유패캐시턴스에 가산되는 것을 방지한다.
구동신호발생회로(37)는 정보기입 또는 독출시에 구동신호(ø1)를 발생시키는 것으로서 행어드레스신호(A1∼An)에 동기하여 공급되는 행어드레스스트로브신호(
Figure kpo00012
)의 변화에 응답해서 상기 구동신호(ø1)를 발생시키는 주지의 것인 바, 여기서 상기 구동신호발생회로(37)는 제8도에 도시된 바와 같이 제어신호(øRAS)를 지연시키기 위한 지연회로(37-1)와, 상기 지연회로(37-1)로부터의 출력신호를 승압하는 부트스트랩회로(37-2,37-3), 상기 부트스트랩회로(37-3)의 출력신호를 풀업하여 제어신호(ø1)를 발생시키는 풀업회로(37-4)로 구성되어 있다.
구동신호발생회로(37)는 제9도에 도시된 바와 같이 행어드레스스트로부신호(
Figure kpo00013
)가 떨어짐에 따라 상승되는 신호(øRAS)에 의해 더미워드선용 제어신호(øDW,
Figure kpo00014
)를 상승시키기 위한 신호(ø1)를 각각 발생시킨다.
상기 신호(øD)는 행어드레스데 따라 디코드되어 더미워드선(øDW,
Figure kpo00015
)을 상승시키고, 상기 신호(ø1)는 Vcc 이상의 레벨이 최종적으로 얻어질 수 있도록 메모리셀(MC)에 대해 충분하게 높은 레밸을 재기입할 수 있게 된다.
한편, 여기서 구동신호발생회로(37)를 상세히 나타낸 제8도를 설명하면 다음과 같다. 도시한 바와 같이 MOS트랜지스터(Q10)에 의해 게이트가 충전되고, 프리차지시에 상승되는 신호(ø2)를 캐패시터(C10)를 통헤 게이트에 공급함으로써 3극관 모드에서 온상태로 되는 트랜지스터(Q11)에 의해 캐패시터(C11)는 Vcc까지 프리차지 된다. 그리고 상기 신호(øRAS)가 상승되면 신호(ø1)는 Vcc까지 올라가게 되고, 이때에는 신호(øD)도 상승하게 되는 바, 이러한 상승은 잘 알려진 클록발생기의 동작과 동일하다.
이때 노드(N11)가 Vcc 이상의 레벨로 되기 때문에 MOS트랜지스터(Q12)는 3극관 모드로서 온상태가 되어 노드(N12)를 신호(ø1)레벨, 즉 Vcc로 충전시키고, 이때 캐패시터(C13)도 당연히 충전되게 된다. 또, 마찬가지로 MOS트랜지스터(Q13)의 게이트전위도 Vcc이상의 래벨로 되기 때문에 MOS트랜지스터(Q13)도 3극관 모드로서 온상태가 되어, 트랜지스터(Q11)의 게이트전위는 Vcc로 된다. 이때 노드(N13)의 전위가 Vcc레벨이기 때문에 MOS트랜지스터(Q11)는 오프상태로 된다. 또, 노드(N13)가 나중에 Vcc보다 높은 레벨로 되어도 그 게이트전위가 Vcc이기 때문에 MOS트랜지스터(Q11)는 오프상태를 유지하게 된다.
그 후, 신호(øE)가 Vcc보다 높은 래벨까지 상승하여 노드(N11)가 Vcc레벨로 될 때에는 노드(N12) 및 신호(ø1)의 전위가 Vcc레벨이 되고, 트랜지스터(Q12)는 오프상태로 된다. 마찬가지로 MOS트랜지스터(Q14)에는 Vcc의 전위가 공급되고 있기 때문에 노드(N11)가 Vcc레벨로 될 때에 상기 MOS트랜지스터(Q14)는 오프상태로 되고, 또 신호(ø1)가 고레벨로 되어도 오프상태를 유지하게 된다. 이러한 상태하에서 신호(øc)가 상승하게 되면, 캐패시터(C13)의 커플링에 의해 MOS트랜지스터(Q15)는 충분히 온상태로 되고, 캐패시터(C11)에 충전된 전하가 상기 MOS트랜지스터(Q15)를 통해 전송되며, 이에 따라 신호(ø1)가 고레벨로 된다.
상기 구동신호발생회로(37)에서 발생되는 구동신호(ø1)는 구동신호선택회로(38 ; 제3도 참조)에 공급되고, 이 구동신호선택회로(38)에는 행어드레스신호의 최상위비트신호(An)가 공급되게 되며, 또 상기 신호(An)에 따라 상기 구동신호(ø1)를 선택신호(ø3) 또는 선택신호(ø4)로서 선택적으로 출력하게 된다.
여기서 선택된 한쪽의 선택신호(ø3)는 각 행디코더(34A)에 병렬로 공급되고, 다른쪽의 선택신호(ø4)는 상기 각 행디코더(34B)에 병렬로 공급된다.
제10도는 상기 구동신호선택회로(38)의 구체적인 구성을 나타낸 회로도로서, 게이트에 장벽트랜지스터(Q21)를 통해 행어드레스신호의 최상위비트신호(An)의 반전신호(
Figure kpo00016
)가 공급되고, 전류통로의 일단에는 신호(ø1)가 공급되며, 또 타단으로부터 상기 선택신호(ø10)를 출력하는 MOS트랜지스터(Q20)와, 게이트에 장벽트랜지스터(Q23)를 통해 행어드레스신호의 최상위비트신호(An)가 공급되고, 전류통로의 일단에는 상기 신호(ø1)가 공급되며, 또 타단으로부터 상기 선택신호(ø4)를 출력하는 트랜지스터(Q22), 상기 신호(ø3)를 전달하는 출력선과 접지전압(Vss) 사이에 삽입되면서 게이트에 신호(An,ø2)가 공급되는 트랜지스터(Q24,Q25) 및, 상기 신호(ø4)를 전달하는 출력선과 접지전압(Vss) 사이에 삽입되면서 게이트에 신호(
Figure kpo00017
,ø2)가 공급되는 트랜지스터(Q26,Q27)로서 구성되어 진다.
상기와 같이 구성된 메모리에 있어서, 행어드레스신호의 최상위비트신호(An)가 "0"레벨로 되어 한쪽 조의 메모리블록(31A)내의 메모리셀에 대해 정보의 기입 또는 독출을 행하는 경우, 구동신호선택회로(38)에서는 행어드레스신호의 최상위비트신호(An)를 기초로 각각 MOS트랜지스터(Q26,Q27)가 온상태로, MOS트랜지스터 (Q22,Q24)가 오프상태로 된다.
따라서 구동신호발생회로(37)에서 신호(
Figure kpo00018
)에 응답하여 발생된 구동신호(ø1)는 구동신호선택회로(38)로부터 신호(ø3)로서 츨력된다. 이 경우 장벽트랜지스터(Q20)의 존재로 인하여 MOS트랜지스터(Q20)의 게이트에는 전원전압(Vcc)보다 높은 전위가 세팅되어 신호(ø3)가 신호(ø1)와 거의 동일한 전위레벨로 세팅되어진다.
구동신호선택회로(38)내에서 트랜지스터(Q26)가 온상태로 되어 있는 것에 의해 신호(ø4)의 출력단은 "0"레벨로 방전되게 되는데, 이때 신호(ø3)가 행디코더(34A)에만 공급되고 행디코더(34B)에는 공급되지 않게 됨에 따라 신호(ø1)를 행디코더(34A)에 대해 전달하는 배선수 및 전체 길이는 종래의 절반으로 되며, 또 신호(ø1)가 전달되는 베선에 따르는 부유용량 및 배선저항이 종래보다도 감소된다.
한편,행어드레스신호의 최상위비트신호(An)가 "1"레벨로 되어 다른쪽 조의 메모리블록(31B)내의 메모리셀에 대해 정보의 기입 또는 독출을 행하는 경우에 구동신호선택회로(38)에서는 행어드레스신호의 최상위 비트신호(An)에 준해 각각 트랜지스터(Q22,Q24)가 온상태로, 트랜지스터(Q20,Q26)가 오프상태로 되게 됨에 따라 구동신호발생회로(37)에서 발생되는 구동신호(ø1)는 구동신호선택회로(38)로부터 신호(ø4)로서 출력된다. 이때 신호(ø4)는 행디코더 중 행디코더(34B)에만 공급되게 된다.
따라서, 신호(ø1)를 행디코더(34B)에 대해 전달하는 배선수 및 전체길이는 종래의 절반으로 되고, 이 경우에도 배선용량 및 배선저항은 종래보다도 감소하게 된다.
이와 같이 본 실시예에 의하면, 워드선(WL)은 선택 구동하기 위해 사용되는 구동신호(ø1)를 종래와 같이 전체의 행디코더(34A,34B)에 대해 병렬로 공급하는 것이 아니고, 메모리셀이 선택되는 메모리블록(31)에 대응한 행디코더(34A,34B)에만 선택적으로 공급되도록 함으로써 행디코더(34A,34B)의 총수가 많을 경우에도 실제로 신호(ø1)가 공급되는 행디코더(34A,34B)의 수는 종래의 절반으로 되게 되고, 그에 따라 신호(ø1)가 구동해야 하는 배선용량이 종래의 절반으로 될 뿐만 아니라 배선의 저항치도 감소하게 되므로 선택된 워드선(WL)이 "1"레벨로 올라갈때 까지의 시간은 종래에 비해 대폭적으로 단축되어 동작속도를 향상시킬 수 있게 되는 것이다.
또한 신호(ø1)의 전류용량을 그다지 크게 하지 않아도 동작속도를 향상시킬 수가 있기 때문에 구동신호발생회로(37)를 구성하고 있는 트랜지스터의 소자면적을 크게 할 필요가 없게 되어 집적화할 때에 칩면적의 축소화도 달성할 수가 있는 것이다.
또한 본 실시예에 의하면, 구동신호선택회로(38)에 있어서 행어드레스신호의 최상위비트신호(An)를 기초로 신호(ø1)의 선택을 행하도록 하고 있기 때문에, 각 행디코더(34)에서는 상기 최상위비트신호(An)에 의한 디코드조작이 불필요하게 된다. 이 때문에 각각의 행디코더(34A,34B)에 있어서 각각 1개의 디코드용 트랜지스터가 불필요하게 되므로 행디코더(34A,34B)의 구성이 간단하게 된다는 효과도 발생하게 되다.
본 발명은 본 실시예에 한정되는 것이 아니고 여러종류의 변형이 가능한 바, 즉 본 실시예에서는 복수의 메모리블록을 행어드레스신호의 최상위비트신호(An)를 기초로 메모리블록(31A,31B)을 2조로 분류하는 경우에 대해 설명하였지만, 이는 행어드레스신호의 최상위비트 이외의 비트신호를 기초로 복수개의 메모리블록을 2조로 분류하도록 구성해도 된다.
또, 구동신호선택회로(38)에 있어서도 신호(ø1)의 선택을 1비트의 행어드레스신호에 따라 행하는 경우에 대해 설명하였지만, 이는 구동신호선택회로(38)로 공급하는 행어드레스신호의 비트수를 증가시켜줌으로써 선택수를 증가시켜 메모리블록을 2조보다 많은 조로 분할시켜 신호(ø1)를 공급해야 하는 행디코더의 수를 감소시켜도 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 선택된 워드선을 짧은 시간에 구동시킴으로써 동작속도의 고속화를 달성할 수 있고, 또 집적화할 경우 칩면적도 충분히 작게 될 수 있는 반도체기억장치를 제공할 수 있게 된다.

Claims (2)

  1. 2개조로 분류되는 복수개의 메모리블록(31A,31B)과, 이 각 메모리블록 (31A,31B)내에 설치된 메모리셀선택용 워드선(WL1,WL2), 워드선선택용 어드래스신호에 따라 상기 메모리블록(31A,31B)내의 워드선(WL1,WL2)을 선택하는 복수개의 행디코더(34A,34B) 및, 상기 워드선을 구동시키기 위한 구동신호를 발생시키는 구동신호발생회로(37)를 구비하고 있는 반도체기억장치에 있어서, 상기 행디코더(34A,34B)는 워드선선택용 어드레스신호중 그 일부 어드레스신호(A1∼An-1)에 따라 상기 메모리를록내의 워드선(WL1,WL2)을 선택하고, 게이트에 장벽트랜지스터(Q21)를 통해 행어드레스신호의 최상위비트신호(An)의 반전신호 (
    Figure kpo00019
    )가 공급됨과 더불어 전류통로의 일단에는 상기 구동신호발생회로(37)로부터 신호(ø1)가 공급되면서 타단으로부터는 신호(ø3)가 출력되는 트랜지스터(Q20)와, 게이트에 장벽트랜지스터(Q23)를 통해 행어드레스신호의 최상위비트신호(An)가 공급됨과 더불어 상기 트랜지스터(Q20)의 일단과 연결된 전류통로의 일단에 상기 신호(ø1)가 공급되면서 타단으로부터는 신호(ø4)가 출력되는 트랜지스터(Q22), 상기 신호(ø3)를 전달하는 출력선과 접지전압(Vss) 사이에 삽입되면서 게이트에 각각 신호(
    Figure kpo00020
    ,ø2)가 공급되는 트랜지스터(Q24,Q25) 및, 상기 신호(ø4)를 전달하는 출력선과 접지전압 Vss 사이에 삽입되면서 게이트에 각각 신호(An,ø2)가 공급되는 트랜지스터(Q26,Q27)로 구성된 구동신호선택회로(38)에 "0"레벨의 최상위비트신호(An)가 입력되면 1조의 메모리블록(31A)에 대응되는 행디코더(34A)에만 상기신호(ø4)를 공급하도록 된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 복수개의 메모리블록(31A,31B)이 상기 워드선선택용 어드레스신호의 최상위비트신호(An,
    Figure kpo00021
    )에 따라 분류되도록 된 것을 특징으로 하는 반도체기억장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2569538B2 (ja) * 1987-03-17 1997-01-08 ソニー株式会社 メモリ装置
JPH01220291A (ja) * 1988-02-29 1989-09-01 Nec Corp 半導体メモリ装置
JP2772640B2 (ja) * 1988-04-27 1998-07-02 三菱電機株式会社 半導体記憶装置
US4975874B1 (en) * 1988-11-01 1997-09-23 Texas Instruments Inc Metrix interconnection system with different width conductors
JPH03176891A (ja) * 1989-12-04 1991-07-31 Nec Corp 半導体記憶装置
US5264743A (en) * 1989-12-08 1993-11-23 Hitachi, Ltd. Semiconductor memory operating with low supply voltage
US5546343A (en) * 1990-10-18 1996-08-13 Elliott; Duncan G. Method and apparatus for a single instruction operating multiple processors on a memory chip
US5249158A (en) * 1991-02-11 1993-09-28 Intel Corporation Flash memory blocking architecture
JP3299285B2 (ja) * 1991-04-23 2002-07-08 株式会社日立製作所 半導体記憶装置
JPH0668667A (ja) * 1992-08-19 1994-03-11 Hitachi Ltd 半導体集積回路装置
US5898636A (en) * 1993-06-21 1999-04-27 Hitachi, Ltd. Semiconductor integrated circuit device with interleaved memory and logic blocks
KR100327711B1 (ko) 1996-09-30 2002-03-08 칼 하인쯔 호르닝어 Ｄｒａｍ
US11404096B2 (en) * 2018-12-07 2022-08-02 Arm Limited Wordline decoder circuitry

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3855580A (en) * 1974-01-11 1974-12-17 Gte Automatic Electric Lab Inc Memory system including addressing arrangement
US4104735A (en) * 1976-09-15 1978-08-01 Siemens Aktiengesellschaft Arrangement for addressing a MOS store
US4241425A (en) * 1979-02-09 1980-12-23 Bell Telephone Laboratories, Incorporated Organization for dynamic random access memory
JPS56101687A (en) * 1979-12-27 1981-08-14 Fujitsu Ltd Semiconductor memory circuit
JPS581890B2 (ja) * 1980-04-14 1983-01-13 株式会社 極洋 おきあみの脱殻法
JPS573289A (en) * 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
US4338679A (en) * 1980-12-24 1982-07-06 Mostek Corporation Row driver circuit for semiconductor memory
JPS5857838B2 (ja) * 1980-12-29 1983-12-22 富士通株式会社 デコ−ド回路
JPH0632217B2 (ja) * 1981-06-29 1994-04-27 富士通株式会社 半導体記憶装置
JPS58139392A (ja) * 1982-02-15 1983-08-18 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JPS58147884A (ja) * 1982-02-26 1983-09-02 Toshiba Corp ダイナミック型半導体記憶装置
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
US4608672A (en) * 1983-07-14 1986-08-26 Honeywell Inc. Semiconductor memory
US4628489A (en) * 1983-10-03 1986-12-09 Honeywell Information Systems Inc. Dual address RAM
JPS60234295A (ja) * 1984-05-04 1985-11-20 Fujitsu Ltd 半導体記憶装置
JPS6199994A (ja) * 1984-10-19 1986-05-19 Hitachi Ltd 半導体記憶装置
JPS61144790A (ja) * 1984-12-18 1986-07-02 Sharp Corp アドレスデコ−ダ回路
US4995088A (en) * 1987-04-09 1991-02-19 Trustees Of The University Of Pennsylvania Super resolution

Also Published As

Publication number Publication date
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EP0193209A3 (en) 1989-09-13
EP0193209A2 (en) 1986-09-03
US5097450A (en) 1992-03-17
DE3685889D1 (de) 1992-08-13
DE3685889T2 (de) 1993-01-14

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