JPS61144790A - アドレスデコ−ダ回路 - Google Patents
アドレスデコ−ダ回路Info
- Publication number
- JPS61144790A JPS61144790A JP59268067A JP26806784A JPS61144790A JP S61144790 A JPS61144790 A JP S61144790A JP 59268067 A JP59268067 A JP 59268067A JP 26806784 A JP26806784 A JP 26806784A JP S61144790 A JPS61144790 A JP S61144790A
- Authority
- JP
- Japan
- Prior art keywords
- output
- type
- word line
- decoder circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はＭＯＳメモリ等に利用するアドレスデコーダ
回路に関するものである。
回路に関するものである。
〈発明の概要〉
この発明は、セルがマ） ＩＪワックス列されたメモリ
回路におけるワード線選択信号等を形成するアドレスデ
コーダ回路において、アドレス信号を分割すると七によ
って、一方の群による選択信号で、他方の群のアドレス
出力線に接続されたエンハンスメント形ＭＯＳトランジ
スタ（以下Ｅ形ＭＯ５Ｔと略す）のオン・オフを制御し
て実質的な電流路の形成を極力少なくし、電力消費の低
減を図るようにしたものである。
回路におけるワード線選択信号等を形成するアドレスデ
コーダ回路において、アドレス信号を分割すると七によ
って、一方の群による選択信号で、他方の群のアドレス
出力線に接続されたエンハンスメント形ＭＯＳトランジ
スタ（以下Ｅ形ＭＯ５Ｔと略す）のオン・オフを制御し
て実質的な電流路の形成を極力少なくし、電力消費の低
減を図るようにしたものである。
〈従来技術〉
従来から用いられているメモリセル選択用のデコーダ回
路を第３図に示す。
路を第３図に示す。
同図において、メモリセルアレイ部３０に設けられたマ
トリクス配置のメモリセル３ｊｌ〜３ｊｔＵ共通のワー
ド線Ｗｊ を選択することによって選択される。このワ
ード線ｗＪはアドレス信号Ａｌ／λｌ・・・Ａｍ／Ａｍ
が入力されたアドレスデコーダ回路１゜の出力をアドレ
スデコーダ出力回路６０を介して与えられる。
トリクス配置のメモリセル３ｊｌ〜３ｊｔＵ共通のワー
ド線Ｗｊ を選択することによって選択される。このワ
ード線ｗＪはアドレス信号Ａｌ／λｌ・・・Ａｍ／Ａｍ
が入力されたアドレスデコーダ回路１゜の出力をアドレ
スデコーダ出力回路６０を介して与えられる。
上記アドレスデコーダ回路１０は各アドレス信号がゲー
トに入力されたＭＯ５ＴＩ＋・・・１ｍを並列接続して
出力端５０を導出すると共に、出力端５０と電源ＶＤＤ
との間に負荷としてデプレッション形ＭＯ３）ランジス
タ（以下り形ＭＯ５Ｔと略す）１００を接続して構成さ
れている。
トに入力されたＭＯ５ＴＩ＋・・・１ｍを並列接続して
出力端５０を導出すると共に、出力端５０と電源ＶＤＤ
との間に負荷としてデプレッション形ＭＯ３）ランジス
タ（以下り形ＭＯ５Ｔと略す）１００を接続して構成さ
れている。
アドレスデコーダ回路１０の出力が与えられるアドレス
デコーダ出力回路６０は、上記出力端５０にゲートが接
続されたＥ形ＭＯ５Ｔ６１．該ＭＯ５Ｔ６１と電源ＶＤ
Ｄとの間に設けられたＤ形ＭＯ５Ｔ６１０゜Ｅ形ＭＯ８
Ｔ６１とＤ形ＭＯ５Ｔ６１０との接続点にゲートが接続
されたＥ形ＭＯ３Ｔ６２及び該Ｅ形ＭＯ３Ｔ６２と電源
ＶＤＤとの間にＤ形ＭＯ５Ｔ６２０を接続して構成され
ている。該り形ＭＯ５Ｔ６２０のゲートは上記出力端子
５０に接続されている。
デコーダ出力回路６０は、上記出力端５０にゲートが接
続されたＥ形ＭＯ５Ｔ６１．該ＭＯ５Ｔ６１と電源ＶＤ
Ｄとの間に設けられたＤ形ＭＯ５Ｔ６１０゜Ｅ形ＭＯ８
Ｔ６１とＤ形ＭＯ５Ｔ６１０との接続点にゲートが接続
されたＥ形ＭＯ３Ｔ６２及び該Ｅ形ＭＯ３Ｔ６２と電源
ＶＤＤとの間にＤ形ＭＯ５Ｔ６２０を接続して構成され
ている。該り形ＭＯ５Ｔ６２０のゲートは上記出力端子
５０に接続されている。
上記アドレスデコーダ回路１０において、アドレス信号
の入力によって選択された場合には、出力端５０は高レ
ベルとなり、非選択時には出力端５０け低レベルとなる
。
の入力によって選択された場合には、出力端５０は高レ
ベルとなり、非選択時には出力端５０け低レベルとなる
。
処でアドレス信号の入力によって選択されるのはメモリ
セルアレイ内の多数のワード線の１本だけであり、残り
のワード線は全て非選択である。
セルアレイ内の多数のワード線の１本だけであり、残り
のワード線は全て非選択である。
非選択状態でのアドレスデコーダ出力回路６０は、Ｅ形
ＭＯ５Ｔ６１がオフ、Ｅ形ＭＯ５Ｔ６２がオンとなって
いる。このとき出力回路６０ではＤ形ＭＯ３Ｔ６２０と
Ｅ形ＭＯ５Ｔ６２を介して直流電流が流れる。
ＭＯ５Ｔ６１がオフ、Ｅ形ＭＯ５Ｔ６２がオンとなって
いる。このとき出力回路６０ではＤ形ＭＯ３Ｔ６２０と
Ｅ形ＭＯ５Ｔ６２を介して直流電流が流れる。
〈発明が解決しようとする問題点〉
従来のアドレスデコーダ回路では、上述のように選択さ
れている１本のワード線を除いて他は非選択状態にあり
、これらに直流電流が流れるため、アドレスデコーダ回
路としての電力消費が大きくなるという欠点があった。
れている１本のワード線を除いて他は非選択状態にあり
、これらに直流電流が流れるため、アドレスデコーダ回
路としての電力消費が大きくなるという欠点があった。
またメモリセルアレイの各ワード線毎にアドレスデコー
ダ回路及びアドレスデコーダ出力回路が必要になり、面
積的にも必ずしも望ましいものとはいえなかった。
ダ回路及びアドレスデコーダ出力回路が必要になり、面
積的にも必ずしも望ましいものとはいえなかった。
く問題点を解決するための手段〉
この発明は上記従来回路の問題点を解決することを目的
としている。
としている。
この発明はｍピント構成で与えられるアドレス信号に対
して、これを１ビツトと（ｍ−ｉ ）ビットの２群に分
割し、ｉピットアドレス信号によるデコーダ出力が与え
られるｉｌＥ形ＭＯ５Ｔと、ｉビットアドレス信号によ
るデコーダ出力の反転出力がゲートに与えられる第２Ｅ
形ＭＯ５Ｔとを（ｍ−ｉ ）ビットアドレス信号のデコ
ーダ出力ラインに接続し、両Ｅ形ＭＯ５Ｔの接続点をワ
ード線としてメモリセルアレイに引き出して構成する。
して、これを１ビツトと（ｍ−ｉ ）ビットの２群に分
割し、ｉピットアドレス信号によるデコーダ出力が与え
られるｉｌＥ形ＭＯ５Ｔと、ｉビットアドレス信号によ
るデコーダ出力の反転出力がゲートに与えられる第２Ｅ
形ＭＯ５Ｔとを（ｍ−ｉ ）ビットアドレス信号のデコ
ーダ出力ラインに接続し、両Ｅ形ＭＯ５Ｔの接続点をワ
ード線としてメモリセルアレイに引き出して構成する。
更には各第１Ｅ形ＭＯ５Ｔのゲート・ドレイン間にブー
スト用の容量及びソース・ドレイン間には容量のリーク
を補償するＤ形ＭＯ５Ｔを接続して構成する。
スト用の容量及びソース・ドレイン間には容量のリーク
を補償するＤ形ＭＯ５Ｔを接続して構成する。
〈実施例〉
ＮチャネルＭＯ３）ランジスタを用いて構成した実施例
を挙げて詳細に説明するが、ＰチャネルＭＯＳトランジ
スタを用いても同様に構成することができる。
を挙げて詳細に説明するが、ＰチャネルＭＯＳトランジ
スタを用いても同様に構成することができる。
第１図において、ｍビット構成のアドレス信号Ａｌ／犯
〜Ａ卯４ふは、１〜１までの１ビツト及び残り（ｉ次）
〜ｍまでの（ｍ−ｉ ） ビットに分割され、各アドレ
ス信号Ａ１／罰〜Ａｉ／η及びアドレス信号Ａｉ＋Ｉ
／ＫＨ＋ｌ 〜Ａｍ／Ｘ’；、、について、第３図の従
来回路におけるアドレスデコーダ回路１０と同様の構成
からなる第１及び第２アドレスデコーダ回路１０゜４０
が設けられている。両デコーダ回路１０．４０吉メモリ
セルアレイ３０との間に次の構成からなるワード線駆動
回路２０が設けられている。Ｉビットアドレス信号を第
１アドレスデコーダ回路ｌＯでデコードして形成された
１壊デコーダ出力は端子Ｙｔに出力される。該端子Ｙｔ
けＥ形ＭＯ５Ｔ２０１を介して第１Ｅ形ＭＯ５Ｔ２１の
ゲートに、インバータ２００を介して第２Ｅ形ＭＯ５Ｔ
２１１のゲートに接続されている。上記Ｅ形ＭＯ５Ｔ２
０１のゲートは電源ＶＤＤに接続されている。上記第１
Ｅ形ＭＯ５Ｔ２１のソースは上記第２アドレスデコーダ
回路４０の出力Ｘｌ に接続されて（ｍ−ｉ ）ビット
アドレス信号をデコードして形成した信号が与えられ、
ドレインはメモリセルアレイ３０のワード線Ｗｌ に接
続されている。また第１Ｅ形ＭＯ５Ｔ２１のゲートとド
レイン間にはブースト用の容量Ｃ１が接続され、ソース
とドレイン間には選択されているワード線の電位リーク
を補償するだめのＤ形ＭＯ５Ｔ２１０が接続されている
。尚上記り形ＭＯ５Ｔ２１０のゲートは第１Ｅ形ＭＯ５
Ｔ２１のゲートと共通に接続されている。上記容量Ｃ１
はゲートとチャネル間の寄生容量を利用することもでき
る。上記第２Ｅ形ＭＯ５Ｔ２１１のドレインはワード線
ＷＩ Ｋ接続され、ソースは接地されている。
〜Ａ卯４ふは、１〜１までの１ビツト及び残り（ｉ次）
〜ｍまでの（ｍ−ｉ ） ビットに分割され、各アドレ
ス信号Ａ１／罰〜Ａｉ／η及びアドレス信号Ａｉ＋Ｉ
／ＫＨ＋ｌ 〜Ａｍ／Ｘ’；、、について、第３図の従
来回路におけるアドレスデコーダ回路１０と同様の構成
からなる第１及び第２アドレスデコーダ回路１０゜４０
が設けられている。両デコーダ回路１０．４０吉メモリ
セルアレイ３０との間に次の構成からなるワード線駆動
回路２０が設けられている。Ｉビットアドレス信号を第
１アドレスデコーダ回路ｌＯでデコードして形成された
１壊デコーダ出力は端子Ｙｔに出力される。該端子Ｙｔ
けＥ形ＭＯ５Ｔ２０１を介して第１Ｅ形ＭＯ５Ｔ２１の
ゲートに、インバータ２００を介して第２Ｅ形ＭＯ５Ｔ
２１１のゲートに接続されている。上記Ｅ形ＭＯ５Ｔ２
０１のゲートは電源ＶＤＤに接続されている。上記第１
Ｅ形ＭＯ５Ｔ２１のソースは上記第２アドレスデコーダ
回路４０の出力Ｘｌ に接続されて（ｍ−ｉ ）ビット
アドレス信号をデコードして形成した信号が与えられ、
ドレインはメモリセルアレイ３０のワード線Ｗｌ に接
続されている。また第１Ｅ形ＭＯ５Ｔ２１のゲートとド
レイン間にはブースト用の容量Ｃ１が接続され、ソース
とドレイン間には選択されているワード線の電位リーク
を補償するだめのＤ形ＭＯ５Ｔ２１０が接続されている
。尚上記り形ＭＯ５Ｔ２１０のゲートは第１Ｅ形ＭＯ５
Ｔ２１のゲートと共通に接続されている。上記容量Ｃ１
はゲートとチャネル間の寄生容量を利用することもでき
る。上記第２Ｅ形ＭＯ５Ｔ２１１のドレインはワード線
ＷＩ Ｋ接続され、ソースは接地されている。
（ｍ−ｉ ）ビットアドレス信号をデコードする第２７
トＬ／スｆ’：ｆｆ−１”回路４ ＯＱｋ本（２＝’
＝ｋ ）の出力信号を形成することになるが、各出力信
号に対して、上記第１及び第２Ｅ形ＭＯ５Ｔ２１ 、２
１１゜容量Ｃ１，Ｄ形ＭＯ５Ｔ２１０からなる回路が設
けられ、各第１Ｅ形ＭＯ５Ｔ２１及びＤ形ＭＯ５Ｔ２１
００ゲートは共通に接続され、また各第２Ｅ形ＭＯ３Ｔ
２１１のゲートも共通に接続され、ＭＯ５Ｔ２０！又は
インバータ２００に接続されてワード線駆動口でいる。
トＬ／スｆ’：ｆｆ−１”回路４ ＯＱｋ本（２＝’
＝ｋ ）の出力信号を形成することになるが、各出力信
号に対して、上記第１及び第２Ｅ形ＭＯ５Ｔ２１ 、２
１１゜容量Ｃ１，Ｄ形ＭＯ５Ｔ２１０からなる回路が設
けられ、各第１Ｅ形ＭＯ５Ｔ２１及びＤ形ＭＯ５Ｔ２１
００ゲートは共通に接続され、また各第２Ｅ形ＭＯ３Ｔ
２１１のゲートも共通に接続され、ＭＯ５Ｔ２０！又は
インバータ２００に接続されてワード線駆動口でいる。
上記構成からなる回路において、デコーダ出力Ｙ１及び
ＸＩＫ高レベルの選択信号が出力されている場合につい
て動作を説明する。
ＸＩＫ高レベルの選択信号が出力されている場合につい
て動作を説明する。
尚第１アドレスデコーダ回路１０が非選択のとき、アド
レスデコーダ回路出力Ｙｌは低レベルになり、第１Ｅ形
ＭＯ５７２１〜２には全てオフ状態となる。一方インバ
ータ２００の出力は高レベルであり第２Ｅ形ＭＯ５７２
１１〜２ｋｌは全てオン状態である。この結果、ワード
線Ｗｌ−Ｗｋは全て低レベルとなりメモリアレイ部３０
に含まれるメモリセルは全て非選択となる。
レスデコーダ回路出力Ｙｌは低レベルになり、第１Ｅ形
ＭＯ５７２１〜２には全てオフ状態となる。一方インバ
ータ２００の出力は高レベルであり第２Ｅ形ＭＯ５７２
１１〜２ｋｌは全てオン状態である。この結果、ワード
線Ｗｌ−Ｗｋは全て低レベルとなりメモリアレイ部３０
に含まれるメモリセルは全て非選択となる。
次にｉビットアドレス信号によって第１アドレスデコー
ダ回路１０が選択されたとき、第１アドレスデコーダ出
力Ｙ１は高レベルとなり、Ｅ形ＭＯ３Ｔ２０１を介して
第１Ｅ型ＭＯ５丁２１〜２にの各ゲート電位を与える。
ダ回路１０が選択されたとき、第１アドレスデコーダ出
力Ｙ１は高レベルとなり、Ｅ形ＭＯ３Ｔ２０１を介して
第１Ｅ型ＭＯ５丁２１〜２にの各ゲート電位を与える。
又、インバータ２００の出力は低レベルであり、第２Ｅ
形ＭＯ５７２１１〜２ｋｌＦ、！全てオフとなっている
。この状態でアドレス信号Ａ ｉ＋Ｉ ／Ａ ｉ＋ｌ〜
Ａｍ／ＡＨの組合せで作られる出力Ｘ１〜Ｘｋはどれか
１つが高レベルになっており、その他は低レベルになっ
ている。今仮に出力Ｘ１が高レベルであるとすると、第
１Ｅ形ＭＯ５Ｔ２１を介してワード線Ｗ！け高レベルに
遷移する。このとき容量ＣＩのブースト効果で第１Ｅ形
ＭＯ５Ｔ２１のゲート電位が高められ、結果的にワード
線Ｗｌの高レベルは出力Ｘｌの高レベルまで達すること
ができる。残りのｌ吹アドレス出力Ｘ２〜Ｘｋは低レベ
ルであるので、オン状態の第１Ｅ形ＭＯ５Ｔ２２〜２ｋ
を介してそれぞれに対応するワード線Ｗ２〜Ｗｋを低レ
ベルにする。結局第１アドレスデコーダ出力Ｙ１が高レ
ベルの場合に、出力Ｘ１〜ｘｋのうち高レベルにある１
本ｒ対応するワード線Ｗ１〜Ｗｋのどれか１本だけが高
レベルとなる。
形ＭＯ５７２１１〜２ｋｌＦ、！全てオフとなっている
。この状態でアドレス信号Ａ ｉ＋Ｉ ／Ａ ｉ＋ｌ〜
Ａｍ／ＡＨの組合せで作られる出力Ｘ１〜Ｘｋはどれか
１つが高レベルになっており、その他は低レベルになっ
ている。今仮に出力Ｘ１が高レベルであるとすると、第
１Ｅ形ＭＯ５Ｔ２１を介してワード線Ｗ！け高レベルに
遷移する。このとき容量ＣＩのブースト効果で第１Ｅ形
ＭＯ５Ｔ２１のゲート電位が高められ、結果的にワード
線Ｗｌの高レベルは出力Ｘｌの高レベルまで達すること
ができる。残りのｌ吹アドレス出力Ｘ２〜Ｘｋは低レベ
ルであるので、オン状態の第１Ｅ形ＭＯ５Ｔ２２〜２ｋ
を介してそれぞれに対応するワード線Ｗ２〜Ｗｋを低レ
ベルにする。結局第１アドレスデコーダ出力Ｙ１が高レ
ベルの場合に、出力Ｘ１〜ｘｋのうち高レベルにある１
本ｒ対応するワード線Ｗ１〜Ｗｋのどれか１本だけが高
レベルとなる。
次にＤ形ＭＯ５７２１０〜２ｋＯの働きについて説明す
る。
る。
第１アドレスデコーダ出力Ｙ１のレベルが低レベルから
高レベルへ変化した時、又は第２アドレスデコーダ回路
４０の出力ｘ１〜Ｘｋのどれか１つが低レベルから高レ
ベルへ変化した時には、容量Ｃ１−Ｃｋのブースト効果
により第１Ｅ形ＭＯ５Ｔ２１〜２にのゲート電位をつき
上げてワード線電位を高くすることができる。しかし長
時間の後には第１Ｅ形ＭＯ５７２１〜２にのゲート電位
がリークにより下がる事態が発生する。その結果、今選
択されているワード線の電位も下が°ってくる。メモリ
セルやメモリシステムによっては問題のない場合もある
が、通常のメモリシステムの如くワード線電位が常に同
じ高レベルを保持する必要がある場合には、上記実施例
の如くＤ形ＭＯ５７２１０〜２ｋＯを付加することによ
りリークを補償することができる。但し、これらの電流
供給能力は、高レベルにあるワード線電位を保持するだ
けの能力があればよい。
高レベルへ変化した時、又は第２アドレスデコーダ回路
４０の出力ｘ１〜Ｘｋのどれか１つが低レベルから高レ
ベルへ変化した時には、容量Ｃ１−Ｃｋのブースト効果
により第１Ｅ形ＭＯ５Ｔ２１〜２にのゲート電位をつき
上げてワード線電位を高くすることができる。しかし長
時間の後には第１Ｅ形ＭＯ５７２１〜２にのゲート電位
がリークにより下がる事態が発生する。その結果、今選
択されているワード線の電位も下が°ってくる。メモリ
セルやメモリシステムによっては問題のない場合もある
が、通常のメモリシステムの如くワード線電位が常に同
じ高レベルを保持する必要がある場合には、上記実施例
の如くＤ形ＭＯ５７２１０〜２ｋＯを付加することによ
りリークを補償することができる。但し、これらの電流
供給能力は、高レベルにあるワード線電位を保持するだ
けの能力があればよい。
第３図に示した従来の回路と比較した場合、従来のよう
な構成の回路では、選択されているワード線は常に１本
であり残りのワード線は全て非選択状態であり、その非
選択ワード線に接線されたアドレスデコーダ出力回路の
Ｄ形Ｍ ＯＳ Ｔに電流が流れそのためアドレスデコー
ダ回路としての電力消費は大きくならざるを得ない。
な構成の回路では、選択されているワード線は常に１本
であり残りのワード線は全て非選択状態であり、その非
選択ワード線に接線されたアドレスデコーダ出力回路の
Ｄ形Ｍ ＯＳ Ｔに電流が流れそのためアドレスデコー
ダ回路としての電力消費は大きくならざるを得ない。
一方、上記実施例のアドレスデコーダ回路は必要になる
としても、インバータ２００とリーク補償用のＤ形ＭＯ
５Ｔ２１０〜２ｋＯの電流だけであり、はとんど電力消
費はない。ただ出力ｘ１〜Ｘｋの駆動回路において、電
力消費は存在するがデコーダ出力の本数値はシステム構
成に依存するものの、一般的にに＝４ 、８ 、又は１
６程度である。これに対して、従来例第３図の回路では
６４個、１２８個又は２５６個以上あるのが普通であり
、上記実施例回路の電力消費は従来方式に比べて極端に
少なくなる。
としても、インバータ２００とリーク補償用のＤ形ＭＯ
５Ｔ２１０〜２ｋＯの電流だけであり、はとんど電力消
費はない。ただ出力ｘ１〜Ｘｋの駆動回路において、電
力消費は存在するがデコーダ出力の本数値はシステム構
成に依存するものの、一般的にに＝４ 、８ 、又は１
６程度である。これに対して、従来例第３図の回路では
６４個、１２８個又は２５６個以上あるのが普通であり
、上記実施例回路の電力消費は従来方式に比べて極端に
少なくなる。
Ｅ形ＭＯ５Ｔ２０１は、ブースト用容量Ｃ１〜ＣｋＫよ
りＥ形ＭＯ５Ｔ２１〜２にのゲート電位をつき上げた時
、この電荷がＤ形ＭＯ５Ｔ１００等を介して電源ＶＤＤ
へ逃げるのを防ぐためのものである。尚アドレスデコー
ダ回路の負荷素子（第３図の例ではＭＯ５Ｔ１００）が
Ｅ形ＭＯ５Ｔで構成されておれば上記Ｅ形ＭＯ５Ｔ２０
１を必要としなくなる。
りＥ形ＭＯ５Ｔ２１〜２にのゲート電位をつき上げた時
、この電荷がＤ形ＭＯ５Ｔ１００等を介して電源ＶＤＤ
へ逃げるのを防ぐためのものである。尚アドレスデコー
ダ回路の負荷素子（第３図の例ではＭＯ５Ｔ１００）が
Ｅ形ＭＯ５Ｔで構成されておれば上記Ｅ形ＭＯ５Ｔ２０
１を必要としなくなる。
〈他の実施例〉
第２図は本発明による他の実施例を示す。第１図に示し
た前記実施例に比べて容量０１〜Ｃｋにおけるブースト
効果を高めるために、各第１Ｅ形ＭＯ５７２１〜２にの
ゲートと第１アドレスデコーダ回路の出力Ｙ１ との間
に夫々第３Ｅ形ＭＯ５７２０１〜２０ｋを付加して構成
する。このような回路構成によれば、各容量Ｃ１−Ｃｋ
が夫々出力ｙｌ に接続されることになり、ブースト効
果は向上する。
た前記実施例に比べて容量０１〜Ｃｋにおけるブースト
効果を高めるために、各第１Ｅ形ＭＯ５７２１〜２にの
ゲートと第１アドレスデコーダ回路の出力Ｙ１ との間
に夫々第３Ｅ形ＭＯ５７２０１〜２０ｋを付加して構成
する。このような回路構成によれば、各容量Ｃ１−Ｃｋ
が夫々出力ｙｌ に接続されることになり、ブースト効
果は向上する。
〈発明の効果〉
以上本発明によれば、アドレスデコーダ回路における電
流路の形成を極力少なくして消費電力の低減を図ること
ができる。また本発明によれば、アドレスデコーダ回路
を分割して構成するため、チップ内でのアドレスデコー
ダ回路のレイアウト設計が容易になり、特にメモリセル
のサイズ減縮が進んで周辺回路に対する設計条件も厳し
くなる技術の流れにあって、設計時の負担を著しく軽減
することができる。
流路の形成を極力少なくして消費電力の低減を図ること
ができる。また本発明によれば、アドレスデコーダ回路
を分割して構成するため、チップ内でのアドレスデコー
ダ回路のレイアウト設計が容易になり、特にメモリセル
のサイズ減縮が進んで周辺回路に対する設計条件も厳し
くなる技術の流れにあって、設計時の負担を著しく軽減
することができる。
第１図は本発明による一実施例を示す回路図、第２図は
本発明による他の実施例を示す回路図、第３図は従来例
を示す回路図である。 Ｙｌ ：第１アドレスデコーダ回路出力 Ｘ１〜Ｘｋ：
第２アドレスデコーダ回路出力 ２０：ワード線駆動回
路 ２１：第１Ｅ形ＭＯ５Ｔ ２＋１：第２Ｅ形ＭＯ
５Ｔ ２１０：Ｄ形ＭＯ５Ｔ ゛２００：イン
バータ Ｗｌ−Ｗｋ：ワード線 ３０：メモリセルアレ
イ部
本発明による他の実施例を示す回路図、第３図は従来例
を示す回路図である。 Ｙｌ ：第１アドレスデコーダ回路出力 Ｘ１〜Ｘｋ：
第２アドレスデコーダ回路出力 ２０：ワード線駆動回
路 ２１：第１Ｅ形ＭＯ５Ｔ ２＋１：第２Ｅ形ＭＯ
５Ｔ ２１０：Ｄ形ＭＯ５Ｔ ゛２００：イン
バータ Ｗｌ−Ｗｋ：ワード線 ３０：メモリセルアレ
イ部
Claims (1)
- 【特許請求の範囲】 １）ｍビットアドレス信号を入力してワード線選択信号
を形成するアドレスデコーダ回路において、 ｉ（ｉ＜ｍ）ビットのアドレス信号による１次デコーダ
出力がゲートに入力され、（ｍ−ｉ）ビットのアドレス
信号による１次デコーダ出力がソースに入力され、ドレ
インがメモリセルアレイのワード線に接続された第１エ
ンハンスメント形ＭＯＳトランジスタと、 上記ｉビットアドレス信号による１次デコーダ出力を反
転するためのインバータと、 該インバータの出力がゲートに入力され、ドレインが上
記ワード線にソースが一方の電源端子に接続された第２
エンハンスメント形ＭＯＳトランジスタとを備えてなる
ことを特徴とするアドレスデコーダ回路。 ２）前記第１エンハンスメント形ＭＯＳトランジスタは
ゲートとドレイン間に容量を備え、ドレインとソース間
に、ゲートが第１エンハンスメント形ＭＯＳトランジス
タのゲートに共通に接続されたデプレッション形ＭＯＳ
トランジスタを備えてなることを特徴とする請求の範囲
第１項記載のアドレスデコーダ回路。 ３）前記第１エンハンスメント形ＭＯＳトランジスタの
ゲートには第３エンハンスメント形ＭＯＳトランジスタ
を介して１次デコーダ出力が与えられることを特徴とす
る請求の範囲第１項記載のアドレスデコーダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268067A JPS61144790A (ja) | 1984-12-18 | 1984-12-18 | アドレスデコ−ダ回路 |
| US06/797,148 US4651031A (en) | 1984-12-18 | 1985-11-12 | Address decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268067A JPS61144790A (ja) | 1984-12-18 | 1984-12-18 | アドレスデコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144790A true JPS61144790A (ja) | 1986-07-02 |
Family
ID=17453423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59268067A Pending JPS61144790A (ja) | 1984-12-18 | 1984-12-18 | アドレスデコ−ダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4651031A (ja) |
| JP (1) | JPS61144790A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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