JPH04205793A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04205793A JPH04205793A JP2331717A JP33171790A JPH04205793A JP H04205793 A JPH04205793 A JP H04205793A JP 2331717 A JP2331717 A JP 2331717A JP 33171790 A JP33171790 A JP 33171790A JP H04205793 A JPH04205793 A JP H04205793A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- data line
- line
- bit line
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置において、特にデータ線、ビッ
ト線制御回路に関する。
ト線制御回路に関する。
〔従来の技術］
従来、第３図に示すようなデータ線、ビット線制御回路
が提案されている。第３図において２−１〜２−Ｎはデ
ータを記憶するためのメモリーセルであり、Ｎチャネル
型電界効果トランジスタ（以下、ＮＭＯ３と呼ぶ。）で
構成されている。
が提案されている。第３図において２−１〜２−Ｎはデ
ータを記憶するためのメモリーセルであり、Ｎチャネル
型電界効果トランジスタ（以下、ＮＭＯ３と呼ぶ。）で
構成されている。
ＮＭＯ３２−１〜２７Ｎのトレインはそれぞれビット線
１−１〜１−Ｎに接続され、ゲートはワード線９に接続
され、ソースは接地されている。ＮＭＯ３４−１〜４−
Ｎはドレインがビット糸泉ｌ−１−１−Ｎにそれぞれ接
続され、ゲートには制御信号ｌが人力され、ソースは電
源に接続されている。また、メモリーセル群の列を選択
する列選択トランジスタであるＮＭＯ３５−１〜５−Ｎ
を介してビット線１−１〜１−Ｎにそれぞれ接続される
。ＮＭＯ３７は、ゲートに制御信号３が入力され、トレ
インは、データ線６に接続されている。
１−１〜１−Ｎに接続され、ゲートはワード線９に接続
され、ソースは接地されている。ＮＭＯ３４−１〜４−
Ｎはドレインがビット糸泉ｌ−１−１−Ｎにそれぞれ接
続され、ゲートには制御信号ｌが人力され、ソースは電
源に接続されている。また、メモリーセル群の列を選択
する列選択トランジスタであるＮＭＯ３５−１〜５−Ｎ
を介してビット線１−１〜１−Ｎにそれぞれ接続される
。ＮＭＯ３７は、ゲートに制御信号３が入力され、トレ
インは、データ線６に接続されている。
センスアンプであるインバータ８は、データ線６からの
信号が入力されている。
信号が入力されている。
次に、第４図により第３図の回路動作を説明する。今、
メモリーセルつまりＮＭＯ５２−１には論理ｒＬＪのデ
ータが記憶されているものとする。ワード線９が論理［
ＬＪで、列選択トランジスタに人力される制御信号２−
１が論理「ＬＪの状態において、制御信号１が論理ｒＨ
Ｊに変化すると、ＮＭＯ５５−１〜５−ＮがＯＮ状態と
なりビット線１−１〜１−Ｎが論理「Ｈ」にプリチャー
ジされる。また同時に制御信号３が論理「Ｈ」となり、
ＮＭＯ３７がＯＮ状態となりデータ線６が論理ｒＨＪに
プリチャージされる。
メモリーセルつまりＮＭＯ５２−１には論理ｒＬＪのデ
ータが記憶されているものとする。ワード線９が論理［
ＬＪで、列選択トランジスタに人力される制御信号２−
１が論理「ＬＪの状態において、制御信号１が論理ｒＨ
Ｊに変化すると、ＮＭＯ５５−１〜５−ＮがＯＮ状態と
なりビット線１−１〜１−Ｎが論理「Ｈ」にプリチャー
ジされる。また同時に制御信号３が論理「Ｈ」となり、
ＮＭＯ３７がＯＮ状態となりデータ線６が論理ｒＨＪに
プリチャージされる。
次にワード線９が論理ｒＨＪの状態となり、ＮＭＯ３２
−１が選択され、同時に制御信号２−１が論理ｒＨＪと
なる事によりＮＭＯ５５−１がＯＮ状態となりビット線
１が選択される。この時メモリーセルであるＮＭＯ５２
−１のデータによりビット線１−１及びデータ線６を論
理「Ｌ」の状態にする。その論理「Ｌ」のデータがセン
スアンプであるインパーク８により増幅され出力される
。
−１が選択され、同時に制御信号２−１が論理ｒＨＪと
なる事によりＮＭＯ５５−１がＯＮ状態となりビット線
１が選択される。この時メモリーセルであるＮＭＯ５２
−１のデータによりビット線１−１及びデータ線６を論
理「Ｌ」の状態にする。その論理「Ｌ」のデータがセン
スアンプであるインパーク８により増幅され出力される
。
［発明が解決しようとする課題１
従来、第３図に示したような回路において列選択トラン
ジスタが活生化するまえに各々のビット糸泉をプリチャ
ージし、かつデータ！泉もプリチャージする構成をとっ
ていた。この従来の回路構成において、例えばメモリー
セルであるＮＭＯ５’２−１〜２−Ｎのデータが全て論
理ｒＬＪであったとするとプリチャージされたビット線
ｌ−１−１−Ｎが論理ｒＨＪから論理「Ｌ」になり電流
が全てグランドに流れるため消費電流が非常に大きいと
いう問題点があった。また各ビット線とデータ線に負荷
回路が必要でありレイアウト面積の増大という問題点が
あった。本発明は、ビット線における低消費電流化を図
り、かつレイアウト面積の縮小化を図る、事を目的とす
る。
ジスタが活生化するまえに各々のビット糸泉をプリチャ
ージし、かつデータ！泉もプリチャージする構成をとっ
ていた。この従来の回路構成において、例えばメモリー
セルであるＮＭＯ５’２−１〜２−Ｎのデータが全て論
理ｒＬＪであったとするとプリチャージされたビット線
ｌ−１−１−Ｎが論理ｒＨＪから論理「Ｌ」になり電流
が全てグランドに流れるため消費電流が非常に大きいと
いう問題点があった。また各ビット線とデータ線に負荷
回路が必要でありレイアウト面積の増大という問題点が
あった。本発明は、ビット線における低消費電流化を図
り、かつレイアウト面積の縮小化を図る、事を目的とす
る。
［課題を解決するための手段１
マトリクス状に配置されたメモリーセル群と前記メモリ
ーセルからのデータを伝達するビット線とメモリーセル
の列方向を選択する列選択トランジスタと前配列選択ト
ランジスタを介して前記ビット線に接続されたデータ線
、及びデータ線負荷回路を有する半導体記憶装置におい
て、データ線負荷回路のみで前期データ線及び前期ビッ
ト線をプリチャージする回路構成を有することを特徴と
する。
ーセルからのデータを伝達するビット線とメモリーセル
の列方向を選択する列選択トランジスタと前配列選択ト
ランジスタを介して前記ビット線に接続されたデータ線
、及びデータ線負荷回路を有する半導体記憶装置におい
て、データ線負荷回路のみで前期データ線及び前期ビッ
ト線をプリチャージする回路構成を有することを特徴と
する。
〔作 用１
本発明におけるデータ線、ビット線制御回路を有する半
導体記憶装置は列選択トランジスタにより選択されたビ
ット線のみをデータ線負荷回路によってデータ線と同時
にプリチャージすることにより、その他のビット線をプ
リチャージする必要がないため低消費電流化を図る事が
可能であり、また各ビット線負荷回路が不用でありレイ
アウト面積の縮小化を図る事が可能である。
導体記憶装置は列選択トランジスタにより選択されたビ
ット線のみをデータ線負荷回路によってデータ線と同時
にプリチャージすることにより、その他のビット線をプ
リチャージする必要がないため低消費電流化を図る事が
可能であり、また各ビット線負荷回路が不用でありレイ
アウト面積の縮小化を図る事が可能である。
［実 施 例１
以下に第１図、第２図を参照して本発明における半導体
記憶装置の一実施例の説明を行う。メモリーセルである
ＮＭＯ３２−１〜２−Ｎは、そのドレインがビット線１
−１〜ｌ−Ｎにそれぞれ接続され、ゲートはワード線９
に接続され、ソースは接地する。列選択トランジスタで
あるＮＭＯ５５−１〜５−Ｎを介してビット線１−１〜
１−Ｎにそれぞれデータ線６の一方の端子が接続される
。それぞれのゲートにはアドレス・デコーダからの制御
信号である制御信号ｌ−１−１−Ｎが入力される。ＮＭ
Ｏ５７はデータ線負荷回路であり、ドレインはデータ線
６に接続されソースは電源に接続される。また、そのゲ
ートには制御信号３が入力される。データ綿６の他方の
端子は、センスアンプであるインパーク８に接続される
。
記憶装置の一実施例の説明を行う。メモリーセルである
ＮＭＯ３２−１〜２−Ｎは、そのドレインがビット線１
−１〜ｌ−Ｎにそれぞれ接続され、ゲートはワード線９
に接続され、ソースは接地する。列選択トランジスタで
あるＮＭＯ５５−１〜５−Ｎを介してビット線１−１〜
１−Ｎにそれぞれデータ線６の一方の端子が接続される
。それぞれのゲートにはアドレス・デコーダからの制御
信号である制御信号ｌ−１−１−Ｎが入力される。ＮＭ
Ｏ５７はデータ線負荷回路であり、ドレインはデータ線
６に接続されソースは電源に接続される。また、そのゲ
ートには制御信号３が入力される。データ綿６の他方の
端子は、センスアンプであるインパーク８に接続される
。
次に第４図を用いて本実施例の動作の説明を行う。今、
メモリーセルであるＮＭＯ５２−１には論理ｒＬＪのデ
ータが記・ｌされているものとする。ワード線９が論理
ｒＬＪの状態の時、列選択トランジスタであるＮ’Ｍ
ＯＳ ５−１が制御信号１−１によりＯＮ状態になり、
そのときＮＭＯＳ ７が制御信号３により活生化されデ
ータ線６及びビット線１−１が同時に論理「Ｈ」のレベ
ルにプリチャージされる。次にワード線９が論理「Ｈ」
のレベルに変化するとメモリーセルであるＮＭＯ５２−
１がＯＮ状態となりビット線１が論理「Ｌ」となる。同
時に制御信号１が論理ｒＨ」となり列選択トランジスタ
であるＮＭＯ３５−１がＯＮ状態になるとデータ線６も
論理「Ｌ」の状態となり、インバータ８によりそのデー
タは増幅され出力される。この時、その他の列選択トラ
ンジスタはＯＦＦしているためビット線１−２〜１−Ｎ
はプリチャージされない。以上のように選択されたビッ
ト線のみがデータ線側からプリチャージされ、その他の
ビット線はプリチャージする必要はないため従来技術に
比べ低消費電流化が図れる。
メモリーセルであるＮＭＯ５２−１には論理ｒＬＪのデ
ータが記・ｌされているものとする。ワード線９が論理
ｒＬＪの状態の時、列選択トランジスタであるＮ’Ｍ
ＯＳ ５−１が制御信号１−１によりＯＮ状態になり、
そのときＮＭＯＳ ７が制御信号３により活生化されデ
ータ線６及びビット線１−１が同時に論理「Ｈ」のレベ
ルにプリチャージされる。次にワード線９が論理「Ｈ」
のレベルに変化するとメモリーセルであるＮＭＯ５２−
１がＯＮ状態となりビット線１が論理「Ｌ」となる。同
時に制御信号１が論理ｒＨ」となり列選択トランジスタ
であるＮＭＯ３５−１がＯＮ状態になるとデータ線６も
論理「Ｌ」の状態となり、インバータ８によりそのデー
タは増幅され出力される。この時、その他の列選択トラ
ンジスタはＯＦＦしているためビット線１−２〜１−Ｎ
はプリチャージされない。以上のように選択されたビッ
ト線のみがデータ線側からプリチャージされ、その他の
ビット線はプリチャージする必要はないため従来技術に
比べ低消費電流化が図れる。
［発明の効果］
第３図に示すような従来の技術は全てのビット線を同時
にプリチャージし、かつデータ線もプリチャージしなけ
ればならず、非常に消費電流が多かった。しかし、本発
明によれば列選択トランジスタにより選択されたビット
線のみをデータ線の負荷回路により、プリチャージする
だけで良いため従来技術に比べ低消費電流化が図れる。
にプリチャージし、かつデータ線もプリチャージしなけ
ればならず、非常に消費電流が多かった。しかし、本発
明によれば列選択トランジスタにより選択されたビット
線のみをデータ線の負荷回路により、プリチャージする
だけで良いため従来技術に比べ低消費電流化が図れる。
またビット線負荷回路が不用であり、従来技術に比ベレ
イアウト面積の縮小化を図る事が可能である。
イアウト面積の縮小化を図る事が可能である。
第１図は本発明による、半導体記憶装置の一実施例を示
す回路図であり、第２図は第１図に示す回路の動作を示
す、タイミング・チャート図であり、第３図は従来技術
を示す回路図であり、第４図は第３図に示す回路の動作
を示すタイミング・チャート図である。 １−１〜１−Ｎ・ ・ ・ビット線 ２−１〜２−Ｎ・・・メモリーセル （ＮＭＯ３） ３−１〜３−Ｎ・・・メモリーセル （ＮＭＯ３） ４−１〜４−Ｎ・・・ビット線負荷回路（ＮＭＯ５） ５−１〜５−Ｎ・・・列選択トランジスタ（ＮＭＯ５） ６・ ・・ ・ ・・・・・データ線 ７・・・・・・・・・データ線負荷回路８・・・・・・
・・・センスアンプ 以上 出那人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（化１名）□杏 特゛開平４−２０５７９３ （４） ゛−″″士、〜 ／に−２ 洋」ｑ柾ｐイ＠号２ −”−−−”−ｎ ヒ゛ット薯塾ニー２〜１−ト４ ［ たごスアエ７０出力 駕４図
す回路図であり、第２図は第１図に示す回路の動作を示
す、タイミング・チャート図であり、第３図は従来技術
を示す回路図であり、第４図は第３図に示す回路の動作
を示すタイミング・チャート図である。 １−１〜１−Ｎ・ ・ ・ビット線 ２−１〜２−Ｎ・・・メモリーセル （ＮＭＯ３） ３−１〜３−Ｎ・・・メモリーセル （ＮＭＯ３） ４−１〜４−Ｎ・・・ビット線負荷回路（ＮＭＯ５） ５−１〜５−Ｎ・・・列選択トランジスタ（ＮＭＯ５） ６・ ・・ ・ ・・・・・データ線 ７・・・・・・・・・データ線負荷回路８・・・・・・
・・・センスアンプ 以上 出那人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（化１名）□杏 特゛開平４−２０５７９３ （４） ゛−″″士、〜 ／に−２ 洋」ｑ柾ｐイ＠号２ −”−−−”−ｎ ヒ゛ット薯塾ニー２〜１−ト４ ［ たごスアエ７０出力 駕４図
Claims (1)
- マトリクス状に配置されたメモリーセル群と前記メモリ
ーセルからのデータを伝達するビット線とメモリーセル
の列方向を選択する列選択トランジスタと前記列選択ト
ランジスタを介して前記ビット線に接続されたデータ線
、及びデータ線負荷回路を有する半導体記憶装置におい
て、前記データ線負荷回路のみで前期データ線及び前期
ビット線をプリチャージする回路構成を有することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331717A JPH04205793A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331717A JPH04205793A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205793A true JPH04205793A (ja) | 1992-07-27 |
Family
ID=18246806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331717A Pending JPH04205793A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745090A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体記憶集積回路 |
| JP2002343077A (ja) * | 2001-05-16 | 2002-11-29 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
-
1990
- 1990-11-29 JP JP2331717A patent/JPH04205793A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745090A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体記憶集積回路 |
| JP2002343077A (ja) * | 2001-05-16 | 2002-11-29 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
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