JPH0745090A - 半導体記憶集積回路 - Google Patents

半導体記憶集積回路

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JPH0745090A
JPH0745090A JP18411393A JP18411393A JPH0745090A JP H0745090 A JPH0745090 A JP H0745090A JP 18411393 A JP18411393 A JP 18411393A JP 18411393 A JP18411393 A JP 18411393A JP H0745090 A JPH0745090 A JP H0745090A
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Abstract

(57)【要約】 【目的】 半導体記憶集積回路の動作の高速化をはか
り、かつ、１ボルト程度の低動作電圧でも安定して低消
費電圧で動作する半導体記憶集積回路を提供する。 【構成】 複数の列線１１０，１１２，１１３，１１４
と、各列線に対応して同一のセンスアンプ１３４，１３
６，１３７，１３８を設け、センスアンプの出力に列選
択回路１２４，１２６，１２８，１３０と列線選択信号
線１４８，１５０，１５１，１５２により構成される列
選択手段を設けていることにより、電源電圧１ボルト以
下でも列線の電位の変化をすみやかにそれぞれの列線に
対応する同一の検出電圧を有する同一のセンスアンプへ
伝達することができ、低電源電圧でも安定した動作が可
能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶集積回路に関
し、特に低電圧で高速動作可能な半導体記憶集積回路に
関する。
【０００２】
【従来の技術】従来、この種の半導体記憶集積回路は、
例えば図７に構成を示す特開昭６３−１１９０９８号が
開示されている。
【０００３】図７において、複数のブロック４７７，４
７６，４７８，４８０はすべて同一構成のＭＯＳ固定メ
モリセルアレイとセンスアンプよりなり、残りの部分の
ブロック４９０とともに１つのＲＯＭを構成している。
各ブロック４７７〜４８０のアレイの行線４１１，４１
５，４１９，４２０と列線４１０，４１２，４１３，４
１４との交点に、予めＭＯＳ記憶素子が形成されている
か否かにより、このＲＯＭの記憶内容が表わされる。
【０００４】いま、ブロック４７７について述べると、
選択された行線と列線との交点に上述したＭＯＳ記憶素
子の存否を検出するためのセンスアンプは、ドレインと
ソースをそれぞれ順に直列接続されたＰＭＯＳ形ＦＥＴ
（以下ＰＭＯＳと称する）４３２，４３４，４３６，４
３７および４３８と、ドレインとソースをＰＭＯＳ４３
８のドレインと接地線ＶSSにそれぞれ接続されたＮＭＯ
Ｓ形ＦＥＴ（以下ＮＭＯＳと称する）４４０、およびゲ
ートをＮＭＯＳ４４０のドレインに接続されたＮＭＯＳ
４５６とより形成されている。ＰＭＯＳ４３４，４３
６，４３７，４３８のゲートは列線４１０，４１２，４
１３，４１４にそれぞれ接続される。また、ＰＭＯＳ４
３２とＮＭＯＳ４４０のゲートには
【０００５】
【外１】 信号線４３３が接続され、ＰＭＯＳ４３２のソースは高
位電源ＶCCに接続される。各列線４１０，４１２，４１
３，４１４と直列にＰＭＯＳ４４１，４４２，４４４，
４４６がそれぞれ挿入されており、これらのＰＭＯＳの
ソースは高位電源ＶCCに接続されていて、ゲートを列線
選択信号ＮＣＯＬＤＥＣ０，ＮＣＯＬＤＥＣ１，ＮＣＯ
ＬＤＥＣ２およびＮＣＯＬＤＥＣ３によりそれぞれ駆動
される。これらのＰＭＯＳは、各列線でプリチャージす
るために用いられる。
【０００６】
【外２】 信号線４３３と、各行線４１１，４１５，４１９，４２
０と、各列線４１０，４１２，４１３，４１４のプリチ
ャージを接地に放電するためのＮＭＯＳ４２４，４２
６，４２８，４３０の各ゲートを接続するＤＩＳＲＯＭ
信号線４３１とは、各ブロック４７７，４７６，４７
８，４８０を通して共通である。ＮＭＯＳ４５６と、こ
れに対応する各ブロック４７６，４７８，４８０それぞ
れのＮＭＯＳ４５８，４６０，４６２とは、それぞれの
ソースとドレインを直列接続されており、ＰＭＯＳ４５
４のソースとドレインは高位電源ＶCCとＮＭＯＳ４５６
のドレインにそれぞれ接続され、ＮＭＯＳ４６６のソレ
インとソースはＮＭＯＳ４６２のソースと接地線ＶSSに
それぞれ接続される。ＰＭＯＳ４５４、ＮＭＯＳ４６６
の各ゲートには
【０００７】
【外３】 信号線４７２がそれぞれ接続される。さらに、ＮＭＯＳ
４５６のドレインにノアゲート４６８の一方の入力端子
が接続され、他方の入力端子にはＮＨ４信号線４７０が
接続される。ノアゲート４６８の出力がＮＭＯＳ４７４
を駆動する。ＮＭＯＳ４７４のソースは接地され、その
ドレインはプリチャージされた節（不図示）に接続され
ている。
【０００８】次に、本従来例の動作を図８のタイミング
チャートを用いて説明する。
【０００９】期間Ｑ２の間、ＤＩＳＲＯＭ信号線４３１
の信号ＤＩＳＲＯＭが論理値ＨとなってＮＭＯＳ４２
４，４２６，４２８，４３０を導通させ、これらのＮＭ
ＯＳが列線４１０，４１２，４１３，４１４を放電させ
て接地電位とする。この放電の結果、ＰＭＯＳ４３４，
４３６，４３７，４３８が全て導通する。
【００１０】
【外４】 信号線４３３の信号
【００１１】
【外５】 が最初論理値Ｈであるから、ＮＭＯＳ４４０がＰＭＯＳ
４３４，４３６，４３７，４３８のソースおよびドレイ
ンを接地する。その後信号ＤＩＳＲＯＭがＱ２の終りに
論理値Ｌになり、半導体装置４２４，４２６，４２８，
４３０を非導通にさせる。次に、期間Ｑ３で各ブロック
４７７〜４６２の列選択信号ＮＣＯＬＤＥＣ０，ＮＣＯ
ＬＤＥＣ１，・・・，ＮＣＯＬＤＥＣ１５の内の選択さ
れた１つが論理値Ｌになって、当該ブロックの対応する
１つの列線に接続するＰＭＯＳを導通させ、こうして、
その列線を高位電源ＶCCの電位にプリチャージする。い
ま、例えばその選択された列線が列線４１３とすると、
次に期間Ｑ４で選択された行線４１５の信号が論理値Ｌ
からＨに転じてＮＭＯＳ４２０を導通させるとき、この
ＮＭＯＳ４２０が列線４１３を高位電源ＶCCから接地線
へ放電させる。このとき、列線４１３が高位電源ＶCCに
駆動されることによって非導通になっていた半導体装置
４３７が導通すると共に、
【００１２】
【外６】 信号の論理値をＨからＬに変えることによりＮＭＯＳ４
４０を非導通、またＰＭＯＳ４３２を導通にするとき、
ＰＭＯＳ４３４，４３６，４３７，４３８の全てのソー
ス・ドレインが高位電源ＶCCによりチャージされる。そ
こでＰＭＯＳ４３８のドレインがＮＭＯＳ４５６を導通
させる。
【００１３】
【外７】 が論理値Ｌとなるとき、ブロック４７７以外のブロック
４７６，４７８，４８０にあるどの列線も選択されてい
ないので高位電源ＶCCがＮＭＯＳ４５８，４６０，４６
２のゲートに伝達され、これらのすべてのＮＭＯＳを導
通させる。このとき、信号
【００１４】
【外８】 は論理値Ｌにあり、したがってＰＭＯＳ４５４が導通し
てノアゲート４６８の入力線４５５は論理値Ｈである。
次に信号
【００１５】
【外９】 が論理値Ｈに上昇するとＮＭＯＳ４６６が導通しＰＭＯ
Ｓ４５４が非導通となり、ノアゲート４６８の入力線４
５５は論理値Ｌに変わる。このため、２番目のマシンサ
イクルの期間Ｑ４にＮＨ４信号線４７０の信号ＮＨ４が
論理値Ｌになるとき、ノアゲート４６８の出力が論理値
Ｈになり、ＮＭＯＳ４７４を導通する。したがって、ア
レイ内の特定の行及び列に対し、その接続点にＮＭＯＳ
があれば、その時ＮＭＯＳ４６６が導通し、出力節（不
図示）を接地線に放電する。選択された接続点にＮＭＯ
Ｓがなければ、出力節は放電しない。
【００１６】
【発明が解決しようとする課題】この従来の半導体記憶
集積回路では、それぞれの列線に接続されたセンスアン
プの検出レベルが、直列接続部分の何段目かにより少し
づつ異なり、また、センスアンプの検出レベルをＭＯＳ
のしきい値電圧と独立には設定できず、さらにセンスア
ンプの直列接続数が多くなると、動作速度が低下すると
いう問題点があり、センスアンプの検出レベルを任意に
設定できないことと各列線に接続されているセンスアン
プの検出レベルが少しづつ異なることは、列線のプリチ
ャージレベルを電源ＶCCより低い値に設定しようとする
と、各列線によりノイズに対する動作マージンが異なる
ことになったり、列線のプリチャージレベルの設計の範
囲を狭めるものとなるという欠点があった。
【００１７】
【課題を解決するための手段】本発明の半導体記憶集積
回路は、複数の列線と、複数の行線と、各列線と各行線
との任意の交点に記憶内容に対応させて配置された半導
体記憶素子とよりなるアレイを有し、選択された列線と
交線との交点における半導体記憶素子の導通の有無を検
出することにより記憶内容を読み出すために、各列線に
個別に設置された同一構成を有するセンスアンプと、セ
ンスアンプを個別に選択し、その出力をイネーブルとす
ることにより列線の選択を行う列線選択手段とを有して
いる。
【００１８】本発明の実施態様によれば、列線のそれぞ
れに同一構成のプリチャージ回路を設け、最初にすべて
の列線をプリチャージした後、選択された交点における
半導体記憶素子の有無を該交点の列線の放電の有無によ
り検出するか、または列線選択手段により選択された列
線のみをプリチャージした後、選択された交点における
半導体記憶素子の有無を該列線の放電の有無により検出
し、また、列線選択手段による列線の選択は、選択すべ
き列線に対応する信号により該列線のセンスアンプ自
体、またはその出力側に接続された列選択回路をイネー
ブルとすることにより行う。
【００１９】さらに、他の実施態様によれば、センスア
ンプと列線との間に、列線のプリチャージが開始されて
その電位が所定の電圧値を超えたときセンスアンプと列
線との間を非導通とし、列線が放電を開始して所定の電
圧値以下になった後、センスアンプと列線との間を導通
させるスイッチ手段を有し、プリチャージ回路の列線の
プリチャージ電圧は所定の電圧値より大きく設定され
る。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
【００２１】図１は、本発明の半導体記憶集積回路の第
１の実施例のＲＯＭの回路構成を示す図である。
【００２２】複数本の列線１１０，１１２，１１３，１
１４と交差する複数本の行列１１１，１１５，１１８，
１１９があり、行線と列線との交点のうち選ばれた交点
に、対応するアレイ状にＮＭＯＳ１１６，１１７，１１
８，１２０が配置されている。これらゲートは対応する
行線に接続されている。アレイ状のＮＭＯＳ１１６，１
１７，１１８，１２０のソースが接地線に接続されてい
る。ある交点におけるＭＯＳの有無がこのＲＯＭ記憶内
容を決めている。センスアンプは１３４，１３６，１３
７，１３８の全く同一の論理反転ゲートで構成され、そ
れぞれの出力は、列選択信号ＣＯＬＤＥＣ０，ＣＯＬＤ
ＥＣ１，ＣＯＬＤＥＣ２，ＣＯＬＤＥＣ３をそれぞれの
クロック線に受けるクロック型論理反転ゲート１２４，
１２６，１２８，１３０にそれぞれ接続される。列線の
選択がセンスアンプの出力において行われ、クロック型
論理反転ゲート１２４，１２６，１２８，１３０の出力
は、すべてナンドゲート１５５の一つの入力端子に接続
され、ナンドゲート１５５の他の入力端子には信号線１
７２を介して信号
【００２３】
【外１０】 が入力される。
【００２４】各列線１１０，１１２，１１３，１１４に
はＰＭＯＳ１４１，１４２，１４４，１４６のドレイン
がそれぞれ接続され、これらのＰＭＯＳのソースは高位
電源ＶCCに接続され、ゲートは信号線１３１を介して信
号ＮＰＲＣにより駆動されている。これらのＰＭＯＳは
列線１１０，１１２，１１３，１１４のプリチャージの
ために用いられる。
【００２５】破線で示すブロック１７７の中にある回路
と同一の回路がブロック１７６，１７８，１８０で繰り
返されている。ブロック１９０は、ブロック１７７，１
７６，１７８，１８０に含まれていない残りの部分を表
わしている。
【００２６】次に本実施例の動作を図２のタイミングチ
ャートを用いて説明する。
【００２７】図２の期間Ｑ２内に信号ＮＰＲＣを論理値
ＬにしてＰＭＯＳ１４１，１４２，１４４，１４６を導
通させ、すべての列線１１０，１１２，１１３，１１４
を高位電源ＶCCによりプリチャージする。次の期間Ｑ３
に、記憶内容を読み出したい行線を選択し、論理値Ｈと
する。例えば、ここでは行線１１５を論理値Ｈとする。
これと同じく、列線を選択するための信号ＣＯＬＤＥＣ
のうち、読み出したい列線に対応する信号、例えばＣＯ
ＬＤＥＣ２を論理値Ｈとする。選択された行線１１５と
列線１１３との交点にはＮＭＯＳ１２０が存在するので
ＮＭＯＳ１２０が導通し、列線１１３は放電する。列線
１１３の電位がセンスアンプ１３７の検出電圧を切ると
センスアンプ１３７の出力が変化し、クロック型インバ
ータゲート１２８を通して節１８２を論理値Ｌとする。
信号
【００２８】
【外１１】 の論理値はＬでナンドゲート１５５の出力は論理値Ｈで
ある。次のマシンサイクルの期間Ｑ２の始めに信号
【００２９】
【外１２】 が論理値Ｈに転じても、ナンドゲート１５５の出力は論
理値Ｈのままである。列線１１３と行線１２０を選択し
た場合は、その交点にＮＭＯＳは存在せず、列線１１３
は高位のまま保たれ、センスアンプ１３７、クロック型
インバータゲート１２８を通して節１８２は論理値Ｈの
ままで、期間Ｑ２の始めに信号
【００３０】
【外１３】 が論理値Ｈになるとナンドゲート１５５の出力が論理値
Ｌに転じる。
【００３１】本実施例においては、選択される列線ごと
にセンスアンプの検出電圧はすべて同一で列線の高位の
変化がすみやかにセンスアンプに伝わり、かつ、センス
アンプの検出電圧も設計の範囲で自由に選択でき、単純
な構成であるため、高速に、かつ、低電源電圧まで、例
えば１ボルト以下でも安定して、選択された列線に動作
速度が依存することなく読み出すことが可能である。
【００３２】図３は本発明の第２の実施例の回路構成図
であり、本発明を電気的に記憶内容の変更が可能な半導
体記憶装置（以下ＥＰＲＯＭと記す）に適用した場合を
示す。
【００３３】ＥＰＲＯＭには、種々のものがあるが、こ
こではフローチングゲートを有する２層ゲート構造のＥ
ＰＲＯＭであり、ドレインに高電圧を印加し、ホットエ
レクトロンによりフローチングゲートにエレクトロンを
注入してそのしきい値電圧を高くすることにより、通常
の動作電圧をゲートに印加したのでは導通しない状態の
ＥＰＲＯＭ（以下高しきい値装置を記す）と、フローチ
ングゲートにエレクトロンが蓄積されていない通常の動
作電圧をゲートに印加した場合に導通する状態のＥＰＲ
ＯＭ（以下低しきい値装置を記す）とより構成されたア
レイを考える。列線と行線のすべての交点にＥＰＲＯＭ
が存在し、半導体集積回路の製造後に任意の低しきい値
装置を高しきい値装置に変更することにより記憶内容を
決定することができる。ＥＰＲＯＭのアレイとセンスア
ンプ２３４，２３６，２３７，２３８との間にＮＭＯＳ
２２４，２２６，２２８，２３０が各列線２１０，２１
２，２１３，２１４にそれぞれ挿入され、それらのゲー
トはＮＷＲＴ信号線２３１に接続されている。ＮＭＯＳ
２２４，２２６，２２８，２３０は低しきい値を有する
基板濃度ＭＯＳを用いるのがよい。センスアンプは２入
力のナンドゲートで構成され、それらの一入力端子は
【００３４】
【外１４】 信号線２５４に接続され、他の入力端子はＮＭＯＳ２２
４，２２６，２２８，２３０を介して列線２１０，２１
２，２１３，２１４にそれぞれ接続されている。センス
アンプ２３４，２３６，２３７，２３８の出力は、列線
を選択するための信号ＮＣＯＬＤＥＣ０，ＮＣＯＬＤＥ
Ｃ１，ＮＣＯＬＤＥＣ２，ＮＣＯＬＤＥＣ３の各信号線
２４８，２５０，２５１，２５２がクロック入力端子に
それぞれ接続されているクロック型インバータゲート２
５６，２５８，２６０，２６２の入力側に接続され、イ
ンバータゲート２５６，２５８，２６０，２６２の出力
はすべてナンドゲート２５５の一つの入力端子に接続さ
れている。ＰＭＯＳ２３２はソースを高位電源ＶCCに、
ゲートをＮＰＲＣ信号線２３３にそれぞれ接続され、ド
レインはＰＭＯＳ２４１，２４２，２４４，２４６のソ
ースにそれぞれ接続される。ＰＭＯＳ２４１，２４２，
２４４，２４６の各ゲートは信号線２４８，２５０，２
５１，２５２に、また各ドレインはＮＭＯＳ２２４，２
２６，２２８，２３０を介して列線２１０，２１２，２
１３，２１４にそれぞれ接続されている。
【００３５】次に、図４のタイミングチャートを用いて
本実施例の動作を説明する。
【００３６】読み出しを行う際には、期間Ｑ２の始めに
信号ＮＷＲＴを論理値ＨとするとＮＭＯＳ２２４，２２
６，２２８，２３０は導通する。ＮＭＯＳ２２４，２２
６，２２８，２３０はＥＰＲＯＭを高しきい値装置にす
る際に列線に印加される高位電源ＶCC以上の電圧が、プ
リチャージ用ＰＭＯＳ２４１，２４２，２４４，２４６
に印加されないようにするものである。期間Ｑ２で信号
ＮＰＲＣと信号ＮＣＯＬＤＥＣの１つを論理値Ｌとす
る。ここでは信号ＮＣＯＬＤＥＣ２を論理値Ｌとすると
列線２１３はプリチャージされる。この際信号
【００３７】
【外１５】 が論理値Ｌであるため、プリチャージ期間中センスアン
プ２３４，２３６，２３７，２３８の列線側の入力が中
間電位になることによるセンスアンプを貫通する電流を
防いでいる。プリチャージ終了後、この値を論理値Ｈと
する。次に行線の選択を行う。ここでは、行線２１９が
選択されたとし、行線２１９を理論値Ｈとする。列線２
１３行線２１９の交点のＥＰＲＯＭ２１７が、低しきい
値装置であるときは、列線２１３は放電し、センスアン
プ２３７の検出電圧を列線２１３の電位が切ると、セン
スアンプ２３７の出力が論理値ＬからＨに変化し、信号
ＮＣＯＬＤＥＣ２が論理値Ｌであるから、クロック型イ
ンバータゲート２６０は導通状態にあり、節２８２は論
理値Ｌとなる。また、列線２１３と行線２１９の交点の
ＥＰＲＯＭ２１７が高しきい値装置である場合は、列線
はプリチャージ電圧のまま保たれ、節２８２は論理値Ｈ
となる。したがって、期間Ｑ３で信号
【００３８】
【外１６】 が論理値Ｈとなると、論理ゲート２５５の出力には節２
８２の論理値に応じてＥＰＲＯＭの種類に対応する記憶
内容が現われる。
【００３９】本実施例においては、選択された列線のみ
にプリチャージを行うこととしているので、低消費電力
化が特に図られ、かつ、高速に記憶内容を読み出すこと
が可能であり、かつ低電圧においても安定に動作する。
【００４０】図５は本発明の第３の実施例の回路構成図
であり、本発明をナンド型半導体ＲＯＭに適用した場合
を示し、プリチャージ電圧に改良が加えられ、動作マー
ジンを増加させ、かつ低消費電力化が図られている。
【００４１】列線３１０，３１２，３１３，３１４は、
それぞれＮＭＯＳ３９６，３９７，３９８，３９９のソ
ースに接続される。これらのＮＭＯＳ３９６，３９７，
３９８，３９９のドレインはすべてＰＭＯＳ３７１を介
して高位電源ＶCCに接続され、それらのゲートはすべて
ＬＶ２信号線３９５に接続されている。ＰＭＯＳ３７１
のゲートはＰＭＯＳ３４１〜３４６と同一の信号ＮＰＲ
Ｃで駆動される。また、各列線３１０，３１２，３１
３，３１４には対応するセンスアンプ３３４，３３６，
３３７，３３８がそれぞれ設置され、本実施例では、セ
ンスアンプはクロック型インバータゲートで構成されて
いる。センスアンプ３３４，３３６，３３７，３３８
は、その入力にＰＭＯＳ３４１，３４２，３４４，３４
６のドレインがそれぞれ接続され、かつＮＭＯＳ３５
６，３５８，３６０，３６２を介して列線３１０，３１
２，３１３，３１４にそれぞれ接続されている。ＰＭＯ
Ｓ３４１，３４２，３４４，３４６のソースは高位電源
ＶCCに、また、ゲートはすべてＮＰＲＣ信号線３３３に
それぞれ接続され、ＮＭＯＳ３５６，３５８，３６０，
３６２のゲートはすべてＬＶ１信号線３３２に接続され
ている。各列線には、ブロック線３３０，３３１がゲー
トに接続されているＮＭＯＳ、例えばＮＭＯＳ３２４の
ドレインが接続されている。半導体ＲＯＭの記憶内容
は、ＮＭＯＳ３２４と直列接続され、ゲートが行線３１
１，３１５，３１９，３２０，３６１，３６５，３６
９，３７０に接続されているＮＭＯＳがゲートに論理値
Ｈが与えられたときのみ導通するか、または、ゲート論
理値にかかわらず常に導通するかにより定められる。Ｎ
ＭＯＳ３５６，３５８，３６０，３６２，３９６，３９
７，３９８，３９９は、低しきい値の基板濃度ＭＯＳ
（しきい値０．１ボルト）を用いるのが列線のプリチャ
ージ電圧を決定するのによい。
【００４２】次に、図６のタイミングチャートを用いて
本実施例の動作を説明する。
【００４３】プリチャージ期間を通じて信号ＬＶ１は信
号ＬＶ２よりも、たとえば約０．２ボルト低く設定する
ものとする。この信号ＬＶ１と信号ＬＶ２との電位差
は、たとえば抵抗分割法で高位電源ＶCCの電圧から発生
させることができる。
【００４４】いま、信号ＮＰＲＣを期間Ｑ２で論理値Ｌ
とする。すべての列線は信号ＬＶ２により決まる電圧値
ＶLV2 と半導体装置３９６，３９７，３９８，３９９の
しきい値ＶTOにより定められる“ＶLV2 −ＶTO”の電圧
値までプリチャージされ、各センスアンプ３３４，３３
６，３３７，３３８の入力は高位電源ＶCCの電圧までプ
リチャージされる。すべての列線のプリチャージが終了
したとき、ＮＭＯＳ３５６，３５８，３６０，３６２は
非導通状態にある。本実施例においては行線の初期値は
論理値Ｈにあり、非選択の行線は論理値Ｈを保ち、選択
された行線のみ論理値Ｌとされる。例えば、期間Ｑ４で
行線３１９を論理値Ｌ、ブロック信号３３０を論理値Ｈ
とする。続いて、列選択信号ＣＯＬＤＥＣ信号の１つ、
ここでは信号ＣＯＬＤＥＣ３を論理値Ｈとする。この場
合にそれぞれ選択された列線３１３とブロック線３３０
と行線３１９とから特定される交点３１７にはＮＭＯＳ
が存在せず、行線３１９の論理値にかかわらず導通する
ので、列線３１３はＮＭＯＳ３２４，３１７等を介して
論理値Ｌへ放電し、列線３１３の電位がＶL1−ＶTOより
下がるとＮＭＯＳ３６０が導通してさらに列線３１３の
電位が下がり、センスアンプ３３７の入力が、センスア
ンプの検出電圧以下になると節３８２が論理値ＬからＨ
に変わる。
【００４５】次に、期間Ｑ４で行線３１５を論理値Ｌ、
ブロック信号３３０を論理値Ｈとする場合を考える。続
いて列選択信号ＣＯＬＤＥＣ信号の１つ、たとえば信号
ＣＯＬＤＥＣ３を論理値Ｈとする。この場合について、
列線３１３とブロック線３３０と行線３１５とから特定
される交点３１６には不導通とされたＮＭＯＳが存在す
るので、列線３１３は放電しない。この時、列線３１３
のプリチャージ電圧は、信号ＬＶ２により決定される
“ＶLV2 −ＶTO”までプリチャージされているのでＮＭ
ＯＳ３６０は非導通の状態を保ち、列線にかく乱が加わ
ったとしてもそのかく乱が直ちにセンスアンプ３３７に
伝わることなく、センスアンプの動作が安定する。
【００４６】このように本実施例はセンスアンプの安定
度が高いので、列線のプリチャージ電圧をセンスアンプ
の検出電圧に接近させるようにしても誤動作せず、装置
の動作速度を向上させ、かつ、列線のプリチャージ電圧
を下げることができるので低消費電力に資する。低電源
電圧となり、列線のプリチャージ電圧の値が小さくなる
ことによる列線に対するかく乱の相対的影響が大きくな
る場合においても、従来の装置に比べて高い安定性を保
つことができる。さらに、各列線に対して、同一のセン
スアンプを設けているので、前記プリチャージ電圧の設
定も、従来のものに比べて厳格にでき、高速化に資す
る。
【００４７】以上説明したように本発明は、上述の実施
例にのみ限定されることなく、列線を有する他の半導体
記憶装置に適用できることは言うまでもない。
【００４８】
【発明の効果】以上説明したように本発明は、各列線に
同一構成のセンスアンプを設け、かつ、列線選択手段に
より個別にセンスアンプを選択してその出力をイネーブ
ルとすることにより、設計においてセンスアンプの検出
電圧を自由に設定でき、特に低電源電圧までたとえば、
電源電圧１ボルト以下まで安定して選択された列線に動
作速度が依存せず読み出しが可能であり、また、列線の
プリチャージ電圧を設定するに当り、各列線に同一のセ
ンスアンプを設けているので、設定値をセンスアンプの
検出電圧に対して厳格に設定することが可能であり、動
作速度と消費電力の最適化を図ることができ、このこと
は、動作マージンが低下する低電源電圧において特に有
用であるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶集積回路の第１の実施例の
回路構成図である。
【図２】第１の実施例のタイミングチャートである。
【図３】本発明の半導体記憶集積回路の第２の実施例の
回路構成図である。
【図４】第２の実施例のタイミングチャートである。
【図５】本発明の半導体記憶集積回路の第３の実施例の
回路構成図である。
【図６】第３の実施例のタイミングチャートである。
【図７】従来例の半導体記憶集積回路の回路構成図であ
る。
【図８】図７の従来例のタイミングチャートである。
【符号の説明】
１１０，１１２，１１３，１１４，２１０，２１２，２
１３，２１４，３１０，３１２，３１３，３１４ 列
線 １３４，１３６，１３７，１３８，２３４，２３６，２
３７，２３８，３３４，３３６，３３７，３３８ セ
ンスアンプ １１１，１１５，１１９，１２０，２１１，２１５，２
１９，２２０，３１１，３１５，３１９，３２０，３６
１，３６５，３６９，３７０ 行線 ３３０，３３１ ブロック線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数の列線と、複数の行線と、各列線と
    各行線との任意の交点に記憶内容に対応させて配置され
    た半導体記憶素子とよりなるアレイを有し、選択された
    列線と交線との交点における半導体記憶素子の導通の有
    無をセンスアンプで検出することにより記憶内容が読み
    出される半導体記憶集積回路において、 前記センスアンプは、各列線に個別に設置され、同一構
    成を有することを特徴とする半導体記憶集積回路。
  2. 【請求項２】 さらに、前記センスアンプを個別に選択
    してその出力をイネーブルとすることにより列線の選択
    を行う列線選択手段を有する請求項１記載の半導体記憶
    集積回路。
  3. 【請求項３】 前記列線のそれぞれに同一構成のプリチ
    ャージ回路を設け、すべての列線をプリチャージした
    後、選択された前記交点における半導体記憶素子の有無
    を該交点の列線の放電の有無により検出する請求項１ま
    たは２記載の半導体記憶集積回路。
  4. 【請求項４】 前記列線のそれぞれに同一構成のプリチ
    ャージ回路を設け、前記列線選択手段により選択された
    列線のみをプリチャージし、選択された前記交点におけ
    る半導体記憶素子の有無を該列線の放電の有無により検
    出する請求項１または２記載の半導体記憶集積回路。
  5. 【請求項５】 前記列線選択手段による列線の選択は、
    選択すべき列線に対応する信号により該列線のセンスア
    ンプ自体、またはその出力側に接続された列選択回路を
    イネーブルとすることにより行う請求項２ないし４のい
    ずれか１項に記載の半導体記憶集積回路。
  6. 【請求項６】 前記センスアンプと前記列線との間に、
    列線のプリチャージが開始されてその電位が所定の電圧
    値を超えたとき前記センスアンプと前記列線との間を非
    導通とし、前記列線が放電を開始して前記電圧値以下に
    なった後、前記センスアンプと前記列線との間を導通さ
    せるスイッチ手段を有し、前記プリチャージ回路の列線
    のプリチャージ電圧は前記電圧値より大きい請求項３な
    いし５のいずれか１項に記載の半導体記憶集積回路。
  7. 【請求項７】 前記プリチャージ回路による前記列線の
    プリチャージ中、前記センスアンプを非動作状態とする
    請求項３ないし６のいずれか１項に記載の半導体記憶集
    積回路。
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