JP2765441B2 - 半導体記憶集積回路 - Google Patents

半導体記憶集積回路

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JP2765441B2 JP18411393A JP18411393A JP2765441B2 JP 2765441 B2 JP2765441 B2 JP 2765441B2 JP 18411393 A JP18411393 A JP 18411393A JP 18411393 A JP18411393 A JP 18411393A JP 2765441 B2 JP2765441 B2 JP 2765441B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体記憶集積回路に関
し、特に低電圧で高速動作可能な半導体記憶集積回路に
関する。
【0002】
【従来の技術】従来、この種の半導体記憶集積回路は、
例えば図5に構成を示す特開昭63−119098号が
開示されている。
【0003】図5において、複数のブロック477,4
76,478,480はすべて同一構成のMOS固定メ
モリセルアレイとセンスアンプよりなり、残りの部分の
ブロック490とともに1つのROMを構成している。
各ブロック477〜480のアレイの行線411,41
5,419,420と列線410,412,413,4
14との交点に、予めMOS記憶素子が形成されている
か否かにより、このROMの記憶内容が表わされる。
【0004】いま、ブロック477について述べると、
選択された行線と列線との交点に上述したMOS記憶素
子の存否を検出するためのセンスアンプは、ドレインと
ソースをそれぞれ順に直列接続されたPMOS形FET
(以下PMOSと称する)432,434,436,4
37および438と、ドレインとソースをPMOS43
8のドレインと接地線VSSにそれぞれ接続されたNMO
S形FET(以下NMOSと称する)440、およびゲ
ートをNMOS440のドレインに接続されたNMOS
456とより形成されている。PMOS434,43
6,437,438のゲートは列線410,412,4
13,414にそれぞれ接続される。また、PMOS4
32とNMOS440のゲートには
【0005】
【外1】 信号線433が接続され、PMOS432のソースは高
位電源VCCに接続される。各列線410,412,41
3,414と直列にPMOS441,442,444,
446がそれぞれ挿入されており、これらのPMOSの
ソースは高位電源VCCに接続されていて、ゲートを列線
選択信号NCOLDEC0,NCOLDEC1,NCO
LDEC2およびNCOLDEC3によりそれぞれ駆動
される。これらのPMOSは、各列線でプリチャージす
るために用いられる。
【0006】
【外2】 信号線433と、各行線411,415,419,42
0と、各列線410,412,413,414のプリチ
ャージを接地に放電するためのNMOS424,42
6,428,430の各ゲートを接続するDISROM
信号線431とは、各ブロック477,476,47
8,480を通して共通である。NMOS456と、こ
れに対応する各ブロック476,478,480それぞ
れのNMOS458,460,462とは、それぞれの
ソースとドレインを直列接続されており、PMOS45
4のソースとドレインは高位電源VCCとNMOS456
のドレインにそれぞれ接続され、NMOS466のドレ
インとソースはNMOS462のソースと接地線VSS
それぞれ接続される。PMOS454、NMOS466
の各ゲートには
【0007】
【外3】 信号線472がそれぞれ接続される。さらに、NMOS
456のドレインにノアゲート468の一方の入力端子
が接続され、他方の入力端子にはNH4信号線470が
接続される。ノアゲート468の出力がNMOS474
を駆動する。NMOS474のソースは接地され、その
ドレインはプリチャージされた節(不図示)に接続され
ている。
【0008】次に、本従来例の動作を図6のタイミング
チャートを用いて説明する。
【0009】期間Q2の間、DISROM信号線431
の信号DISROMが論理値HとなってNMOS42
4,426,428,430を導通させ、これらのNM
OSが列線410,412,413,414を放電させ
て接地電位とする。この放電の結果、PMOS434,
436,437,438が全て導通する。
【0010】
【外4】 信号線433の信号
【0011】
【外5】 が最初論理値Hであるから、NMOS440がPMOS
434,436,437,438のソースおよびドレイ
ンを接地する。その後信号DISROMがQ2の終りに
論理値Lになり、半導体装置424,426,428,
430を非導通にさせる。次に、期間Q3で各ブロック
477〜480の列選択信号NCOLDEC0,NCO
LDEC1,・・・,NCOLDEC15の内の選択さ
れた1つが論理値Lになって、当該ブロックの対応する
1つの列線に接続するPMOSを導通させ、こうして、
その列線を高位電源VCCの電位にプリチャージする。い
ま、例えばその選択された列線が列線413とすると、
次に期間Q4で選択された行線415の信号が論理値L
からHに転じてNMOS420を導通させるとき、この
NMOS420が列線413を高位電源VCCから接地線
へ放電させる。このとき、列線413が高位電源VCC
駆動されることによって非導通になっていた半導体装置
437が導通すると共に、
【0012】
【外6】 信号の論理値をHからLに変えることによりNMOS4
40を非導通、またPMOS432を導通にするとき、
PMOS434,436,437,438の全てのソー
ス・ドレインが高位電源VCCによりチャージされる。そ
こでPMOS438のドレインがNMOS456を導通
させる。
【0013】
【外7】 が論理値Lとなるとき、ブロック477以外のブロック
476,478,480にあるどの列線も選択されてい
ないので高位電源VCCがNMOS458,460,46
2のゲートに伝達され、これらのすべてのNMOSを導
通させる。このとき、信号
【0014】
【外8】 は論理値Lにあり、したがってPMOS454が導通し
てノアゲート468の入力線455は論理値Hである。
次に信号
【0015】
【外9】 が論理値Hに上昇するとNMOS466が導通しPMO
S454が非導通となり、ノアゲート468の入力線4
55は論理値Lに変わる。このため、2番目のマシンサ
イクルの期間Q4にNH4信号線470の信号NH4が
論理値Lになるとき、ノアゲート468の出力が論理値
Hになり、NMOS474を導通する。したがって、ア
レイ内の特定の行及び列に対し、その接続点にNMOS
があれば、その時NMOS474が導通し、出力節(不
図示)を接地線に放電する。選択された接続点にNMO
Sがなければ、出力節は放電しない。
【0016】
【発明が解決しようとする課題】この従来の半導体記憶
集積回路では、それぞれの列線に接続されたセンスアン
プの検出レベルが、直列接続部分の何段目かにより少し
づつ異なり、また、センスアンプの検出レベルをMOS
のしきい値電圧と独立には設定できず、さらにセンスア
ンプの直列接続数が多くなると、動作速度が低下すると
いう問題点があり、センスアンプの検出レベルを任意に
設定できないことと各列線に接続されているセンスアン
プの検出レベルが少しづつ異なることは、列線のプリチ
ャージレベルを電源VCCより低い値に設定しようとする
と、各列線によりノイズに対する動作マージンが異なる
ことになったり、列線のプリチャージレベルの設計の範
囲を狭めるものとなるという欠点があった。
【0017】
【0018】
【課題を解決するための手段】 本発明による半導体記憶
集積回路は、複数の列線と、複数の行線と、各列線と各
行線との任意の交点に記憶内容に対応させて配置された
半導体記憶素子とよりなるアレイを有し、選択された列
線と行線との交点における半導体記憶素子の導通の有無
を検出することにより記憶内容を読み出すために、それ
ぞれ同一構成を有するプリチャージ回路とセンスアンプ
とが各列線に個別に設置され、センスアンプと前記列線
との間に、列線のプリチャージが開始されてその電位が
所定の電圧値を超えたときセンスアンプと列線との間を
非導通とし、列線が放電を開始して所定電圧以下になっ
た後、センスアンプと列線との間を導通させるスイッチ
手段を有し、プリチャージ回路の列線のプリチャージ電
圧は所定電圧値より大きいものとしている。
【0019】本発明の実施態様によれば、上述した半
体記憶集積回路が、さらにセンスアンプを個別に選択し
てその出力をイネーブルとすることにより列線の選択を
行う列線選択手段を有するか、全ての列線をプリチャー
ジした後、選択された交点における半導体記憶素子の有
無を該交点の列線の放電の有無により検出するか、また
は、選択された列線のみをプリチャージし、選択された
交点における半導体記憶素子の有無を該列線の放電の有
無により検出するものとし、さらにまた、列線の選択
は、選択すべき列線に対応する信号により該列線のセン
スアンプ自体、またはその出力側に接続された列選択回
路をイネーブルとすることにより行うものとしている。
【0020】
【実施例】次に、本発明について図面を参照して説明す
る。
【0021】図1は本発明の第1の実施例の回路構成図
であり、本発明を電気的に記憶内容の変更が可能な半導
体記憶装置(以下EPROMと記す)に適用した場合を
示す。
【0022】EPROMには、種々のものがあるが、こ
こではフローチングゲートを有する2層ゲート構造のE
PROMであり、ドレインに高電圧を印加し、ホットエ
レクトロンによりフローチングゲートにエレクトロンを
注入してそのしきい値電圧を高くすることにより、通常
の動作電圧をゲートに印加したのでは導通しない状態の
EPROM(以下高しきい値装置記す)と、フローチ
ングゲートにエレクトロンが蓄積されていない通常の動
作電圧をゲートに印加した場合に導通する状態のEPR
OM(以下低しきい値装置記す)とより構成されたア
レイを考える。列線と行線のすべての交点にEPROM
が存在し、半導体集積回路の製造後に任意の低しきい値
装置を高しきい値装置に変更することにより記憶内容を
決定することができる。EPROMのアレイとセンスア
ンプ234,236,237,238との間にNMOS
224,226,228,230が各列線210,21
2,213,214にそれぞれ挿入され、それらのゲー
トはNWRT信号線231に接続されている。NMOS
224,226,228,230は低しきい値を有する
基板濃度MOSを用いるのがよい。センスアンプは2入
力のナンドゲートで構成され、それらの一入力端子は
【0023】
【外10】 信号線254に接続され、他の入力端子はNMOS22
4,226,228,230を介して列線210,21
2,213,214にそれぞれ接続されている。センス
アンプ234,236,237,238の出力は、列線
を選択するための信号NCOLDEC0,NCOLDE
C1,NCOLDEC2,NCOLDEC3の各信号線
248,250,251,252がクロック力端子に
それぞれ接続されているクロック型インバータゲート2
56,258,260,262の入力側に接続され、イ
ンバータゲート256,258,260,262の出力
はすべてナンドゲート255の一つの入力端子に接続さ
れている。PMOS232はソースを高位電源VCCに、
ゲートをNPRC信号線233にそれぞれ接続され、ド
レインはPMOS241,242,244,246のソ
ースにそれぞれ接続される。PMOS241,242,
244,246の各ゲートは信号線248,250,2
51,252に、また各ドレインはNMOS224,2
26,228,230を介して列線210,212,2
13,214にそれぞれ接続されている。
【0024】次に、図2のタイミングチャートを用いて
本実施例の動作を説明する。
【0025】読み出しを行う際には、期間Q2の始めに
信号NWRTを論理値HとするとNMOS224,22
6,228,230は導通する。NMOS224,22
6,228,230はEPROMを高しきい値装置にす
る際に列線に印加される高位電源VCC以上の電圧が、プ
リチャージ用PMOS241,242,244,246
に印加されないようにするものである。期間Q2で信号
NPRCと信号NCOLDECの1つを論理値Lとす
る。ここでは信号NCOLDEC2を論理値Lとすると
列線213はプリチャージされる。この際信号
【0026】
【外11】 が論理値Lであるため、プリチャージ期間中センスアン
プ234,236,237,238の列線側の入力が中
間電位になることによるセンスアンプを貫通する電流を
防いでいる。プリチャージ終了後、この値を論理値Hと
する。次に行線の選択を行う。ここでは、行線219が
選択されたとし、行線219を理論値Hとする。列線2
13行線219の交点のEPROM217が、低しきい
値装置であるときは、列線213は放電し、センスアン
プ237の検出電圧を列線213の電位が切ると、セン
スアンプ237の出力が論理値LからHに変化し、信号
NCOLDEC2が論理値Lであるから、クロック型イ
ンバータゲート260は導通状態にあり、節282は論
理値Lとなる。また、列線213と行線219の交点の
EPROM217が高しきい値装置である場合は、列線
はプリチャージ電圧のまま保たれ、節282は論理値H
となる。したがって、期間Q3で信号
【0027】
【外12】 が論理値Hとなると、論理ゲート255の出力には節2
82の論理値に応じてEPROMの種類に対応する記憶
内容が現われる。
【0028】本実施例においては、選択された列線のみ
にプリチャージを行うこととしているので、低消費電力
化が特に図られ、かつ、高速に記憶内容を読み出すこと
が可能であり、かつ低電圧においても安定に動作する。
【0029】図3は本発明の第2の実施例の回路構成図
であり、本発明をナンド型半導体ROMに適用した場合
を示し、プリチャージ電圧に改良が加えられ、動作マー
ジンを増加させ、かつ低消費電力化が図られている。
【0030】列線310,312,313,314は、
それぞれNMOS396,397,398,399のソ
ースに接続される。これらのNMOS396,397,
398,399のドレインはすべてPMOS371を介
して高位電源VCCに接続され、それらのゲートはすべて
LV2信号線395に接続されている。PMOS371
のゲートはPMOS341〜346と同一の信号NPR
Cで駆動される。また、各列線310,312,31
3,314には対応するセンスアンプ334,336,
337,338がそれぞれ設置され、本実施例では、セ
ンスアンプはクロック型インバータゲートで構成されて
いる。センスアンプ334,336,337,338
は、その入力にPMOS341,342,344,34
6のドレインがそれぞれ接続され、かつNMOS35
6,358,360,362を介して列線310,31
2,313,314にそれぞれ接続されている。PMO
S341,342,344,346のソースは高位電源
CCに、また、ゲートはすべてNPRC信号線333に
それぞれ接続され、NMOS356,358,360,
362のゲートはすべてLV1信号線332に接続され
ている。各列線には、ブロック線330,331がゲー
トに接続されているNMOS、例えばNMOS324の
ドレインが接続されている。半導体ROMの記憶内容
は、NMOS324と直列接続され、ゲートが行線31
1,315,319,320,361,365,36
9,370に接続されているNMOSがゲートに論理値
Hが与えられたときのみ導通するか、または、ゲート論
理値にかかわらず常に導通するかにより定められる。N
MOS356,358,360,362,396,39
7,398,399は、低しきい値の基板濃度MOS
(しきい値0.1ボルト)を用いるのが列線のプリチャ
ージ電圧を決定するのによい。
【0031】次に、図4のタイミングチャートを用いて
本実施例の動作を説明する。
【0032】プリチャージ期間を通じて信号LV1は信
号LV2よりも、たとえば約0.2ボルト低く設定する
ものとする。この信号LV1と信号LV2との電位差
は、たとえば抵抗分割法で高位電源VCCの電圧から発生
させることができる。
【0033】いま、信号NPRCを期間Q2で論理値L
とする。すべての列線は信号LV2により決まる電圧値
LV2 と半導体装置396,397,398,399の
しきい値VTOにより定められる“VLV2 −VTO”の電圧
値までプリチャージされ、各センスアンプ334,33
6,337,338の入力は高位電源VCCの電圧までプ
リチャージされる。すべての列線のプリチャージが終了
したとき、NMOS356,358,360,362は
非導通状態にある。本実施例においては行線の初期値は
論理値Hにあり、非選択の行線は論理値Hを保ち、選択
された行線のみ論理値Lとされる。例えば、期間Q4で
行線319を論理値L、ブロック信号330を論理値H
とする。続いて、列選択信号COLDEC信号の1つ、
ここでは信号COLDEC3を論理値Hとする。この場
合にそれぞれ選択された列線313とブロック線330
と行線319とから特定される交点317にはNMOS
が存在せず、行線319の論理値にかかわらず導通する
ので、列線313はNMOS324,317等を介して
論理値Lへ放電し、列線313の電位がVL1−VTOより
下がるとNMOS360が導通してさらに列線313の
電位が下がり、センスアンプ337の入力が、センスア
ンプの検出電圧以下になると節382が論理値LからH
に変わる。
【0034】次に、期間Q4で行線315を論理値L、
ブロック信号330を論理値Hとする場合を考える。続
いて列選択信号COLDEC信号の1つ、たとえば信号
COLDEC3を論理値Hとする。この場合について、
列線313とブロック線330と行線315とから特定
される交点316には不導通とされたNMOSが存在す
るので、列線313は放電しない。この時、列線313
のプリチャージ電圧は、信号LV2により決定される
“VLV2 −VTO”までプリチャージされているのでNM
OS360は非導通の状態を保ち、列線にかく乱が加わ
ったとしてもそのかく乱が直ちにセンスアンプ337に
伝わることなく、センスアンプの動作が安定する。
【0035】このように本実施例はセンスアンプの安定
度が高いので、列線のプリチャージ電圧をセンスアンプ
の検出電圧に接近させるようにしても誤動作せず、装置
の動作速度を向上させ、かつ、列線のプリチャージ電圧
を下げることができるので低消費電力に資する。低電源
電圧となり、列線のプリチャージ電圧の値が小さくなる
ことによる列線に対するかく乱の相対的影響が大きくな
る場合においても、従来の装置に比べて高い安定性を保
つことができる。さらに、各列線に対して、同一のセン
スアンプを設けているので、前記プリチャージ電圧の設
定も、従来のものに比べて厳格にでき、高速化に資す
る。
【0036】以上説明したように本発明は、上述の実施
例にのみ限定されることなく、列線を有する他の半導体
記憶装置に適用できることは言うまでもない。
【0037】
【発明の効果】以上説明したように本発明は、各列線に
同一構成のセンスアンプを設け、かつ、列線選択手段に
より個別にセンスアンプを選択してその出力をイネーブ
ルとすることにより、設計においてセンスアンプの検出
電圧を自由に設定でき、特に低電源電圧までたとえば、
電源電圧1ボルト以下まで安定して選択された列線に動
作速度が依存せず読み出しが可能であり、また、列線の
プリチャージ電圧を設定するに当り、各列線に同一のセ
ンスアンプを設けているので、設定値をセンスアンプの
検出電圧に対して厳格に設定することが可能であり、動
作速度と消費電力の最適化を図ることができ、このこと
は、動作マージンが低下する低電源電圧において特に有
用であるという効果がある。
【図面の簡単な説明】
【図1】本発明の半導体記憶集積回路の第1の実施例の
回路構成図である。
【図2】第1の実施例のタイミングチャートである。
【図3】本発明の半導体記憶集積回路の第2の実施例の
回路構成図である。
【図4】第2の実施例のタイミングチャートである。
【図5】従来例の半導体記憶集積回路の回路構成図であ
る。
【図6】図5の従来例のタイミングチャートである。
【符号の説明】
210,212,213,214,310,312,3
13,314 列線 234,236,237,238,334,336,3
37,338 センスアンプ 211,215,219,220,311,315,3
19,320,361,365,369,370 行
線 330,331 ブロック線

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数の列線と、複数の行線と、各列線と
    各行線との任意の交点に記憶内容に対応させて配置され
    た半導体記憶素子とよりなるアレイを有し、選択された
    列線と行線との交点における半導体記憶素子の導通の有
    無をセンスアンプで検出することにより記憶内容が読み
    出される半導体記憶集積回路において、 それぞれ同一構成を有するプリチャージ回路とセンスア
    ンプとが各列線に個別に設置され、 前記センスアンプと前記列線との間に、列線のプリチャ
    ージが開始されてその電位が所定の電圧値を超えたとき
    前記センスアンプと前記列線との間を非導通とし、前記
    列線が放電を開始して前記電圧値以下になった後、前記
    センスアンプと前記列線との間を導通させるスイッチ手
    段を有し、前記プリチャージ回路の列線のプリチャージ
    電圧は前記電圧値より大きいことを特徴とする半導体記
    憶集積回路。
  2. 【請求項2】 前記プリチャージ回路による前記列線の
    プリチャージ中、前記センスアンプを非動作状態とする
    請求項1に記載の半導体記憶集積回路。
  3. 【請求項3】 さらに、前記センスアンプを個別に選択
    してその出力をイネーブルとすることにより列線の選択
    を行う列線選択手段を有する請求項1または2に記載の
    半導体記憶集積回路。
  4. 【請求項4】 すべての列線をプリチャージし、選択さ
    れた前記交点における半導体記憶素子の有無を該交点の
    列線の放電の有無により検出する請求項1ないしのい
    ずれか1項に記載の半導体記憶集積回路。
  5. 【請求項5】 選択された列線のみをプリチャージし、
    選択された前記交点における半導体記憶素子の有無を該
    列線の放電の有無により検出する請求項1ないしのい
    ずれか1項に記載の半導体記憶集積回路。
  6. 【請求項6】 列線の選択は、選択すべき列線に対応す
    る信号により該列線のセンスアンプ自体、またはその出
    力側に接続された列選択回路をイネーブルとすることに
    より行う請求項ないしのいずれか1項に記載の半導
    体記憶集積回路。
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