JPH0770217B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0770217B2 JPH0770217B2 JP61184421A JP18442186A JPH0770217B2 JP H0770217 B2 JPH0770217 B2 JP H0770217B2 JP 61184421 A JP61184421 A JP 61184421A JP 18442186 A JP18442186 A JP 18442186A JP H0770217 B2 JPH0770217 B2 JP H0770217B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置、特に折返しビット線構成を
有する半導体記憶装置の高集積化技術に関する。
有する半導体記憶装置の高集積化技術に関する。
［従来の技術］ 第５図は、従来の半導体記憶装置のメモリセルおよびセ
ンスアンプの構成および配置を示す図であり、たとえば
ISCC84の講演番号18.4に示されている。第５図におい
て、従来の半導体記憶装置は、行および列からなるマト
リックス状に配列され、各々が１個のトランジスタと１
個のキャパシタからなるメモリセルM11〜M2Nと、同一列
に配列されるメモリセルを選択するためのワード線WL1
〜WLNと、同一列方向に配列されるメモリセルが接続さ
れるビット線BL1,BL2,BL3,BL4,…と、１対のビット線上
の電位差を増幅するためのセンスアンプ1,2と、信号機E
QLを介して与えられる信号に応答してオンオフし、各ビ
ット線対上の電位を等しくするためのイコライズ用トラ
ンジスタQ1,Q2,…とを備える。第５図に示される半導体
記憶装置は折返しビット線構成を有しており、１本のワ
ード線には１本のビット線におきに１個のメモリセルが
接続され、かつ１本のビット線には１本のワード線おき
にメモリセルが配列される構成となっている。センスア
ンプ１は２個のｎチャンネルMOSFETから構成され、セン
スアンプ駆動信号▲▼に応答して活性化され、ビ
ット線対のうち信号電位の低いビット線電位を低下させ
る。センサアンプ２はセンスアンプ駆動信号SAPに応答
して活性化され、ビット線対のうち電位の高い方の電位
をさらに上昇させる。すなわちセンスアンプ1,2により
ビット線対（たとえばBL1,BL2）に現われた微小な電位
差が増幅される。イコライズ用トランジスタQ1,Q2…は
ビット線対上の電位を等しくするためのものであり、イ
コライズ信号機EQLを介して与えられる信号に応答して
オン・オフ動作する。なお、図では図面の簡単化のため
に２つのビット線対のみが示されている。次にデータ読
出動作について説明する。今メモリセルM11を選択し、
メモリセルM11へ書込まれた情報を読出す場合を一例と
して説明する。
ンスアンプの構成および配置を示す図であり、たとえば
ISCC84の講演番号18.4に示されている。第５図におい
て、従来の半導体記憶装置は、行および列からなるマト
リックス状に配列され、各々が１個のトランジスタと１
個のキャパシタからなるメモリセルM11〜M2Nと、同一列
に配列されるメモリセルを選択するためのワード線WL1
〜WLNと、同一列方向に配列されるメモリセルが接続さ
れるビット線BL1,BL2,BL3,BL4,…と、１対のビット線上
の電位差を増幅するためのセンスアンプ1,2と、信号機E
QLを介して与えられる信号に応答してオンオフし、各ビ
ット線対上の電位を等しくするためのイコライズ用トラ
ンジスタQ1,Q2,…とを備える。第５図に示される半導体
記憶装置は折返しビット線構成を有しており、１本のワ
ード線には１本のビット線におきに１個のメモリセルが
接続され、かつ１本のビット線には１本のワード線おき
にメモリセルが配列される構成となっている。センスア
ンプ１は２個のｎチャンネルMOSFETから構成され、セン
スアンプ駆動信号▲▼に応答して活性化され、ビ
ット線対のうち信号電位の低いビット線電位を低下させ
る。センサアンプ２はセンスアンプ駆動信号SAPに応答
して活性化され、ビット線対のうち電位の高い方の電位
をさらに上昇させる。すなわちセンスアンプ1,2により
ビット線対（たとえばBL1,BL2）に現われた微小な電位
差が増幅される。イコライズ用トランジスタQ1,Q2…は
ビット線対上の電位を等しくするためのものであり、イ
コライズ信号機EQLを介して与えられる信号に応答して
オン・オフ動作する。なお、図では図面の簡単化のため
に２つのビット線対のみが示されている。次にデータ読
出動作について説明する。今メモリセルM11を選択し、
メモリセルM11へ書込まれた情報を読出す場合を一例と
して説明する。
まず、センスアンプ駆動信号▲▼,SAPをそれぞれ
高電位，低電位としてセンスアンプ1,2をオフ状態とす
る。次にイコライズ信号線EQLを介してイコライズ信号E
QLを高電位することによりイコライズ用トランジスタQ
1,Q2をオン状態とし各ビット線対BL1,BL2およびBL3,BL4
を接続しそれぞれ同一電位とする。この後、イコライズ
信号EQLを低電位として、イコライズ用トランジスタQ1,
Q2をオフ状態にし、ビット線対BL1,BL2およびBL3,BL4が
電気的に切離される。この状態で図示しないワード線選
択手段からのワード線選択信号によりワード線WL1を高
電位としてメモリセルM11により記憶された情報をビッ
ト線BL1上に読出す。この結果、ビット線BL1とビット線
BL2との間には、メモリセルM11が有する情報に応じて電
位差が生じる。この電位差は、センスアンプ駆動信号▲
▼,SAPをそれぞれ低電位，高電位とすることによ
りセンスアンプ1,2を活性化して増幅される。この増幅
された電位差が図示しないデータ信号線上へ伝達され
る。
高電位，低電位としてセンスアンプ1,2をオフ状態とす
る。次にイコライズ信号線EQLを介してイコライズ信号E
QLを高電位することによりイコライズ用トランジスタQ
1,Q2をオン状態とし各ビット線対BL1,BL2およびBL3,BL4
を接続しそれぞれ同一電位とする。この後、イコライズ
信号EQLを低電位として、イコライズ用トランジスタQ1,
Q2をオフ状態にし、ビット線対BL1,BL2およびBL3,BL4が
電気的に切離される。この状態で図示しないワード線選
択手段からのワード線選択信号によりワード線WL1を高
電位としてメモリセルM11により記憶された情報をビッ
ト線BL1上に読出す。この結果、ビット線BL1とビット線
BL2との間には、メモリセルM11が有する情報に応じて電
位差が生じる。この電位差は、センスアンプ駆動信号▲
▼,SAPをそれぞれ低電位，高電位とすることによ
りセンスアンプ1,2を活性化して増幅される。この増幅
された電位差が図示しないデータ信号線上へ伝達され
る。
［発明が解決しようとする問題点］ 上述のように、センスアンプ1,2はビット線BL1とビット
線BL2との間に生じた電位差ΔＶを増幅する動作を行な
う。この電位差ΔＶは、メモリセルM11およびM21、すな
わち選択されたワード線に接続されるメモリセルにたと
えば“1"および“1"が書込まれていた場合と、これらの
メモリセルに情報“1",“0"が書込まれていた場合とで
は、ビット線間容量によるカップリングの影響で異なっ
た値となる。すなわち、ワード線WL1を高電位として、
このワード線WL1を選択したとき、メモリセルM11,M21に
情報“1",“1"が書込まれている場合、そのビット線BL
1,BL3上の電位は上昇する。このときビット線BL2上の電
位も両方のビット隙間容量によるカップリングの影響で
電位が上昇する。一方、メモリセルM11,M21に情報“1",
“0"が書込まれている場合には、ワード線WL1が高電位
となったとき、ビット線BL1は電位が上昇するが、ビッ
ト線BL3はその電位が降下するため、ビット線BL2に対す
るビット線BL1およびビット線BL3からの容量結合による
電位変化の影響は打消し合わされる。したがって、メモ
リセルM11,M21に情報“1",“1"が書込まれている場合
と、情報“1"および“0"が書込まれていた場合とでは、
センスアンプが増幅すべきビット線BL1,BL2の電位差が
異なる。特に、列方向の記憶情報パターンが同一の場
合、基準電位を与えるビット線電位が変動し、ビット線
対の電位差が小さくなり、正確な情報読出が困難になる
という問題点が発生する。したがって、センスアンプの
動作マージンにメモリセルに記憶されている情報パター
ン依存性が生ずるという問題点があった。
線BL2との間に生じた電位差ΔＶを増幅する動作を行な
う。この電位差ΔＶは、メモリセルM11およびM21、すな
わち選択されたワード線に接続されるメモリセルにたと
えば“1"および“1"が書込まれていた場合と、これらの
メモリセルに情報“1",“0"が書込まれていた場合とで
は、ビット線間容量によるカップリングの影響で異なっ
た値となる。すなわち、ワード線WL1を高電位として、
このワード線WL1を選択したとき、メモリセルM11,M21に
情報“1",“1"が書込まれている場合、そのビット線BL
1,BL3上の電位は上昇する。このときビット線BL2上の電
位も両方のビット隙間容量によるカップリングの影響で
電位が上昇する。一方、メモリセルM11,M21に情報“1",
“0"が書込まれている場合には、ワード線WL1が高電位
となったとき、ビット線BL1は電位が上昇するが、ビッ
ト線BL3はその電位が降下するため、ビット線BL2に対す
るビット線BL1およびビット線BL3からの容量結合による
電位変化の影響は打消し合わされる。したがって、メモ
リセルM11,M21に情報“1",“1"が書込まれている場合
と、情報“1"および“0"が書込まれていた場合とでは、
センスアンプが増幅すべきビット線BL1,BL2の電位差が
異なる。特に、列方向の記憶情報パターンが同一の場
合、基準電位を与えるビット線電位が変動し、ビット線
対の電位差が小さくなり、正確な情報読出が困難になる
という問題点が発生する。したがって、センスアンプの
動作マージンにメモリセルに記憶されている情報パター
ン依存性が生ずるという問題点があった。
それゆえ、この発明の目的は上述のような問題点を除去
し、センスアンプの動作マージンのメモリセルに記憶さ
れている情報のうち列方向（１本のワード線に持続され
るメモリセル）の記憶情報パターンに対する依存性を軽
減し、列方向の情報パターンの最悪条件、すなわち１本
のワード線に接続されるメモリセルがすべて同じ情報を
記憶している場合においてもセンスアンプの動作マージ
ンを拡大することが可能となる半導体記憶装置を提供す
ることである。
し、センスアンプの動作マージンのメモリセルに記憶さ
れている情報のうち列方向（１本のワード線に持続され
るメモリセル）の記憶情報パターンに対する依存性を軽
減し、列方向の情報パターンの最悪条件、すなわち１本
のワード線に接続されるメモリセルがすべて同じ情報を
記憶している場合においてもセンスアンプの動作マージ
ンを拡大することが可能となる半導体記憶装置を提供す
ることである。
［問題点を解決するための手段］ この発明にかかる半導体記憶装置は、折返しビット線を
構成しかつ同一のセンスアンプに接続される２本のビッ
ト線のうちワード線によって選択されるメモリセルが接
続されたビット線と基準電位となるもう１本の相補ビッ
ト線とをプリチャージ電源に接続して同一電位にし、次
にワード線を選択する際にメモリセル情報が読出される
ビット線のみをプリチャージ電源から切離し、このメモ
リセル情報がビット線上に読出された後、センスアンプ
を駆動する際にもう一方の相補ビット線をもプリチャー
ジ電源から切離すようにしたものである。
構成しかつ同一のセンスアンプに接続される２本のビッ
ト線のうちワード線によって選択されるメモリセルが接
続されたビット線と基準電位となるもう１本の相補ビッ
ト線とをプリチャージ電源に接続して同一電位にし、次
にワード線を選択する際にメモリセル情報が読出される
ビット線のみをプリチャージ電源から切離し、このメモ
リセル情報がビット線上に読出された後、センスアンプ
を駆動する際にもう一方の相補ビット線をもプリチャー
ジ電源から切離すようにしたものである。
［作用］ この発明にかかる半導体記憶装置は、センスアンプの基
準電位となるビット線（以下、相補ビット線と呼ぶ）の
電位がセンスアンプ動作直前までプリチャージ電源に接
続されて固定されため、ワード線選択時においても相補
ビット線電位は隣接ビット線電位の影響を受けることが
なく、かつワード線選択時にメモリセル情報が読出され
るビット線同士はその間に配列される相補ビット線によ
ってシールドされるため、センスアンプの動作マージン
の記憶情報の列方向パターンに対する依存性が軽減さ
れ、センサアンプの動作マージンが拡大する。
準電位となるビット線（以下、相補ビット線と呼ぶ）の
電位がセンスアンプ動作直前までプリチャージ電源に接
続されて固定されため、ワード線選択時においても相補
ビット線電位は隣接ビット線電位の影響を受けることが
なく、かつワード線選択時にメモリセル情報が読出され
るビット線同士はその間に配列される相補ビット線によ
ってシールドされるため、センスアンプの動作マージン
の記憶情報の列方向パターンに対する依存性が軽減さ
れ、センサアンプの動作マージンが拡大する。
［発明の実施例］ 第１図はこの発明の一実施例である半導体記憶装置の主
要部の構成を示す図であり、第５図に示される従来の半
導体記憶装置と対応する部分には同一の参照番号が付さ
れている。第１図においては図面の簡単化を目的として
１対の折返しビット線対BL1,BL2のみが示される。第１
図において、同一のワード線に接続されるメモリセルの
記憶情報パターンのセンサアンプ1,2への影響を低減す
るために、ビット線BL1はｎチャネルMOSトランジスタQ3
を介してプリチャージ電源VPに接続され、ビット線BL2
はｎチャネルMOSトランジスタQ4を介してプリチャージ
電源VPに接続される。トランスファゲートQ3はイコライ
ズ信号線EQL1を介して与えられるイコライズ信号EQL1に
より動作制御され、トランスファゲートQ4はイコライズ
信号線EQL2を介して与えられるイコライズ信号EQL2によ
り動作制御される。他の構成は従来と同様であり、セン
スアンプ１はセンスアンプ駆動信号▲▼により動
作制御され、センスアンプ２はセンスアンプ駆動信号SA
Pにより動作制御される。
要部の構成を示す図であり、第５図に示される従来の半
導体記憶装置と対応する部分には同一の参照番号が付さ
れている。第１図においては図面の簡単化を目的として
１対の折返しビット線対BL1,BL2のみが示される。第１
図において、同一のワード線に接続されるメモリセルの
記憶情報パターンのセンサアンプ1,2への影響を低減す
るために、ビット線BL1はｎチャネルMOSトランジスタQ3
を介してプリチャージ電源VPに接続され、ビット線BL2
はｎチャネルMOSトランジスタQ4を介してプリチャージ
電源VPに接続される。トランスファゲートQ3はイコライ
ズ信号線EQL1を介して与えられるイコライズ信号EQL1に
より動作制御され、トランスファゲートQ4はイコライズ
信号線EQL2を介して与えられるイコライズ信号EQL2によ
り動作制御される。他の構成は従来と同様であり、セン
スアンプ１はセンスアンプ駆動信号▲▼により動
作制御され、センスアンプ２はセンスアンプ駆動信号SA
Pにより動作制御される。
第２図はこの発明の一実施例である半導体記憶装置の動
作タイミングを示す信号波形図である。以下、第１図お
よび第２図を参照してこの発明の一実施例である半導体
記憶装置の動作について、メモリセルM1に記憶された情
報を読出す場合を一例として説明する。
作タイミングを示す信号波形図である。以下、第１図お
よび第２図を参照してこの発明の一実施例である半導体
記憶装置の動作について、メモリセルM1に記憶された情
報を読出す場合を一例として説明する。
まずイコライズ信号EQL1,EQL2は共に“H"レベルであ
り、トランスファゲートQ3,Q4は共に導通状態であり、
ビット線BL1,BL2は同一電位すなわちプリチャージ電源
電位VPに設定される。次に、図示しないワード線選択手
段からのワード線選択信号が発生されると、ワード線WL
1に接続されるメモリセルM1に接続されるビット線BL1と
プリチャージ電源VPとの間のトランスファゲートQ3をオ
フ状態にするためにイコライズ信号EQL1が“L"状態とな
りビット線BL1とプリチャージ電源VPとが切離されると
ともにワード線WL1上の信号電位が“H"になる。これに
よりビット線BL1上にメモリセルM1が記憶する情報が読
出され、それに応じた電位変化（第２図ではメモリセル
M1が情報“1"を有する場合が示されている）が現われ
る。次にビット線BL1上の電位が安定した後イコライズ
信号線EQL2上の電位が“L"となりビット線BL2とプリチ
ャージ電源VPとが切離される。これと同時に、センスア
ンプ駆動信号▲▼が“L"となり、かつセンスアン
プ駆動信号SAPが“H"となりセンスアンプ1,2が活性状態
となって、ビット線BL1,BL2に生じた電位差を増幅す
る。ここで、イコライズ信号EQL1,EQL2のうちどちらが
先に“L"になるかは選択されるワード線アドレス情報に
より決定される。
り、トランスファゲートQ3,Q4は共に導通状態であり、
ビット線BL1,BL2は同一電位すなわちプリチャージ電源
電位VPに設定される。次に、図示しないワード線選択手
段からのワード線選択信号が発生されると、ワード線WL
1に接続されるメモリセルM1に接続されるビット線BL1と
プリチャージ電源VPとの間のトランスファゲートQ3をオ
フ状態にするためにイコライズ信号EQL1が“L"状態とな
りビット線BL1とプリチャージ電源VPとが切離されると
ともにワード線WL1上の信号電位が“H"になる。これに
よりビット線BL1上にメモリセルM1が記憶する情報が読
出され、それに応じた電位変化（第２図ではメモリセル
M1が情報“1"を有する場合が示されている）が現われ
る。次にビット線BL1上の電位が安定した後イコライズ
信号線EQL2上の電位が“L"となりビット線BL2とプリチ
ャージ電源VPとが切離される。これと同時に、センスア
ンプ駆動信号▲▼が“L"となり、かつセンスアン
プ駆動信号SAPが“H"となりセンスアンプ1,2が活性状態
となって、ビット線BL1,BL2に生じた電位差を増幅す
る。ここで、イコライズ信号EQL1,EQL2のうちどちらが
先に“L"になるかは選択されるワード線アドレス情報に
より決定される。
次に上述のデータ読出方式の効果を説明するために等価
回路を用いて具体的に計算する。
回路を用いて具体的に計算する。
第３図は１本のワード線に接続されるメモリセルとビッ
ト線とからなる回路の等価回路を示す図である。第３図
において、容量C1はビット線と接地電位との間の容量を
示し、容量C2は隣接ビット線間容量を示し、容量C3はメ
モリセルキャパシタの容量を示す。この等価回路に示さ
れるメモリセルMC1,MC2,…が情報“1"を記憶している場
合すなわち列方向の記憶情報パターンが最悪の場合につ
いて計算によりビット線対電位差を求めてみる。
ト線とからなる回路の等価回路を示す図である。第３図
において、容量C1はビット線と接地電位との間の容量を
示し、容量C2は隣接ビット線間容量を示し、容量C3はメ
モリセルキャパシタの容量を示す。この等価回路に示さ
れるメモリセルMC1,MC2,…が情報“1"を記憶している場
合すなわち列方向の記憶情報パターンが最悪の場合につ
いて計算によりビット線対電位差を求めてみる。
第５図は第３図に示される等価回路を用いて計算した１
対の折返しビット線対に生じる電位差を求めた結果を示
す図であり、曲線（ａ）は従来の方法により生じる電位
差を示し、曲線（ｂ）は本願発明によりビット線間電位
差を示す。また、縦軸はビット線対に生じる電位差を、
横軸は容量比C2/C1を示す。
対の折返しビット線対に生じる電位差を求めた結果を示
す図であり、曲線（ａ）は従来の方法により生じる電位
差を示し、曲線（ｂ）は本願発明によりビット線間電位
差を示す。また、縦軸はビット線対に生じる電位差を、
横軸は容量比C2/C1を示す。
但し従来の方法に対する曲線（ａ）は容量比C3/C1＝0.1
の時について求められている。
の時について求められている。
本願発明によるデータ読出方式においては、今メモリセ
ルMC1が選択される場合、ビット線BL10およびBL12の電
位がセンス動作直前までプリチャージ電位2.5Vに固定さ
れているため、メモリセルMC1に5V（情報“1"）が書込
まれている場合の記憶情報読出後のビット線BL11上の電
位Ｖは、 2.5×C1＋５×C3 ＝（Ｖ−2.5）×C2×２＋Ｖ×（C1＋C3） Ｖ＝（2.5＋5C3/C1＋5C2/C1） ／（１＋C3/C1＋2C2/C1） となり、容量比C3/C1＝0.1のときにはビット線BL10,BL1
1間の電位差は第５図（ｂ）の曲線で与えられる。な
お、本発明におけるデータ読出方法におけるビット線対
の電位差の計算においては、１本おきのビット線間の容
量については無視して計算しているが、この容量値が十
分小さく無視できる場合（現実には少し影響がある）に
は、記憶された情報の列方向のパターンに対して読出電
位差の大きさは全く依存しない。
ルMC1が選択される場合、ビット線BL10およびBL12の電
位がセンス動作直前までプリチャージ電位2.5Vに固定さ
れているため、メモリセルMC1に5V（情報“1"）が書込
まれている場合の記憶情報読出後のビット線BL11上の電
位Ｖは、 2.5×C1＋５×C3 ＝（Ｖ−2.5）×C2×２＋Ｖ×（C1＋C3） Ｖ＝（2.5＋5C3/C1＋5C2/C1） ／（１＋C3/C1＋2C2/C1） となり、容量比C3/C1＝0.1のときにはビット線BL10,BL1
1間の電位差は第５図（ｂ）の曲線で与えられる。な
お、本発明におけるデータ読出方法におけるビット線対
の電位差の計算においては、１本おきのビット線間の容
量については無視して計算しているが、この容量値が十
分小さく無視できる場合（現実には少し影響がある）に
は、記憶された情報の列方向のパターンに対して読出電
位差の大きさは全く依存しない。
また、第５図の曲線（ａ）および（ｂ）の比較結果から
見られるように、従来例と比較して、本願発明の場合ビ
ット線間の電位差が大きくなっており、確実にセンス動
作を行なうことができる。
見られるように、従来例と比較して、本願発明の場合ビ
ット線間の電位差が大きくなっており、確実にセンス動
作を行なうことができる。
したがって、センスアンプの動作マージンの記憶情報の
列方向パターンに対する依存性が軽減され、従来装置に
おける列方向記憶情報パターンの最悪条件、すなわち、
１本のワード線に接続されるメモセルがすべて同一の記
憶情報を有している場合における動作マージンと比較し
て、この条件下でも本願発明によればセンスアンプの動
作マージンを大幅に拡大することが可能となる。
列方向パターンに対する依存性が軽減され、従来装置に
おける列方向記憶情報パターンの最悪条件、すなわち、
１本のワード線に接続されるメモセルがすべて同一の記
憶情報を有している場合における動作マージンと比較し
て、この条件下でも本願発明によればセンスアンプの動
作マージンを大幅に拡大することが可能となる。
なお上記実施例においては、センスアンプとしてCMOSで
構成されるセンスアンプ、すなわちｎチャネルMCSFETと
ｐチャネルMOSFETとを用いた構成について説明したが、
センスアンプがｎチャネルMOSトランジスタのみで構成
される場合についても本願発明は同様の効果を得ること
ができる。
構成されるセンスアンプ、すなわちｎチャネルMCSFETと
ｐチャネルMOSFETとを用いた構成について説明したが、
センスアンプがｎチャネルMOSトランジスタのみで構成
される場合についても本願発明は同様の効果を得ること
ができる。
［発明の効果］ 以上のように、この発明によれば、情報読出時における
基準電位を与えるためのビット線上の電位をセンスアン
プ動作直前までプリチャージ電源レベルに固定するよう
に構成したので、ビット線間容量が増大してもセンスア
ンプの列方向情報パターンに対する依存性を軽減するこ
とができ、センスアンプの動作マージンの大きい半導体
記憶装置を実現することができる。
基準電位を与えるためのビット線上の電位をセンスアン
プ動作直前までプリチャージ電源レベルに固定するよう
に構成したので、ビット線間容量が増大してもセンスア
ンプの列方向情報パターンに対する依存性を軽減するこ
とができ、センスアンプの動作マージンの大きい半導体
記憶装置を実現することができる。
第１図はこの発明の一実施例である半導体記憶装置の主
要部の構成を示す図である。第２図はこの発明の一実施
例である半導体記憶装置の情報読出時における信号の動
作タイミングを示す波形図である。第３図は１本のワー
ド線に接続されるメモリセルが構成する容量回路の等価
回路図であり、従来装置および本願発明の半導体記憶装
置におけるビット線上への読出電圧を計算するために用
いられる図である。第４図は本発明の効果を説明するた
めに用いる図であり、従来例と本願発明におけるビット
線対に生じる電位差とビット線間容量との関係を示す図
である。第５図は従来の半導体装置の主要部の構成を示
す図である。 図において、M1,M2,……MNはメモリセル、WL1〜WLNはワ
ード線、BL1,BL2,BL3,BL4はビット線、Q3,Q4はビット線
とプリチャージ電源とを接続するためのトランスファゲ
ートトランジスタ、EQL1,EQL2はイコライズ用信号線、S
AP,▲▼はセンスアンプ駆動信号、1,2はセンスア
ンプである。 なお、図中、同一符号は同一または相当部分を示す。
要部の構成を示す図である。第２図はこの発明の一実施
例である半導体記憶装置の情報読出時における信号の動
作タイミングを示す波形図である。第３図は１本のワー
ド線に接続されるメモリセルが構成する容量回路の等価
回路図であり、従来装置および本願発明の半導体記憶装
置におけるビット線上への読出電圧を計算するために用
いられる図である。第４図は本発明の効果を説明するた
めに用いる図であり、従来例と本願発明におけるビット
線対に生じる電位差とビット線間容量との関係を示す図
である。第５図は従来の半導体装置の主要部の構成を示
す図である。 図において、M1,M2,……MNはメモリセル、WL1〜WLNはワ
ード線、BL1,BL2,BL3,BL4はビット線、Q3,Q4はビット線
とプリチャージ電源とを接続するためのトランスファゲ
ートトランジスタ、EQL1,EQL2はイコライズ用信号線、S
AP,▲▼はセンスアンプ駆動信号、1,2はセンスア
ンプである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】行および列からなるマトリクス状に配列さ
れて各々が情報を記憶する複数個のメモリセルからなる
メモリセルアレイと、前記メモリセルアレイの同一列に
配列されるメモリセルが接続されるワード線と、前記メ
モリセルアレイの同一行に配列されるメモリセルが接続
されるビット線とを有しかつ２本のビット線が１対の折
返しビット線を構成するように配設される半導体記憶装
置であって、 前記半導体記憶装置の動作電源電位と接地電位との間の
中間電位を供給するためのプリチャージ電源と、 前記プリチャージ電源と各ビット線との間に設けられる
スイッチング手段と、 前記メモリセルアレイから１個のメモリセルを選択する
動作に先立って、前記スイッチング手段を導通状態にし
てすべてのビット線を前記プリチャージ電源に接続する
第１の制御手段と、 前記メモリセルアレイから１本のワード線を選択するワ
ード線選択手段と、 前記ワード線選択手段からのワード線選択信号に応じて
選択されたワード線に接続されるメモリセルが接続され
たビット線のみを前記プリチャージ電源から電気的に切
離すように前記スイッチング手段の動作を制御する第２
の制御手段と、 前記ワード線選択手段により１本のワード線が選択され
た後に残りのビット線を前記プリチャージ電源から電気
的に切離すように前記スイッチ手段を制御する第３の制
御手段と、 前記１対のビット線上の電位差を増幅する増幅手段と、 前記第３の制御手段により全てのビット線が前記プリチ
ャージ電源より電気的に切離されたことに応答して、前
記増幅手段を活性化する手段とを備える、半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184421A JPH0770217B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184421A JPH0770217B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342095A JPS6342095A (ja) | 1988-02-23 |
| JPH0770217B2 true JPH0770217B2 (ja) | 1995-07-31 |
Family
ID=16152867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184421A Expired - Lifetime JPH0770217B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770217B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5062079A (en) * | 1988-09-28 | 1991-10-29 | Kabushiki Kaisha Toshiba | MOS type random access memory with interference noise eliminator |
| JP2755615B2 (ja) * | 1988-09-28 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
| JP2765441B2 (ja) * | 1993-07-26 | 1998-06-18 | 日本電気株式会社 | 半導体記憶集積回路 |
| WO2007029333A1 (ja) | 2005-09-09 | 2007-03-15 | Fujitsu Limited | 半導体集積回路 |
| JP4909619B2 (ja) * | 2006-04-13 | 2012-04-04 | パナソニック株式会社 | 半導体記憶装置 |
-
1986
- 1986-08-05 JP JP61184421A patent/JPH0770217B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342095A (ja) | 1988-02-23 |
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