JP2755615B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2755615B2 JP2755615B2 JP63242920A JP24292088A JP2755615B2 JP 2755615 B2 JP2755615 B2 JP 2755615B2 JP 63242920 A JP63242920 A JP 63242920A JP 24292088 A JP24292088 A JP 24292088A JP 2755615 B2 JP2755615 B2 JP 2755615B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- cell
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に関する。
（従来の技術） MOS型半導体メモリのうちDRAMは、メモリセル面積の
縮小に伴い高集積化の一途を辿っている。メモリセル面
積の縮小には微細加工技術が大きく寄与している。DRAM
の高集積化による微細化に伴い、メモリアレイ内のデー
タ線間の間隔も小さくなるため、データ線間の結合容量
に起因する干渉雑音が大きくなる、という報告が最近数
多く発表されている（例えば、昭和61年度電子通信学会
全国大会予稿集，講演番号497など）。このデータ線間
の干渉雑音は、セルデータをデータ線（即ちビット線）
に読出した時だけでなく、セルデータを増幅するセンス
アンプを駆動する際にも更に重畳されることが報告され
ている（1988年,ISSCC論文集p250〜251）。
縮小に伴い高集積化の一途を辿っている。メモリセル面
積の縮小には微細加工技術が大きく寄与している。DRAM
の高集積化による微細化に伴い、メモリアレイ内のデー
タ線間の間隔も小さくなるため、データ線間の結合容量
に起因する干渉雑音が大きくなる、という報告が最近数
多く発表されている（例えば、昭和61年度電子通信学会
全国大会予稿集，講演番号497など）。このデータ線間
の干渉雑音は、セルデータをデータ線（即ちビット線）
に読出した時だけでなく、セルデータを増幅するセンス
アンプを駆動する際にも更に重畳されることが報告され
ている（1988年,ISSCC論文集p250〜251）。
第５図および第６図を用いて上述の干渉雑音の問題を
具体的に説明する。第５図は、折返しビット線構造のDR
AMの隣接する２対のビット線BL0,▲▼,BL1,▲
▼とダイナミック型センスアンプSA0,SA1部の等価
回路であり、第６図は各ビット線上の電圧波形である。
いまDRAMがアクティブ状態になり、ワード線WLが選択さ
れてビット線BL0,BL1に−VSの信号電圧が読み出された
とする。このときセンスアンプに参照電位を供給するた
めのビット線▲▼は、結合容量CMを介して隣接す
るビット線BL1から−δ１の干渉雑音を受ける。次にセ
ンスアンプの活性化信号ψＳを第６図に点線で示したよ
うに低レベルに遷移させると、次のような現象が起こ
る。先ず時刻t1において、センスアンプの中で最もゲー
ト・ソース間電圧の大きいトランジスタQ3が導通し、ビ
ット線BL1のレベルは徐々に降下する。このときトラン
ジスタQ1は前述した干渉雑音δ１によりゲート電圧が低
くなっているため導通するタイミングは遅れる。従って
ビット線▲▼は依然高インピーダンス状態にある
ため、結合容量CMにより更に干渉雑音が発生し、ビット
線▲▼の電圧を引き下げる。この状態はセンスア
ンプ活性化信号ψＳが十分に下がり切るまで持続され、
結果的に−δ２なる雑音が−δ１に重畳されることにな
る。
具体的に説明する。第５図は、折返しビット線構造のDR
AMの隣接する２対のビット線BL0,▲▼,BL1,▲
▼とダイナミック型センスアンプSA0,SA1部の等価
回路であり、第６図は各ビット線上の電圧波形である。
いまDRAMがアクティブ状態になり、ワード線WLが選択さ
れてビット線BL0,BL1に−VSの信号電圧が読み出された
とする。このときセンスアンプに参照電位を供給するた
めのビット線▲▼は、結合容量CMを介して隣接す
るビット線BL1から−δ１の干渉雑音を受ける。次にセ
ンスアンプの活性化信号ψＳを第６図に点線で示したよ
うに低レベルに遷移させると、次のような現象が起こ
る。先ず時刻t1において、センスアンプの中で最もゲー
ト・ソース間電圧の大きいトランジスタQ3が導通し、ビ
ット線BL1のレベルは徐々に降下する。このときトラン
ジスタQ1は前述した干渉雑音δ１によりゲート電圧が低
くなっているため導通するタイミングは遅れる。従って
ビット線▲▼は依然高インピーダンス状態にある
ため、結合容量CMにより更に干渉雑音が発生し、ビット
線▲▼の電圧を引き下げる。この状態はセンスア
ンプ活性化信号ψＳが十分に下がり切るまで持続され、
結果的に−δ２なる雑音が−δ１に重畳されることにな
る。
この様なビット線間の干渉雑音は、ビット線のデータ
増幅時間即ちセンス時間を大きくするだけでなく、最悪
の場合はセンスアンプに入力される電位差がこの干渉雑
音により小さくなり、センスアンプ感度以下になるとセ
ンスアンプが逆データをラッチするという誤動作を生じ
る可能性もある。
増幅時間即ちセンス時間を大きくするだけでなく、最悪
の場合はセンスアンプに入力される電位差がこの干渉雑
音により小さくなり、センスアンプ感度以下になるとセ
ンスアンプが逆データをラッチするという誤動作を生じ
る可能性もある。
（発明が解決しようとする課題） 以上のようにDRAMの高集積化によるビット線間の結合
容量の増大は、センス時に干渉雑音をもたらし、センス
アンプ動作にとって高速化の妨げになり、また最悪の場
合誤動作の原因にもなる、という問題があった。
容量の増大は、センス時に干渉雑音をもたらし、センス
アンプ動作にとって高速化の妨げになり、また最悪の場
合誤動作の原因にもなる、という問題があった。
本発明は、この様な問題を解決した半導体記憶装置を
提供することを目的とする。
提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、メモリセルを同一基板上に集積配置したメ
モリアレイと、このメモリアレイの各メモリセルと信号
電荷の授受を行なう複数対のビット線と、このビット線
と交差配置されて前記メモリセルを選択駆動する複数の
ワード線と、各ビット線対の電位差を検知するセンスア
ンプとを有し、各センスアンプに接続されるビット線対
が隣接して平行に配置される折返しビット線構造を有す
る半導体記憶装置において、ワード線の駆動によりメモ
リセルのデータをビット線対の一方に読み出す際に、メ
モリセルのデータが読み出される他方のビット線を、セ
ンスアンプが活性されるまでの所定時間低インピーダン
スに保つため、書き込み専用MOSトランジスタを有する
ダミーセルの書き込み専用MOSトランジスタをオン制御
する手段を有することを特徴とする。
モリアレイと、このメモリアレイの各メモリセルと信号
電荷の授受を行なう複数対のビット線と、このビット線
と交差配置されて前記メモリセルを選択駆動する複数の
ワード線と、各ビット線対の電位差を検知するセンスア
ンプとを有し、各センスアンプに接続されるビット線対
が隣接して平行に配置される折返しビット線構造を有す
る半導体記憶装置において、ワード線の駆動によりメモ
リセルのデータをビット線対の一方に読み出す際に、メ
モリセルのデータが読み出される他方のビット線を、セ
ンスアンプが活性されるまでの所定時間低インピーダン
スに保つため、書き込み専用MOSトランジスタを有する
ダミーセルの書き込み専用MOSトランジスタをオン制御
する手段を有することを特徴とする。
（作用） 本発明によれば、メモリセルのデータが読み出される
側のビット線がセンス動作時フローティング状態でなく
低インピーダンス状態に保たれる結果、隣接するビット
線から結合容量を介して干渉雑音が乗ることがない。こ
の場合、メモリセル側のビット線を低インピーダンスに
保つ時間を設定すれば、セルデータ読み出し時の干渉雑
音のみならず、その後のセンスアンプ駆動時の干渉雑音
の重畳も防止される。従って本発明によれば、微細化に
よりビット線間の結合容量が大きくなっても、十分な信
号をセンスアンプに入力することができ、動作マージン
の大きい高速動作可能な半導体記憶装置を得ることがで
きる。
側のビット線がセンス動作時フローティング状態でなく
低インピーダンス状態に保たれる結果、隣接するビット
線から結合容量を介して干渉雑音が乗ることがない。こ
の場合、メモリセル側のビット線を低インピーダンスに
保つ時間を設定すれば、セルデータ読み出し時の干渉雑
音のみならず、その後のセンスアンプ駆動時の干渉雑音
の重畳も防止される。従って本発明によれば、微細化に
よりビット線間の結合容量が大きくなっても、十分な信
号をセンスアンプに入力することができ、動作マージン
の大きい高速動作可能な半導体記憶装置を得ることがで
きる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、参考例に係わるDRAMの要部構成を示す等価
回路である。複数対のビット線BL,▲▼（BL0,▲
▼,BL1,▲▼，…）が平行に配設され、これ
らのビット線対の一端にそれぞれダイナミック型センス
アンプSA（SA1,SA2,…）が設けられて、折返しビット線
構造を構成している。センスアンプSAの共通ソースには
センスアンプ駆動回路４が接続され、これから活性化信
号ψＳが供給されるようになっている。ビット線と交差
して多数のワード線が配設され、ワード線とビット線の
各交点位置にメモリセルが設けられる。この図では便宜
上一本のワード線WLおよびダミーワード線DWLと、これ
ら沿って設けられたメモリセルM1,M2,…およびダミーセ
ルDM1,DM2,…を示している。１はロウ・デコーダであ
り、2,3はそれぞれワード線WL,ダミーワード線DWLを駆
動するドライバである。
回路である。複数対のビット線BL,▲▼（BL0,▲
▼,BL1,▲▼，…）が平行に配設され、これ
らのビット線対の一端にそれぞれダイナミック型センス
アンプSA（SA1,SA2,…）が設けられて、折返しビット線
構造を構成している。センスアンプSAの共通ソースには
センスアンプ駆動回路４が接続され、これから活性化信
号ψＳが供給されるようになっている。ビット線と交差
して多数のワード線が配設され、ワード線とビット線の
各交点位置にメモリセルが設けられる。この図では便宜
上一本のワード線WLおよびダミーワード線DWLと、これ
ら沿って設けられたメモリセルM1,M2,…およびダミーセ
ルDM1,DM2,…を示している。１はロウ・デコーダであ
り、2,3はそれぞれワード線WL,ダミーワード線DWLを駆
動するドライバである。
各ビット線対には、これらを等電位にプリチャージす
るためのイコライザEQ（EQ1,EQ2,…）が設けられてい
る。ビット線対BL0,▲▼に着目すると、イコライ
ザEQ1は図示のように、ビット線プリチャージ電位発生
回路５にドレインが接続され，ソースが各ビット線BL0,
▲▼に接続された二つのプリチャージ用MOSトラ
ンジスタQ7,Q8と、ビット線対BL0,▲▼間に接続
された短絡用MOSトランジスタQ9により構成される。他
のビット線対についても同様である。
るためのイコライザEQ（EQ1,EQ2,…）が設けられてい
る。ビット線対BL0,▲▼に着目すると、イコライ
ザEQ1は図示のように、ビット線プリチャージ電位発生
回路５にドレインが接続され，ソースが各ビット線BL0,
▲▼に接続された二つのプリチャージ用MOSトラ
ンジスタQ7,Q8と、ビット線対BL0,▲▼間に接続
された短絡用MOSトランジスタQ9により構成される。他
のビット線対についても同様である。
通常、イコライザを構成する３つのMOSトランジスタ
はゲートが共通に接続されているが、本発明ではこれら
のゲートがそれぞれ独立になっており、これらのゲート
がイコライザ信号発生回路６およびその出力部に設けら
れたANDゲート７により制御されるようになっている。
即ち、イコライズ信号発生回路６からはアクティブ動作
時にはタイミングのずれた二つのイコライズ信号▲
▼，▲▼が出力される。これらの信号はイ
コライズ回路EQ1に着目すると、プリチャージ電位発生
回路５につながる二つのプリチャージ用MOSトランジス
タQ7,Q8のゲートに入る。イコライズ信号▲
▼，▲▼の論理積出力Ｅ▲▼がもう一
つの短絡用MOSトランジスタQ9のゲートに入る。多のビ
ット線対のイコライズ回路についても同様である。
はゲートが共通に接続されているが、本発明ではこれら
のゲートがそれぞれ独立になっており、これらのゲート
がイコライザ信号発生回路６およびその出力部に設けら
れたANDゲート７により制御されるようになっている。
即ち、イコライズ信号発生回路６からはアクティブ動作
時にはタイミングのずれた二つのイコライズ信号▲
▼，▲▼が出力される。これらの信号はイ
コライズ回路EQ1に着目すると、プリチャージ電位発生
回路５につながる二つのプリチャージ用MOSトランジス
タQ7,Q8のゲートに入る。イコライズ信号▲
▼，▲▼の論理積出力Ｅ▲▼がもう一
つの短絡用MOSトランジスタQ9のゲートに入る。多のビ
ット線対のイコライズ回路についても同様である。
第２図は、この参考例のDRAMのセンス動作を説明する
タイミング図である。外部制御信号▲▼が“L"レ
ベルに遷移して読み出しサイクルに入り、ロウ・アドレ
スがDRAMチップ内部に取り込まれ、このアドレスに従っ
てロウ・デコーダ１により選択された１本のワード線WL
とダミーワード線DWLが選択される。このときイコライ
ズ信号発生回路６においては、二つの出力のうち一方▲
▼が先ず“L"レベルに遷移する。これにより同
時にANDゲート７の出力▲▼が“L"レベルに
遷移する（時刻t1）。これにより、イコライズ回路EQ1,
EQ2,…を構成するMOSトランジスタの内二つのMOSトラン
ジスタがオフになる。即ち、プリチャージ用MOSトラン
ジスタQ7,Q8,Q10,Q11,…のうち選択されたメモリセルの
データが読み出される側のビット線BL0,BL1,…に接続さ
れたMOSトランジスタQ7,Q10,…がオフとなり、また短絡
用MOSトランジスタQ9,Q12,…がオフになる。ダミーセル
のデータが読み出される側のビット線▲▼，▲
▼…に接続されたプリチャージ用MOSトランジスタQ
8,Q11,…は時刻t1では未だオン状態に保たれる。即ち、
時刻t1においては、ビット線対のうちセル・データが読
み出される側は高インピーダンスになるが、ダミーセル
・データが読み出される側は低インピーダンス状態に保
持される。そして、時刻t1から所定時間τ１経過後の時
刻t2に、イコライズ信号発生回路６のもう一方の出力▲
▼が“L"レベルに遷移し、イコライズ回路を構
成するMOSトランジスタは全てオフとなる。その後セン
スアンプ駆動回路４からの活性化信号ψＳが“L"レベル
に遷移して、読み出された信号の増幅が行われる。
タイミング図である。外部制御信号▲▼が“L"レ
ベルに遷移して読み出しサイクルに入り、ロウ・アドレ
スがDRAMチップ内部に取り込まれ、このアドレスに従っ
てロウ・デコーダ１により選択された１本のワード線WL
とダミーワード線DWLが選択される。このときイコライ
ズ信号発生回路６においては、二つの出力のうち一方▲
▼が先ず“L"レベルに遷移する。これにより同
時にANDゲート７の出力▲▼が“L"レベルに
遷移する（時刻t1）。これにより、イコライズ回路EQ1,
EQ2,…を構成するMOSトランジスタの内二つのMOSトラン
ジスタがオフになる。即ち、プリチャージ用MOSトラン
ジスタQ7,Q8,Q10,Q11,…のうち選択されたメモリセルの
データが読み出される側のビット線BL0,BL1,…に接続さ
れたMOSトランジスタQ7,Q10,…がオフとなり、また短絡
用MOSトランジスタQ9,Q12,…がオフになる。ダミーセル
のデータが読み出される側のビット線▲▼，▲
▼…に接続されたプリチャージ用MOSトランジスタQ
8,Q11,…は時刻t1では未だオン状態に保たれる。即ち、
時刻t1においては、ビット線対のうちセル・データが読
み出される側は高インピーダンスになるが、ダミーセル
・データが読み出される側は低インピーダンス状態に保
持される。そして、時刻t1から所定時間τ１経過後の時
刻t2に、イコライズ信号発生回路６のもう一方の出力▲
▼が“L"レベルに遷移し、イコライズ回路を構
成するMOSトランジスタは全てオフとなる。その後セン
スアンプ駆動回路４からの活性化信号ψＳが“L"レベル
に遷移して、読み出された信号の増幅が行われる。
こうしてこの参考例によれば、読み出し時にダミーセ
ル側のビット線を所定時間低インピーダンスに保つこと
により、前述した隣接するビット線からの干渉雑音は吸
収される。この場合、ワード線WLを駆動してからセンス
アンプSAを活性化するまで少なくともτ（＝t2−t1）の
時間が必要であり、これにより高速動作が妨げられる可
能性がある。しかし、ワード線を選択してからセルデー
タがビット線に現われるまでには遅延があるから、セン
スアンプの活性化も遅延が必要である。この遅延時間を
決める時定数とビット線が受ける干渉雑音による電荷の
放電に要する時定数とほぼ同等と見ることができる。従
って時間τ１を、読み出し速度に影響を与えない範囲で
必要な値に設定することができ、DRAMの高速動作を妨げ
ることなく、干渉雑音を補償することができる。
ル側のビット線を所定時間低インピーダンスに保つこと
により、前述した隣接するビット線からの干渉雑音は吸
収される。この場合、ワード線WLを駆動してからセンス
アンプSAを活性化するまで少なくともτ（＝t2−t1）の
時間が必要であり、これにより高速動作が妨げられる可
能性がある。しかし、ワード線を選択してからセルデー
タがビット線に現われるまでには遅延があるから、セン
スアンプの活性化も遅延が必要である。この遅延時間を
決める時定数とビット線が受ける干渉雑音による電荷の
放電に要する時定数とほぼ同等と見ることができる。従
って時間τ１を、読み出し速度に影響を与えない範囲で
必要な値に設定することができ、DRAMの高速動作を妨げ
ることなく、干渉雑音を補償することができる。
第３図は、本発明の実施例のDRAMである。DRAMにおけ
るダミーセル方式として、ダミーセル容量をメモリセル
容量と等しくし、且つその書込み電位を1/2（VCC）とし
てプリチャージ時にダミーセル書込み専用MOSトランジ
スタを介してこれを書込む方式がある。この実施例はこ
の方式の場合の応用である。DM1,DM2,…がこの方式のダ
ミーセルであり、ダミーセル書込み専用MOSトランジス
タQ15,Q16,…のゲートにはダミーセル書込み信号発生回
路９の出力DCWが入力され、ドレインにはダミーセル電
位発生回路８の出力VDCが入力されるようになってい
る。その他第１図と対応する部分には第１図と同一符号
を付して詳細な説明は省略する。
るダミーセル方式として、ダミーセル容量をメモリセル
容量と等しくし、且つその書込み電位を1/2（VCC）とし
てプリチャージ時にダミーセル書込み専用MOSトランジ
スタを介してこれを書込む方式がある。この実施例はこ
の方式の場合の応用である。DM1,DM2,…がこの方式のダ
ミーセルであり、ダミーセル書込み専用MOSトランジス
タQ15,Q16,…のゲートにはダミーセル書込み信号発生回
路９の出力DCWが入力され、ドレインにはダミーセル電
位発生回路８の出力VDCが入力されるようになってい
る。その他第１図と対応する部分には第１図と同一符号
を付して詳細な説明は省略する。
第４図は、この実施例のDRMAの読み出し時の動作を説
明するためのタイミング図である。先の参考例と同様、
外部制御信号▲▼の遷移によりロウ・アドレスが
DRAM内部に取り込まれ、このアドレスに従って時刻t1に
ロウ・デコーダ１により選択されたワード線WLとダミー
ワード線DWLが選択される。このときダミーセル書込み
専用MOSトランジスタを制御するゲート入力信号DCWは時
刻t2まで“H"レベルに保たれる。従って読出し時、時間
τ１（＝t2−t1）のあいだ、ダミーセルのデータが読み
出される側のビット線▲▼，▲▼，…はダ
ミーセルDM1,DM2,…のスイッチングMOSトランジスタと
書込み専用MOSトランジスタQ15,Q16,…を介してダミー
セル電位発生回路８と短絡され、低インピーダンス状態
に保たれる。その後、センスアンプSA1,SA2,…が活性化
され、信号増幅が行われる。
明するためのタイミング図である。先の参考例と同様、
外部制御信号▲▼の遷移によりロウ・アドレスが
DRAM内部に取り込まれ、このアドレスに従って時刻t1に
ロウ・デコーダ１により選択されたワード線WLとダミー
ワード線DWLが選択される。このときダミーセル書込み
専用MOSトランジスタを制御するゲート入力信号DCWは時
刻t2まで“H"レベルに保たれる。従って読出し時、時間
τ１（＝t2−t1）のあいだ、ダミーセルのデータが読み
出される側のビット線▲▼，▲▼，…はダ
ミーセルDM1,DM2,…のスイッチングMOSトランジスタと
書込み専用MOSトランジスタQ15,Q16,…を介してダミー
セル電位発生回路８と短絡され、低インピーダンス状態
に保たれる。その後、センスアンプSA1,SA2,…が活性化
され、信号増幅が行われる。
この参考例によっても、先の参考例と同様に、DRAMの
速度を落とすことなく、ビット線間の結合容量による干
渉雑音の影響を除くことができる。
速度を落とすことなく、ビット線間の結合容量による干
渉雑音の影響を除くことができる。
本発明は上記実施例に限られない。読み出し時にダミ
ーセル側のビット線を所定時間低インピーダンス状態に
保つ他の何らかの回路手段を用いることにより、同様に
干渉雑音を除去することが可能である。
ーセル側のビット線を所定時間低インピーダンス状態に
保つ他の何らかの回路手段を用いることにより、同様に
干渉雑音を除去することが可能である。
［発明の効果］ 以上述べたように本発明によれば、高集積化した折返
しビット線構造の半導体記憶装置でのビット線間の結合
容量に起因する干渉雑音を効果的に除去し、動作マージ
ンの大きい高速動作可能な半導体記憶装置を実現するこ
とができる。
しビット線構造の半導体記憶装置でのビット線間の結合
容量に起因する干渉雑音を効果的に除去し、動作マージ
ンの大きい高速動作可能な半導体記憶装置を実現するこ
とができる。
第１図は、本発明の参考例に係わるDRAMの要部構成を示
す等価回路図、第２図はその動作を説明するためのタイ
ミング図、第３図は本発明の実施例のDRAMの要部構成を
示す等価回路図、第４図はその動作を説明するためのタ
イミング図、第５図および第６図は従来のDRAMでのビッ
ト線間の干渉雑音を説明するための図である。 BL,▲▼（BL0,▲▼,BL1,▲▼，…）…
…ビット線、WL……ワード線、DWL……ダミーワード
線、Ｍ（M1,M2,…）……メモリセル、DM（DM1,DM2,…）
……ダミーセル、SA（SA1,SA2,…）……センスアンプ、
EQ（EQ1,EQ2,…）……イコライズ回路、Q7,Q8,Q10,Q11,
Q13,Q14……プリチャージ用MOSトランジスタ、１……ロ
ウ・デコーダ、２……ワード線ドライバ、３……ダミー
ワード線ドライバ、４……センスアンプ駆動回路、５…
…ビット線プリチャージ電位発生回路、６……イコライ
ズ信号発生回路、７……ANDゲート、Q15,Q16,Q17……ダ
ミーセル書込み専用MOSトランジスタ、８……ダミーセ
ル電位発生回路、９……ダミーセル書込み信号発生回
路。
す等価回路図、第２図はその動作を説明するためのタイ
ミング図、第３図は本発明の実施例のDRAMの要部構成を
示す等価回路図、第４図はその動作を説明するためのタ
イミング図、第５図および第６図は従来のDRAMでのビッ
ト線間の干渉雑音を説明するための図である。 BL,▲▼（BL0,▲▼,BL1,▲▼，…）…
…ビット線、WL……ワード線、DWL……ダミーワード
線、Ｍ（M1,M2,…）……メモリセル、DM（DM1,DM2,…）
……ダミーセル、SA（SA1,SA2,…）……センスアンプ、
EQ（EQ1,EQ2,…）……イコライズ回路、Q7,Q8,Q10,Q11,
Q13,Q14……プリチャージ用MOSトランジスタ、１……ロ
ウ・デコーダ、２……ワード線ドライバ、３……ダミー
ワード線ドライバ、４……センスアンプ駆動回路、５…
…ビット線プリチャージ電位発生回路、６……イコライ
ズ信号発生回路、７……ANDゲート、Q15,Q16,Q17……ダ
ミーセル書込み専用MOSトランジスタ、８……ダミーセ
ル電位発生回路、９……ダミーセル書込み信号発生回
路。
Claims (1)
- 【請求項１】メモリセルを同一基板上に集積配置したメ
モリアレイと、このメモリアレイの各メモリセルと信号
電荷の授受を行なう複数対のビット線と、このビット線
と交差配置されて前記メモリセルを選択駆動する複数の
ワード線と、各ビット線対の電位差を検知するセンスア
ンプとを有し、各センスアンプに接続されるビット線対
が隣接して平行に配置される折返しビット線構造を有す
る半導体記憶装置において、 ワード線の駆動によりメモリセルのデータをビット線対
の一方に読み出す際に、メモリセルのデータが読み出さ
れる他方のビット線を、センスアンプが活性されるまで
の所定時間低インピーダンスに保つため、書き込み専用
MOSトランジスタを有するダミーセルの書き込み専用MOS
トランジスタをオン制御する手段を有することを特徴と
する半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242920A JP2755615B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
| US07/412,930 US5062079A (en) | 1988-09-28 | 1989-09-26 | MOS type random access memory with interference noise eliminator |
| DE3932442A DE3932442C2 (de) | 1988-09-28 | 1989-09-28 | Dynamischer Speicher mit wahlfreiem Zugriff |
| KR1019890013968A KR970005431B1 (ko) | 1988-09-28 | 1989-09-28 | 간섭잡음 제거회로를 갖춘 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242920A JP2755615B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291885A JPH0291885A (ja) | 1990-03-30 |
| JP2755615B2 true JP2755615B2 (ja) | 1998-05-20 |
Family
ID=17096177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242920A Expired - Fee Related JP2755615B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373491A (ja) * | 2001-06-15 | 2002-12-26 | Fujitsu Ltd | 半導体記憶装置 |
| JP4909619B2 (ja) * | 2006-04-13 | 2012-04-04 | パナソニック株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770217B2 (ja) * | 1986-08-05 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
-
1988
- 1988-09-28 JP JP63242920A patent/JP2755615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291885A (ja) | 1990-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177776B1 (ko) | 고집적 반도체 메모리 장치의 데이타 센싱회로 | |
| KR100224685B1 (ko) | 비트라인 제어회로 및 방법 | |
| US4879692A (en) | Dynamic memory circuit with improved sensing scheme | |
| JPH0713872B2 (ja) | 半導体記憶装置 | |
| JPH01138687A (ja) | 半導体記憶装置 | |
| US6301173B2 (en) | Memory device with faster reset operation | |
| JPH0536277A (ja) | 半導体メモリ装置 | |
| JP2729423B2 (ja) | 半導体記憶装置 | |
| US4722074A (en) | Semiconductor storage unit with I/O bus precharging and equalization | |
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| US6049493A (en) | Semiconductor memory device having a precharge device | |
| US4980864A (en) | Semiconductor dynamic random access memory with relaxed pitch condition for sense amplifiers and method of operating the same | |
| US6330202B1 (en) | Semiconductor memory device having write data line | |
| JP2980368B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP3277112B2 (ja) | 半導体記憶装置 | |
| JPH0713861B2 (ja) | 半導体記憶装置 | |
| JP2755615B2 (ja) | 半導体記憶装置 | |
| US5278788A (en) | Semiconductor memory device having improved controlling function for data buses | |
| US5189639A (en) | Semiconductor memory device having bit lines capable of partial operation | |
| JP3415420B2 (ja) | 半導体集積回路装置 | |
| US6130847A (en) | Semiconductor device with fast write recovery circuit | |
| JP2740486B2 (ja) | 半導体記憶装置 | |
| JPH0758590B2 (ja) | 半導体記憶装置 | |
| US4389714A (en) | Memory device | |
| US6674685B2 (en) | Semiconductor memory device having write column select gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |