DE3932442C2 - Dynamischer Speicher mit wahlfreiem Zugriff - Google Patents

Description

Die Erfindung betrifft einen dynamischen Speicher mit wahlfreiem Zugriff gemäß dem Oberbegriff der Ansprüche 1 bzw. 8.

Derartige Speicher sind bekannt aus GB 2 114 811 A. Bei steigendem Bedarf für eine hohe Leistung von digitalen Systemen geht die gegenwärtige Entwicklungstendenz bei Speichern mit wahlfreiem Zugriff (die anschließend als "DRAMs" bezeichnet werden) in Richtung zu einer dramatischen Dichteverbesserung. Die Verbesserung der Integrationsdichte der DRAMs erfordert eine Verkleinerung der Größe einer jeden Speicherzelle der DRAMs. Die Herstellung von miniaturisierten Speicherzellen wurde in jüngster Zeit merklich verbessert, was zum großen Teil durch die Rolle bedingt war, die durch eine fortgeschrittene Mikrofertigungstechnologie gespielt wurde.

Unglücklicherweise steigt in den gegenwärtig verfügbaren DRAMs eine Kopplungskapazität, die zwangsläufig zwischen benachbarten Datenübertragungsleitungen vorhanden ist, die in der planaren Matrix der Speicherzellen liegen, im Einklang mit dem Anstieg der Integrationsdichte der Speicherzellen in den DRAMs an. Das Vorliegen der erhöhten Kopplungskapazität erhöht die Intensität einer Überlagerungsstörung, die durch eine Datenübertragungsleitung erzeugt wird, die neben einer Datenleitung liegt, bei welcher ein Auslesen von Daten erfolgt und die auf die Datenleseleitung übertragen wird. Derartige unerwünschte Erscheinungen wurden in vielen Forschungsberichten aufgeführt. Beispielsweise wurde gemäß den Veröffentlichungen des International Solid State Circuits Committee (ISSCC) 1988 auf den Seiten 250 und 251 dargelegt, daß die Störüberlagerung zwischen internen Datenleitungen, die "Bitleitungen" genannt werden, nicht nur zu einer Erhöhung neigt, wenn Speicherzellendaten auf die zugeordnete Bitleitung ausgelesen werden, sondern auch wenn die ausgelesenen Daten erfaßt und von einer Leseverstärkerschaltung verstärkt werden.

Ein beträchtlicher Nachteil des bekannten DRAMs liegt darin, daß die Überlagerungsstörung zwischen den benachbarten Bitleitungen in unerwünschter Weise die Zeitspanne erhöht, die für die Zellendatenverstärkung in einer ausgewählten Bitleitung erforderlich ist, und die erforderliche Lesezeit wird verlängert. Dies führt dazu, daß bei hoher Geschwindigkeit der Datenzugriff im DRAM ernsthaft gestört wird. Im schlimmsten Falle verringert sich der Potentialunterschied zwischen einer ausgelesenen Datenspannung und einer zugeordneten Pseudozellspannung (dummy cell voltage), die dem Leseverstärker zugeführt werden soll, unter den Mindestspannungspegel, der durch den Leseverstärker erfaßt werden kann. Dies führt zu einer zufälligen Fehlfunktion, wonach der Leseverstärker den Speicherzellendateneingang zu ihm sperrt. Das DRAM ist unzuverlässig, da viele Leseverstärker, die in Bitleitungspaaren angeordnet sind, eine ernsthafte Fehlbeurteilung bezüglich des Logikpegels der gelesenen Daten erleiden können, wodurch Bitlesefehler im Speicher erzeugt werden.

Aus EP 0 264 929 A2 ist eine Halbleiterspeicheranordnung bekannt, bei der zur Verringerung der Störeinkopplung auf ein ausgewähltes Bitleitungspaar die Leitungen dieses Paares nichtausgewählte Bitleitungen, die mit ihnen zuvor vorgeladen wurden, benachbart haben.

Der Erfindung liegt daher die Aufgabe zugrunde, eine neue und verbesserte dynamische Halbleiterspeichervorrichtung zu schaffen, die mit hoher Geschwindigkeit betrieben werden kann und dennoch zuverlässige Datenlesevorgänge aufweist.

Diese Aufgabe wird erfindungsgemäß gelöst wie in den Ansprüchen 1 bzw. 8 gekennzeichnet.

Die Erfindung und ihre Aufgabenstellungen und Vorteile ergeben sich näher aus der anschließenden detaillierten Beschreibung der bevorzugten Ausführungsformen derselben.

In der detaillierten Beschreibung der nachfolgend aufgeführten bevorzugten Ausführungsformen der Erfindung wird auf die anliegenden Zeichnungen Bezug genommen; es zeigt

Fig. 1 eine schematische Darstellung des Hauptteils einer internen Schaltungsanordnung eines bekannten dynamischen Speichers mit wahlfreiem Zugriff (DRAM) eines Metalloxid-Halbleitertyps (MOS);

Fig. 2 eine Darstellung der Potentialänderung auf jeder von zwei Bitleitungen, die ein einzelnes Bitleitungspaar in dem DRAM bilden;

Fig. 3 eine schematische Darstellung des Hauptteils der internen Schaltungsanordnung des dynamischen Speichers mit wahlfreiem Zugriff (DRAM) eines Metalloxid-Halbleiterbautyps (MOS) im Einklang mit einer bevorzugten Ausführungsform der Erfindung;

Fig. 4 eine Darstellung mit Wellenformen der Hauptspannungssignale, die an den Hauptabschnitten des in Fig. 3 angegebenen DRAMs während eines Lesevorganges in einem Datenlesebetrieb derselben erzeugt werden;

Fig. 5 eine schematische Darstellung des Hauptteils der internen Schaltungsanordnung eines MOS-DRAMs entsprechend einer weiteren Ausführungsform der Erfindung;

Fig. 6 eine Darstellung mit Wellenformen der Hauptspannungssignale, die an den Hauptabschnitten des in Fig. 5 angegebenen DRAMs während eines Lesevorganges bei einem Datenlesebetrieb desselben erzeugt werden;

Fig. 7 eine schematische Darstellung des Hauptabschnittes der internen Schaltungsanordnung eines DRAMs mit offener Bitleitung im Einklang mit einer weiteren Ausführungsform der Erfindung;

Fig. 8 vereinfachte Grundrisse des Speicherzellenentwurfes auf einem Chipsubstrat des in Fig. 7 angegebenen DRAMs;

Fig. 9 weitere vereinfachte Grundrisse des Speicherzellenentwurfes auf einem Chipsubstrat, die auch für das DRAM gemäß Fig. 7 verwendet werden können;

Fig. 10 eine Darstellung mit Wellenformen der Hauptspannungssignale, die an den Hauptabschnitten des DRAMs nach Fig. 7 während eines Lesevorganges bei einem Datenlesebetrieb desselben erzeugt werden;

Fig. 11 eine schematische Darstellung des Hauptteils der internen Schaltungsanordnung eines DRAMs mit offener Bitleitung, das eine Abänderung der Ausführungsform der Erfindung nach Fig. 7 darstellt;

Fig. 12 eine Darstellung mit Wellenformen der Hauptspannungssignale, die an den Hauptabschnitten des in Fig. 11 angegebenen DRAMs während eines Lesevorganges bei einem Datenlesebetrieb desselben erzeugt werden;

Fig. 13 eine schematische Darstellung des Hauptteils der internen Schaltungsanordnung eines DRAMs mit offener Bitleitung, das eine weitere Abänderung der Ausführungsform der Erfindung nach Fig. 7 darstellt;

Fig. 14 eine Darstellung mit Wellenformen der Hauptspannungssignale, die an den Hauptabschnitten des in Fig. 13 angegebenen DRAMs während eines Lesevorganges bei einem Datenlesebetrieb desselben erzeugt werden;

Fig. 15 eine schematische Darstellung des Hauptteils einer internen Schaltungsanordnung eines DRAMs in zusammengelegter Bauweise im Einklang mit einer weiteren Ausführungsform der Erfindung;

Fig. 16 eine schematische Darstellung des Hauptteils der internen Schaltungsanordnung eines abgeänderten DRAMs in zusammengelegter Bauweise, entsprechend einer weiteren Ausführungsform der Erfindung; und

Fig. 17 eine Darstellung mit Wellenformen der Hauptspannungssignale, die an den Hauptabschnitten des in Fig. 16 angegebenen DRAMs während eines Lesevorganges bei einem Datenlesebetrieb desselben erzeugt werden;

Bevor die Ausführungsformen der Erfindung erläutert werden, wird zunächst eine Beschreibung gegeben, wie eine Überlagerungsstörung innerhalb eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) in MOS-Bauart gemäß dem Stand der Technik unter Bezugnahme auf die Fig. 1 und 2 erzeugt wird, um das Verständnis des Grundgedankens der Erfindung zu erleichtern. Das in Fig. 1 dargestellte DRAM ist eine Speichervorrichtung mit einer zusammengelegten Bitleitungsanordnung, die dynamische Leseverstärkerschaltungen aufweist.

Gemäß Fig. 1 ist ein Paar Datenübertragungsleitungen, die als "Bitleitung" (BL0, ) bezeichnet werden, an einen dynamischen Leseverstärker (SA0) angeschlossen, der zwei Metalloxid-Halbleiter (MOS-Transistoren (Q1, Q2) aufweist. In ähnlicher Weise ist ein weiteres Paar von Bitleitungen (BL1, ) an einen dynamischen Leseverstärker (SA1) angeschlossen, der zwei Metalloxid-Halbleiter (MOS)-Transistoren (Q3, Q4) aufweist. Speicherzellen sind an den Schnittstellen (Kreuzungspunkten) zwischen diesen Bitleitungspaaren und einer Wortleitung (WL) vorgesehen. Jede der Speicherzellen besteht aus einem einzelnen MOS-Transistor und einem einzelnen MOS-Kondensator, die in bekannter Weise angeordnet sind. Bei einer derartigen Anordnung ist die Kopplungskapazität zwischen zwei benachbarten Bitleitungen ) und (BL1) mit "Cm" bezeichnet.

Wird das DRAM aktiv, so wird die Wortleitung (WL) derart gewählt, daß die Signalspannungen (-Vs) jeweils auf die Bitleitungen (BL0, BL1) ausgelesen werden. Die Wortleitung (WL) wird zum Zeitpunkt (t1) auf EIN geschaltet. Zu diesem Zeitpunkt erhält die Bitleitung ) zur Versorgung des zugeordneten Leseverstärkers mit einer Bezugsspannung, eine Überlagerungsstörung (-delta1), die aus der benachbarten Bitleitung (BL1) über die Kopplungskapazität (Cm) übertragen wird. Die Einprägung der Störung zeigt ein ungünstiges Verhalten bezüglich des Spannungspotentials auf der Bitleitung ), das somit verringert wird. Infolgedessen wird die Gatespannung eines Leseverstärkertransistors (Q1), der an seiner Gateelektrode mit der Bitleitung ) verbunden ist, verringert.

Wird ein Aktivierungssignal (psi s) geändert, um einen Niedrigpegel anzunehmen, wie in Fig. 2 durch eine gestrichelte Linie dargestellt ist, so tritt folgende Erscheinung auf. Zum Zeitpunkt (t2) wird der Transistor (Q3), der die höchste Gate-Source-Spannung unter den Leseverstärkertransistoren (Q1 bis Q4) aufweist, leitend gemacht. Das Spannungspotential auf der Bitleitung (BL1) wird allmählich verringert. Unter solchen Umständen wird der Transistor (Q1) infolge des Einprägens der Überlagerungsstörung (-delta1) in seiner Gatespannung verkleinert, so daß der Einschaltzeitpunkt dieses Transistors verzögert wird. Der Transistor (Q1) wird zuerst zum Zeitpunkt (t3) leitend gemacht. Daher behält während des Intervalls zwischen dem Zeitpunkt (t2) und dem Zeitpunkt (t3) die Bitleitung ) weiterhin den "Hochimpedanz"-Zustand. Diese Bitleitung ) wird daher kontinuierlich über die Kopplungskapazität (Cm) mit der Überlagerungsstörung (delta2) versorgt. Die sekundäre Störungseinprägung wirkt auch zur Absenkung der Spannung auf der Bitleitung ). Ein derartiger Zustand wird aufrechterhalten, bevor das Leseverstärkeraktivierungssignal (psi s) vollständig auf den kleinsten Pegel verringert wird. Infolgedessen wird die sekundäre Störungskomponente (delta2) auf die einleitende Störungskomponente (delta1) übertragen; aus diesem Grund wird die Spannung auf der Bitleitung ) extrem durch die Summe der Störungskomponenten, d. h. (delta1 + delta2) verringert, wie aus Fig. 2 hervorgeht.

Die Störungsüberlagerung zwischen den benachbarten Bitleitungen verringert die Datenleserate des DRAMs und verschlechtert auch seine Betriebszuverlässigkeit und zwar aus folgendem Grund. Die für die Zelldatenverstärkung erforderliche Zeit, d. h. die erforderliche Lesezeit, wird in unerwünschter Weise erhöht. Im schlimmsten Fall, falls der Potentialunterschied zwischen einer Lesedatenspannung und einer zugeordneten Pseudozellspannung, die dem Leseverstärker eingegeben werden soll, niedriger als der Mindestpegel der Spannung ist, die vom Leseverstärker gelesen werden kann, tritt eine zufällige Fehlfunktion ein, so daß der Leseverstärker den Speicherzellendateneingang zu ihm sperrt. Wird die Integrationsdichte des DRAMs erhöht, so wird die Kopplungskapazität (Cm2) zwischen benachbarten Paaren von Bitleitungen ebenfalls erhöht; das erwähnte Problem einer "Überlagerungsstörung" wird dabei verschärft.

Das Problem einer "Überlagerungsstörung" kann erheblich durch die erfindungsgemäßen Ausführungsformen gelöst werden, die nachstehend angegeben sind.

Es wird nunmehr auf Fig. 3 Bezug genommen; ein DRAM in MOS-Bauart mit einem zusammengelegten Bitleitungsaufbau entsprechend einer bevorzugten Ausführungsform der Erfindung wird allgemein mit dem Bezugszeichen (10) bezeichnet. Eine Anzahl von Paaren paralleler Bitleitungen (BL0, , BL1, , . . ., BLn, ) ist auf einem Chipsubstrat vorgesehen (das in Fig. 3 nicht dargestellt ist; siehe Fig. 8 oder 9). Es sind dynamische Leseverstärker (SA1, SA2, . . ., SAn) vorgesehen, die mit diesen Bitleitungspaaren an bestimmten ihrer Endabschnitte verbunden sind, um dadurch die zusammengelegte Bitleitungsanordnung zu ergeben. Eine Schaltung (12) zur Steuerung dieser Leseverstärker ist mit den gemeinsamen Sourceanschlüssen der Leseverstärker (SA) verbunden. Dieser Leseverstärkertreiber (12) beliefert die Leseverstärker mit einem Aktivierungssignal (psi s).

Eine ausgewählte Anzahl von Speicherzellen-Wortleitungen (WL) und einer Pseudozellenwortleitung (DLW) (dummy cell word linie), ist so angeordnet, daß sie isoliert die Bitleitungspaare (BL, ) schneiden. In Fig. 3 ist zur Veranschaulichung nur eine Speicherzellenwortleitung angegeben. Die Speicherzellenwortleitungen werden anschließend lediglich als "Wortleitungen" bezeichnet.

Speicherzellen (M1, M2, . . ., Mn) sind an den Schnittstellen (Kreuzungsstellen) zwischen der Wortleitung (WL) und den Bitleitungen (BL0, BL1, . . ., BLn) vorgesehen. Jede dieser Speicherzellen hat einen einzelnen MOS-Transistor und einen einzelnen MOS-Kondensator. Pseudozellen (DM1, DM2, . . ., DMn) zwischen der Pseudozellenwortleitung (DWL) und den Bitleitungen , , . . ., ) sind in gleicher Weise wie bei den Speicherzellen vorgesehen. Jede dieser Pseudozellen hat ebenfalls einen einzelnen MOS-Transistor und einen einzelnen MOS-Kondensator. Das Bezugszeichen "Vp" wird dazu verwendet, um eine Anodenspannung zu bezeichnen, die den Speicherzellen und Pseudozellen zugeführt werden soll.

Eine Zeilendecodierschaltung (14) ist mit der Wortleitung (WL) über eine Schaltung (16) zum Treiben der Wortleitung (WL) verbunden und wird anschließend als "Wortleitungstreiber" bezeichnet. Die Zeilendecodierschaltung (14) ist ebenfalls an die Pseudowortleitung (DWL) über eine Schaltung (18) zum Treiben der Pseudowortleitung (DWL) angeschlossen und wird anschließend als "Pseudowortleitungstreiber" bezeichnet.

Die Bitleitungspaare (BL, ) sind mit Entzerrerschaltungen (EQi) (i = 1, 2, . . ., n) versehen, von denen jede wirksam ist, um das zugeordnete Paar der Bitleitungen in Wiederbereitschaft zu versetzen, so daß diese Bitleitungen die gleiche Spannung haben. Es sei nun eine Bitleitung (BL0, ) betrachtet. Wie aus Fig. 3 hervorgeht, besteht die Entzerrerschaltung (EQ1) aus zwei zur Vorladung dienenden MOS-Transistoren (Q7, Q8) und einem kurzschließenden MOS-Transistor (Q9). Die vorladenden Transistoren (Q7, Q8) sind an ihren Drainanschlüssen mit einer Schaltung (20) zur Erzeugung einer Bitleitung-Vorladespannung (Vpc) verbunden (die Schaltung (20) wird anschließend als "Vorladespannungsgenerator" bezeichnet). Die Transistoren (Q7, Q8) sind an ihren Sourceanschlüssen mit der Bitleitung (BL0, ) verbunden. Der kurzschließende Transistor (Q9) ist an einem Source- und Drainanschluß mit dem Bitleitungspaar (BL0, ) verbunden. Die Anordnung der Entzerrer (EQ), die für die verbleibenden Bitleitungspaare vorgesehen ist, ist im wesentlichen die gleiche wie bei dem vorstehenden Entzerrer (EQ).

Die Entzerrer (EQ) sind so ausgeführt, daß die erwähnten drei Transistoren, die jeden Entzerrer (EQi) bilden, nicht gemeinsam an ihren Gateelektroden verbunden sind und daß diese Gateelektroden der drei Transistoren elektrisch unabhängig voneinander sind. Im Entzerrer (EQ1) sind die Gateelektroden der Vorladetransistoren (Q7, Q8) jeweils an unabhängige Eingänge einer Entzerrungssignalgeneratorschaltung (22) angeschlossen; die Gateelektrode des kurzschließenden Transistors (Q9) ist mit einem Ausgang einer UND-Schaltung (24) verbunden, deren Eingänge an unabhängige Eingänge der Entzerrersignalgeneratorschaltung (22) angeschlossen sind. Diese Transistoren (Q7, Q8, Q9) können unabhängig voneinander durch die Entzerrersignalgeneratorschaltung (22) und die UND-Schaltung (24) gate-gesteuert werden.

Insbesondere erzeugt im aktiven Betrieb des in Frage stehenden DRAMs (10) die Entzerrersignalgeneratorschaltung (22) zwei Entzerrersignale (, ), die um die Zeit (tau) relativ zueinander gemäß Fig. 4 phasenverschoben sind (oder die im Signalerzeugungstiming verschoben sind). Das Entzerrersignal ) wird der Gateelektrode des Vorladetransistors (Q7) des Entzerrers (EQ1) zugeführt und ferner den Gateelektroden der zugeordneten Vorladetransistoren (Q10, Q13) der übrigen Entzerrer (EQ2, . . ., EQn). Das Entzerrersignal ) wird der Gateelektrode des anderen Vorladetransistors (Q8) des Entzerrers (EQ1) und ferner den Gateelektroden der zugeordneten Vorladetransistoren (Q11, Q14) der übrigen Entzerrer (EQ2, . . ., EQn) zugeführt. Ein Ausgangssignal ) der UND-Schaltung (24), das die logische Vervielfachung der Entzerrersignale ) und ) darstellt, wird der Gateelektrode des die Bitleitung kurzschließenden Transistors (Q9) des Entzerrers (EQ1) und jenen der zugeordneten Transistoren (Q12, Q15) der übrigen Entzerrer (EQ2, . . ., EQn) zugeführt.

Wie aus Fig. 4 hervorgeht, tritt das DRAM in einen Lesezyklus ein, wenn ein extern zugeführtes Steuersignal ) zum Zeitpunkt (t0) in einem Datenlesebetrieb des DRAMs auf den logischen L-Pegel geändert wird. Der Zeilendecodierer (14) wählt eine Wortleitung (WL) entsprechend mit der damit gekennzeichneten Zeilenadresse. Zu diesem Zeitpunkt wird die Pseudowortleitung (DWL) ebenfalls ausgewählt. Unter diesen Umständen wird in der Entzerrersignalgeneratorschaltung (22) ein ) der beiden Ausgangssignale derselben zuerst zum Zeitpunkt (t1) auf den L-Pegel geändert. Als Antwort auf die Signalpegeländerung wird der Pegel eines Ausgangssignals ) der UND-Schaltung (24) gleichzeitig auf den L-Pegel geändert. Einer der Vorladetransistoren eines jeden der Entzerrer (EQ1, EQ2, . . ., EQn) wird abhängig von dem Entzerrersignal ) nichtleitend gemacht. Dieser Transistor ist einer der spezifischen Transistoren (Q7, Q10, Q13), die mit den Bitleitungen (BL0, BL1, . . ., BLn) verbunden sind, auf die die Speicherzellendaten gegenwärtig ausgelesen werden. Abhängig von dem Entzerrersignal ) werden die kurzschließenden Transistoren (Q9, Q12, Q15) der Entzerrer (EQ1, EQ2, . . ., EQn) gleichzeitig nichtleitend gemacht. Es wird darauf hingewiesen, daß die anderen Vorladetransistoren (Q8, Q11, Q14), die mit den Bitleitungen , , . . .,) verbunden sind, auf jede von welchen Pseudozelldaten aus der zugeordneten Pseudozelle (DMi) ausgelesen werden, weiterhin zum Zeitpunkt (t1) leitend (EIN-Zustand) gehalten werden. Dies besagt, daß zum Zeitpunkt (t1) die ersten Bitleitungen (BL0, BL1, . . ., BLn), auf denen die Speicherzelldaten erscheinen, in den "Hochimpedanz"-Zustand gesetzt werden. Hingegen werden die zweiten Bitleitungen , , . . ., ), auf die die Pseudozelldaten ausgelesen werden, im "Niedrigimpedanz"-Zustand gehalten. Dabei wird die Spannung auf diesen Bitleitungen , , . . ., ) zwangsweise auf die Ausgangsspannung des Vorladespannungsgenerators (20), d. h. auf die Vorladespannung (Vpc), festgelegt.

Nachdem eine vorgegebene Zeitspanne (tau), ausgehend vom Zeitpunkt (t1), abgelaufen ist, d. h. zum Zeitpunkt (t2), ändert sich das andere Ausgangssignal ) des Entzerrersignalgenerators (22), um den L-Pegel aufzuweisen. Die anderen Vorladetransistoren (Q8, Q11, Q14) werden dann, abhängig von der Signalpegeländerung, nichtleitend gemacht. Dabei werden alle Transistoren eines jeden Entzerrers (EQi) in den AUS-Zustand gesetzt.

Anschließend wird, wenn das vom Leseverstärkertreiber (12) erzeugte Aktivierungssignal (psi s) sich auf den L-Pegel ändert, ein Leseverstärkungsvorgang bezüglich eines Datensignals durchgeführt, das aus einer ausgewählten Speicherzelle, beispielsweise der Speicherzelle (M1), ausgelesen wird, die in der Bitleitung (BL0) vorgesehen ist.

Entsprechend der Ausführungsform werden im Datenlesebetrieb die Pseudozellenbitleitungen , , . . ., ) kontinuierlich in den Niedrigimpedanz-Zustand gesetzt, und gezwungen, auf ihnen die Vorladespannung (Vpc) während einer ausgewählten Zeitspanne zu halten, die der Phasenverschiebungsperiode (tau) [dem Intervall zwischen den Zeitpunkten (t1) und (t2)] der beiden Ausgangssignale ) und ) der Entzerrersignalgeneratorschaltung (22) entspricht, so daß jegliche Überlagerungsstörung absorbiert werden kann, die ausgehend von den erwähnten benachbarten Bitleitungen (BL1, BL2, . . .) erzeugt und eingeführt wird. Der von den Erfindern durchgeführte Versuch hat gezeigt, daß beim Auslesen der Daten aus der ausgewählten Speicherzelle (M1) die auf der zugeordneten Bitleitung ) auftretende Spannung frei von einem Einfluß einer Überlagerungsstörung war, der aus der benachbarten Bitleitung (BL1) stammte, und gemäß einer voll ausgezogenen Linie (26) in Fig. 4 im wesentlichen konstant gehalten werden konnte.

Im Gegensatz hierzu wurde bei einem bekannten DRAM die entsprechende Spannung auf der gleichen Bitleitung bei einem Datenlesebetrieb stark verändert, wie durch die gestrichelte Linie (28) in Fig. 4 angegeben ist.

Es wird in diesem Falle darauf hingewiesen, daß ein Betriebszeitintervall zwischen dem Beginn des Treibens der Wortleitung (WL) und dem Beginn der Aktivierung des Leseverstärkers (SA) vorliegt, und daß eine derartige Verzögerungszeit den mit hoher Geschwindigkeit ablaufenden Lesevorgang des DRAMs beeinträchtigen kann. Jedoch muß im tatsächlichen Datenlesebetrieb im DRAM eine inhärente Zeitverzögerung natürlich vorhanden sein: das tatsächliche Erscheinen der Speicherzellendaten auf einer Bitleitung sollte um eine bestimmte Zeit anschließend an die Auswahl einer Wortleitung verzögert sein. Wird daher die Verzögerungszeit (tau) auf einen spezifischen Wert eingestellt, die innerhalb der inhärenten Verzögerungszeitspanne liegt, so wird es niemals vorkommen, daß die Verzögerungszeit (tau) den mit hoher Geschwindigkeit erfolgenden Datenlesevorgang des DRAMs merklich beeinträchtigt. Es kann zugrunde gelegt werden, daß eine Zeitkonstante, die die Verzögerungszeit bestimmt, im wesentlichen die gleiche ist wie jene einer Trägerentladung als Folge einer Überlagerungsstörung, die in die Leseverstärker (SA) eingeführt wurde. Aus diesem Grund kann die Zeit (tau) auf einen gewünschten Wert innerhalb eines spezifischen Bereiches eingestellt werden, durch welchen Wert die Datenlesegeschwindigkeit des DRAMs nicht beeinflußt wird; somit kann die Überlagerungsstörung kompensiert werden, ohne daß die Datenleserate des DRAMs beeinträchtigt wird.

Fig. 5 stellt ein DRAM (30) entsprechend einer weiteren Ausführungsform der Erfindung dar, bei welchem die gleichen Bezugszeichen zur Bezeichnung der gleichen Bauelemente wie bei der vorstehenden Ausführungsform nach Fig. 3 verwendet werden, und eine Einzelerläuterung derselben entfällt somit. Das hier dargestellte DRAM (30) verwendet ein unterschiedliches Pseudozellensystem, gemäß welchem die Pseudozellenkapazität gleich der Speicherzellenkapazität festgesetzt wird, die Pseudozellenschreibspannung ist die Hälfte der Stromversorgungsspannung (Vcc) des DRAMs, beispielsweise Vcc/2, und im Vorladebetrieb wird die Spannung in der Pseudozelle über einen zusätzlichen MOS-Transistor eingeschrieben, der vorgesehen ist, um nur für den Pseudozellenschreibbetrieb verwendet zu werden.

Gemäß Fig. 5 sind die gemeinsamen Transistor-Kondensator-Knotenpunkte der Pseudozellen (DM1, DM2, . . ., DMn) mit den Pseudozellenschreibtransistoren (Q15, Q16, Q17) verbunden. Diese Transistoren (Q15, Q16, Q17) sind an ihren Drainanschlüssen mit einer Schaltung (32) zur Erzeugung einer Pseudozellenspannung (Vdc) verbunden. Die Transistoren (Q15, Q16, Q17) sind an ihren Gateelektroden mit einer Schaltung (34) zur Erzeugung eines Pseudozellenschreibsignals (DCW) verbunden.

Fig. 6 zeigt eine Zeitablaufdarstellung einiger Spannungssignale, die im Datenlesebetrieb des DRAMs erzeugt werden. Zuerst wird ein externes Steuersignal ) in seinem Pegel verändert, und eine Zeilenadresse wird innerhalb des DRAMs in der gleichen Weise wie bei der vorausgehenden Ausführungsform besetzt. Eine Wortleitung (WL), die durch den Zeilendecodierer (14) ausgewählt ist, und eine Pseudowortleitung (DWL) werden entsprechend der Zeilenadresse angegeben. Zu diesem Zeitpunkt wird das Gateeingabesignal (DCW) zur Steuerung der Pseudozellenschreibtransistoren (Q15, Q16, Q17) gehalten und bis zum Zeitpunkt (t2) auf dem logischen H-Pegel aufrechterhalten. Daher werden während der Zeitspanne (tau) (=t2-t1) die Bitleitungen , , . . ., ), auf welche die Pseudozellendaten ausgelesen werden, mit dem Pseudozellenspannungsgenerator (32) über Schalttransistoren und die Schreibtransistoren (Q15, Q16, Q17) der Pseudozellen (DM1, DM2, . . .) kurzgeschlossen, so daß diese Bitleitungen in den Niedrigimpedanzzustand gebracht und in diesem gehalten werden. Nach dem Zeitpunkt (t2) werden die Leseverstärker (SA1, SA2, . . .) zum erstenmal aktiviert, um die Signalverstärkung durchzuführen. Bei einer derartigen Anordnung kann die Überlagerungsstörung infolge einer Kopplungskapazität zwischen benachbarten Bitleitungen ebenfalls ohne Beeinträchtigung der Datenlesegeschwindigkeit des DRAMs beseitigt werden. Wie aus vorstehender Erläuterung hervorgeht, kann eine Schaltungsanordnung verschiedentlich abgeändert werden, die die Überlagerungsstörung beseitigt, indem eine pseudozellseitige Bitleitung in einem vorgegebenen Zeitintervall im Datenlesebetrieb im Niedrigimpedanz-Zustand gehalten wird. Bei Verwendung irgendeiner der abgeänderten Schaltungsanordnungen ist es möglich, die Überlagerungsstörung, die infolge der Kopplungskapazität zwischen benachbarten Bitleitungen in einem hochintegrierten DRAM mit zusammengelegtem Bitleitungsaufbau erzeugt wird, zu entfernen; daher kann ein DRAM geschaffen werden, das sich für einen Betrieb mit hoher Geschwindigkeit bei verbesserten Betriebstoleranzen eignet.

Es wird nunmehr auf Fig. 7 Bezug genommen, in welcher ein DRAM gemäß einer weiteren Ausführungsform der Erfindung allgemein mit dem Bezugszeichen (50) bezeichnet ist. Das DRAM (50) hat einen Speicherzellenentwurf einer Bauart mit "offener Bitleitung". In jedem Paar Bitleitungen sind eine Speicherzellenbitleitung (BLi) (i = 1, 2, . . ., n) und eine Pseudozellenbitleitung ) linear fluchtend längs einer Geraden ausgerichtet. Die offenen Bitleitungspaare sind gemäß Fig. 7 parallel zueinander angeordnet. Diese Bitleitungspaare werden nach Bedarf mit einer Vorladespannung (Vpc) versorgt. Leseverstärker (SA0, SA1, SA2, SA3, . . ., SAn) sind derart angeordnet, daß sie abwechselnd in ihrer Lage verschoben sind. Die Leseverstärker (SA0, SA2, SA4) des 0-ten Bitleitungspaares (BL0, ) und das zweite, vierte, . . . (geradzahlig numerierte) Bitleitungspaar (BL2, , BL4, , . . .) sind linear fluchtend in einer Positionierungslinie ausgerichtet, die senkrecht zu den parallelen Bitleitungspaaren verläuft. Die übrigen Leseverstärker (SA1, SA3, . . .) des ersten, dritten, . . . (ungeradzahlig numerierten) Bitleitungspaares (BL1, , BL3, , . . .) sind linear fluchtend längs einer weiteren Positionierungslinie angeordnet, die senkrecht zu diesen parallelen Bitleitungspaaren und parallel zur vorstehend genannten Positionierungslinie verläuft, wodurch ein Zick-Zack-Aufbau der Leseverstärker (SA0, SA1, SA2, SA3, . . ., SAn) erhalten wird. Die erste Gruppe der Leseverstärker (SA0, SA2, SA4, . . .) wird gleichzeitig abhängig von einem ersten Aktivierungssignal (psi s0) aktivierungsgesteuert, während die zweite Gruppe der Leseverstärker (SA1, SA3, . . .) gleichzeitig abhängig von einem zweiten Aktivierungssignal (psi s1) aktivierungsgesteuert wird. Da das zweite Aktivierungssignal (psi s1) sich in der Phase vom ersten Aktivierungssignal (psi s0) unterscheidet, kommt es niemals vor, daß die erste und zweite Gruppe der Leseverstärker gleichzeitig beide aktiviert werden.

Parallele Wortleitungen (WL0, WL1, . . ., WLn) erstrecken sich senkrecht zu den Bitleitungen, (BL0, BL1, . . ., BLn); Speicherzellen (M1, M2, . . .) sind an den dazwischenliegenden Kreuzungspunkten gemäß Fig. 7 vorgesehen. Parallele Pseudowortleitungen (DWL0, DWL1) liegen senkrecht zu den Bitleitungen , , . . ., ); Pseudospeicherzellen (DM1, DM2, . . .) sind an den dazwischenliegenden Kreuzungspunkten, wie in der Zeichnung angegeben, vorgesehen.

Es wird darauf hingewiesen, daß die Speicherzellen (M) und die Pseudozellen (DM) nicht an allen Kreuzungspunkten zwischen den Bitleitungen und den Wortleitungen vorgesehen sind. Die Speicherzellen (M) sind nur an abwechselnden Kreuzungspunkten vorgesehen, die aus der Matrixanordnung der Kreuzungspunkte ausgewählt sind. Beispielsweise sind bezüglich der 0-ten Bitleitung (BL0) Speicherzellen nur an den Kreuzungspunkten zwischen dieser Bitleitung und ausgewählten Wortleitungen vorgesehen, die aus der 0-ten Wortleitung (WL0) und den geradzahlig numerierten Wortleitungen (WL2, WL4, . . .) bestehen; keine Speicherzellen liegen an den Kreuzungspunkten zwischen dieser Bitleitung (BL0) und den ungeradzahlig numerierten Wortleitungen (WL1, WL3, . . .) vor. In ähnlicher Weise sind in der ersten Bitleitung (BL1) Speicherzellen nur an den Kreuzungspunkten zwischen dieser Bitleitung und ausgewählten ungeradzahlig numerierten Wortleitungen (WL1, WL3, . . .) vorgesehen; keine Speicherzellen liegen an den Kreuzungspunkten zwischen dieser Bitleitung (BL1) und den geradzahlig numerierten Wortleitungen (WL2, WL4, . . .) vor. Die gleiche Anordnung kann bezüglich der Pseudozellen vorliegen, die abwechselnd in den beiden Reihen der Kreuzungspunkte vorgesehen sind. Beispielsweise sind bezüglich der Pseudowortleitung (DWL0) Pseudozellen nur an den Kreuzungspunkten zwischen dieser Wortleitung und ausgewählten Pseudobitleitungen vorgesehen, die aus der 0-ten Pseudobitleitung ) und den geradzahlig numerierten Pseudobitleitungen , . . .) bestehen. Ferner sind in der Pseudowortleitung (DWL1) Pseudozellen nur an den Kreuzungspunkten zwischen dieser Wortleitung und den geradzahlig numerierten Pseudobitleitungen , , . . .) vorhanden. Der tatsächliche Grundrißentwurf dieser Speicherzellen (M) ist in Fig. 8 oder Fig. 9 dargestellt, in welcher das Bezugszeichen (52) dazu verwendet wird, ein Chipsubstrat des DRAMs anzugeben.

Der Vorgang der Beseitigung einer Überlagerungsstörung wird nunmehr unter Bezugnahme auf Fig. 10 in einem Datenlesebetrieb eines in der vorausgehend beschriebenen Weise aufgebauten DRAMs (50) erläutert. Das DRAM (50) tritt in den Datenlesezyklus ein, wenn das externe Steuersignal (RAS) sich auf den L-Pegel zum Zeitpunkt (t0) in der gleichen Weise wie bei den vorstehend genannten DRAMs (10, 30) ändert. Wird eine Zeilenadresse innerhalb des DRAMs (50) belegt, so wählt ein (in Fig. 7 nicht dargestellter) Zeilendecodierer eine Wortleitung (WLi) entsprechend der somit festgelegten Adresse. Zu diesem Zeitpunkt wird die zugeordnete Pseudowortleitung (DWLi) ebenfalls festgelegt. Wird beispielsweise eine Speicherzelle (M3) einem Datenlesevorgang unterworfen, so werden die Wortleitung (WL0) und die Pseudowortleitung (DWL0) ausgewählt. Das Spannungspotential an diesen Wortleitungen (WL0, DWL0) wird zum Zeitpunkt (t1) vom L-Pegel gemäß Fig. 10 auf den H-Pegel geändert. Infolgedessen werden die Signalträger der ausgewählten Speicherzelle (M3) auf der zugeordneten Bitleitung (BL2) ausgelesen; die Signalträger der Pseudozelle (DM3) werden ebenfalls auf der Pseudozelle (DM3) auf der Pseudobitleitung ) ausgelesen.

Anschließend ändert sich zum Zeitpunkt (t2) das Aktivierungssignal (psi s0) für die erste Gruppe der Leseverstärker (SA0, SA2, SA4, . . .), um den L-Pegel anzunehmen. Abhängig von dieser Signalpegeländerung werden die Leseverstärker (SA2) im ausgewählten Bitleitungspaar (BL2, ) zusammen mit den übrigen Leseverstärkern dieser Gruppe aktiviert. Eine Lesespannung, die auf dem ausgewählten Bitleitungspaar (BL2, ) erscheint, ist dann durch den Leseverstärker (SA2) verstärkt.

Es wird darauf hingewiesen, daß die zweite Gruppe der Leseverstärker (SA1, SA3, . . .) inaktiviert oder untätig gehalten wird, während die erste Gruppe der Leseverstärker (SA0, SA2, SA4, . . .) einschließlich des Leseverstärkers (SA2) zur Verstärkung der Lesespannung der ausgewählten Speicherzelle (M3) aktiviert wird, da, wenn das Aktivierungssignal (psi s0) sich am L-Pegel ändert, das andere Aktivierungssignal (psi s1) kontinuierlich gemäß Fig. 10 auf dem H-Pegel gehalten wird. Wird daher die Speicherzelle (M3) einer Datenlesung im ausgewählten Bitleitungspaar (BL2, ) unterworfen, so sind die beiden Bitleitungspaare, die dem ausgewählten Bitleitungspaar (BL2, ) an dessen beiden Seiten benachbart sind, d. h. das Bitleitungspaar (BL1, ) und das Bitleitungspaar (BL3, ) gemäß Fig. 10 auf die Vorladespannung (Vpc) festgelegt. Ein derartiger Zustand kann der spezifischen Bedingung gleichkommen, daß das ausgewählte Bitleitungspaar (BL2, ), auf dem die Datenauslesung durchgeführt wird, durch die beiden benachbarten Bitleitungspaare (BL1, , BL3, ) elektrisch isoliert oder abgeschirmt wird. Eine derartige elektrische Isolierung ermöglicht es, jede Überlagerungsstörung zu unterdrücken oder sie daran zu hindern, auf das ausgewählte Bitleitungspaar (BL2, ) eingeprägt zu werden, das dem Lesen der Speicherzellendaten unterworfen wird.

Die interne Schaltungsausbildung des DRAMs (50) kann gemäß Fig. 11 abgeändert werden. Gemäß einem in Fig. 11 dargestellten DRAM (60) sind die beiden Endabschnitte der in Offen-Bauart ausgeführten Bitleitungspaare (BL) über einen Schalttransistor (T) mit der Vorladespannung (Vpc) verbunden. Insbesondere ist die erste Gruppe der Bitleitungen, die aus der 0-ten Bitleitung (BL0) und den geradzahlig numerierten Bitleitungen (BL2, . . .) besteht, über Schalttransistoren (T0, T2, . . .) mit der Vorladespannung (Vpc) verbunden. Diese Transistoren werden an ihren Gateelektroden mit einem Steuersignal (psi pre0) versorgt und führen abhängig vom Signal (psi pre0) einen Schaltvorgang durch. Andererseits ist die zweite Gruppe der Bitleitungen, die aus den ungeradzahlig numerierten Bitleitungen (BL1, BL3, . . .) besteht, über Schalttransistoren (T1, T3, . . .) mit der Vorladespannung (Vpc) verbunden. Diese Transistoren werden mit einem weiteren Steuersignal (psi pre1) an ihren Gateelektroden versorgt, und führen abhängig vom Signal (psi pre1) einen Schaltvorgang durch. Die erste Gruppe der Bitleitungen, die aus der 0-ten Bitleitung ) und den geradzahlig numerierten Bitleitungen , . . .) besteht, sind über Schalttransistoren (DT0, T2, . . .) mit der Vorladespannung (Vpc) verbunden. Diese Transistoren (DT0, DT2, . . .) werden an ihren Gateelektroden mit dem Steuersignal (psi pre0) versorgt und führen abhängig von diesem Signal (psi pre0) einen Schaltvorgang durch. Die zweite Gruppe der Bitleitungen, die aus den ungeradzahligen numerierten Bitleitungen , , . . .) besteht, sind über Schalttransistoren (DT1, DT3, . . .) mit der Vorladespannung (Vpc) verbunden. Diese Transistoren werden an ihren Gateelektroden mit dem Steuersignal (psi pre1) versorgt und führen abhängig vom Signal (psi pre1) einen Schaltvorgang durch.

Wird die Speicherzelle (M3) ausgewählt und dem Datenlesevorgang unterworfen, so wird nachdem der Datenlesezyklus zum Zeitpunkt (t0) begonnen hat, das Schaltsteuersignal (psi pre0) zum Zeitpunkt (t1) geändert, um den L-Pegel anzunehmen, anstelle des H-Pegels, bevor das Spannungspotential auf den ausgewählten Bitleitungen (WL0, DWL0) gemäß Fig. 12 vom H-Pegel zum Zeitpunkt (t2) auf den L-Pegel absinkt. Die Transistoren (T0, T2, . . .) und die Transistoren (DT0, DT2, . . .) werden somit gleichzeitig nichtleitend gemacht, so daß die ausgewählten Bitleitungen (BL2, ) elektrisch von der Vorladespannung (Vpc) getrennt sind. Dabei hat das andere Schaltsteuersignal (psi pre1) kontinuierlich den gleichen H-Pegel. Daher werden die übrigen Transistoren (T1, T3, . . .) und (DT1, DT3, . . .) kontinuierlich leitend gehalten, wodurch die elektrische Verbindung zwischen der Vorladespannung (Vpc) und den Bitleitungen (BL1, , BL3, ), die benachbart zu den ausgewählten Bitleitungen (BL2, ) an den beiden Seiten desselben liegen, aufrechterhalten wird. Der folgende Betrieb ist der gleiche wie bei der vorausgehend in Fig. 7 dargestellten Ausführungsform: Wird das Aktivierungssignal (psi s0) zum Zeitpunkt (t3) auf den L-Pegel geändert, so wird das andere Aktivierungssignal (psi s1) auf H-Pegel beibehalten, und es wird der gleiche Datenlesevorgang ausgeführt.

Wird mit einer derartigen Anordnung die Speicherzelle (M3) einem Datenauslesen auf dem ausgewählten Bitleitungspaar (BL2, ) unterzogen, so ist dieses Bitleitungspaar erfolgreich von den übrigen Schaltungsteilen der elektrischen internen Anordnung des DRAMs (60) getrennt, um einen sogenannten "elektrisch schwebenden" Zustand zu schaffen, bei welchem die Vorladespannung (Vpc) auf dem ausgewählten Bitleitungspaar (BL2, ) beibehalten wird. Anders ausgedrückt, es kann gesagt werden, daß das ausgewählte Bitleitungspaar (BL2, ) auf sich die Vorladespannung (Vpc) im "Hochimpedanz"-Zustand hält. Andererseits halten die beiden Bitleitungspaare (BL1, , BL3, ), die dem ausgewählten Bitleitungspaar (BL2, ) benachbart sind, auf sich die Vorladespannung (Vpc) in dem "Niedrigimpedanz"-Zustand, da diese Bitleitungspaare kontinuierlich mit der Vorladespannung (Vpc) verbunden belassen werden. Infolgedessen kann das ausgewählte Bitleitungspaar (BL2, ) wirksam durch die benachbarten Bitleitungspaare (BL1, , BL3, ), die zu beiden Seiten des ausgewählten Bitleitungspaares liegen, abgeschirmt werden. Diese elektrische Abschirmung kann zu einer überlegenen Unterdrückung oder Beseitigung der Überlagerungsstörung dienen, die im Begriff ist, auf das ausgewählte Bitleitungspaar (BL2, ) überzugehen.

Die interne Schaltungsanordnung des DRAMs (50) gemäß Fig. 7 kann ferner nach Fig. 13 abgeändert werden. In einem in Fig. 11 dargestellten DRAM (70) sind alle Bitleitungen (BL0, BL1, BL2, BL3, . . ., BLn) über eine Folge von Schalttransistoren (T0, T1, T2, T3, . . ., Tn) an die Vorladespannung (Vpc) angeschlossen; dagegen sind alle Bitleitungen

über eine weitere Folge von Schalttransistoren (DT0, DT1, DT2, DT3, . . ., DTn) an die gleiche Vorladespannung (Vpc) angeschlossen. Diese Transistoren (T, DT) werden an ihren Gateelektroden mit einem Schaltsteuersignal (psi pre) versorgt. Die Wellenform des Signals (psi pre) ist die gleiche wie jene des Schaltsteuersignals (psi pre0) gemäß Fig. 12. Wird daher das Schaltsteuersignal (psi pre) zum Zeitpunkt (t1) auf H-Pegel geändert, was vor dem Zeitpunkt (t2) erfolgt, bei dem das Aktivierungssignal (psi s0) sich in seinem Spannungspegel ändert, so werden alle Bitleitungen (BL, ) in Offen-Bauart, die das ausgewählte Paar der Bitleitungen (BL2, ) enthalten, gleichzeitig von der Vorladespannung (Vpc) abgetrennt. Dies bedeutet, daß wenn ein Datenlese-Verstärkungsvorgang im ausgewählten Bitleitungspaar (BL2, ) durchgeführt wird, die beiden benachbarten Bitleitungspaare (BL1, , BL3, ) auf sich die Vorladespannung auf dem "Niedrigimpedanz"-Zustand halten. Mit einer derartigen Anordnung kann die Überlagerungsstörung unterdrückt oder daran gehindert werden, auf das ausgewählte Bitleitungspaar (BL2, ) eingeprägt zu werden.

Es wird nunmehr auf Fig. 15 Bezug genommen; ein DRAM entsprechend der vierten Ausführungsform der Erfindung in einer Bauweise mit "zusammengelegter Bitleitung" wird allgemein durch das Bezugszeichen (80) angegeben. Ein Paar Bitleitungen (BLi, ) sind an einem Endabschnitt derselben derart zusammengelegt, daß diese Bitleitungen parallel zueinander verlaufen. Dieses Paar paralleler Bitleitungen (BL0, ) ist an ihrem Endabschnitt an einen dynamischen Leseverstärker (SA0) angeschlossen, der auf ein Aktivierungssignal (psi s0) anspricht. Ein benachbartes Bitleitungspaar hat eine Bitleitung (BL1), die zwischen den vorstehend genannten Bitleitungen (BL0, ) liegt. Diese benachbarten zusammengelegten Bitleitungen (BL1, ) legen die Bitleitung () gemäß Fig. 15 zwischen sich. Ein Leseverstärker (SA1) ist an einen Endabschnitt der benachbarten Bitleitungen (BL1, ) angeschlossen, der entgegengesetzt zur Position des Leseverstärkers (SA0) liegt. Der Leseverstärker (SA1) arbeitet abhängig von einem Aktivierungssignal (psi s1). Parallele Wortleitungen (WL0, WL1, WL2, WL3, . . .) verlaufen senkrecht zu den zusammengelegten Bitleitungen (BL, ). Speicherzellen (M1, M2, M3, M4, . . .) sind an den Kreuzungsstellen zwischen den Bitleitungen (BL, ) und den Wortleitungen (W1) in einer in Fig. 15 dargestellten Weise vorgesehen.

Wird im DRAM (80) eine bestimmte Speicherzelle, beispielsweise die Speicherzelle (M2) zum Datenlesen ausgewählt, so wird der Leseverstärker (SA1) eines ausgewählten Bitleitungspaares (BL1, ) abhängig von der Pegeländerung vom H-Pegel auf L-Pegel im Aktivierungssignal (psi s1) in Betrieb genommen, und der Lesevorgang beginnt. Zu diesem Zeitpunkt wird der andere Leseverstärker (SA0), der an das nicht ausgewählte Bitleitungspaar (BL0), ) angeschlossen ist, untätig gehalten, da das Aktivierungssignal (psi s0) den H-Pegel beibehält. Bei einer derartigen Anordnung wird das Spannungspotential auf den nicht ausgewählten, zusammengelegten Bitleitungen (BL0, ), die einander zugewandt sind, wobei die ausgewählte Bitleitung (BL1) zwischen ihnen liegt, kontinuierlich auf der Vorladespannung (Vpc) gehalten. Es ist somit möglich, jegliche Überlagerungsstörung zu unterdrücken oder sie daran zu hindern, von den benachbarten Bitleitungen (BL0, ) auf das ausgewählte Bitleitungspaar (BL1, ) überzugehen, auf dem der Datenlesevorgang der gelesenen Daten durchgeführt wird.

Es wird auf Fig. 16 Bezug genommen, in welcher ein abgeändertes DRAM eines Bautyps mit "offener Bitleitung" entsprechend der fünften Ausführungsform der Erfindung dargestellt ist, das allgemein mit dem Bezugszeichen (90) bezeichnet ist. Die Lageanordnung der Speicherzellen, die an den Kreuzungspunkten zwischen den Bitleitungen (BL, ) und den Wortleitungen (WL) im DRAM (90) vorgesehen sind, ist im wesentlichen die gleiche wie bei den DRAMs gemäß den Fig. 7, 11 und 13. Das DRAM (90) ist dadurch gekennzeichnet, daß ein Leseverstärker (SAi) (i = 1, 2, . . .) gemeinsam für zwei benachbarte Bitleitungspaare in Offen-Bauart vorgesehen ist. Gemäß Fig. 16 ist ein Leseverstärker (SA1) gemeinsam bezüglich eines Bitleitungspaares (BL0, ) und eines Bitleitungspaares (BL1, ) vorgesehen. In ähnlicher Weise ist ein Leseverstärker (SA2) gemeinsam bezüglich eines Bitleitungspaars (BL2, ) und eines Bitleitungspaares (BL3, ) vorgesehen.

Es wird darauf hingewiesen, daß eine Torschaltung vorhanden ist, die es dem gemeinsamen Leseverstärker (SA1) gestattet, selektiv mit einem der beiden Bitleitungspaare verbunden zu werden, die zusammen an den gemeinsamen Leseverstärker (SA1) angeschlossen sind. Diese Torschaltung umfaßt Schalttransistoren (T1, T2, . . ., T8) gemäß Fig. 16. Insbesondere sind die Bitleitungen (BL0, ) an den Leseverstärker (SA1) jeweils über Schalttransistoren (T1, T2) angeschlossen; die Bitleitungen (BL1, ) sind jeweils über Schalttransistoren (T3, T4) an den gleichen Leseverstärker (SA1) angeschlossen. In ähnlicher Weise sind die Bitleitungen (BL2, ) jeweils über Schalttransistoren (T5, T6) an den Leseverstärker (SA2) angeschlossen, die Bitleitungen (BL3, ) sind jeweils über Schalttransistoren (T7, T8) mit dem gleichen Leseverstärker (SA2) verbunden. Diese Transistoren (T1, T2, T5, T6) werden an ihren Gateelektroden mit einem Schaltsteuersignal (phi0) versorgt und führen abhängig von diesem Signal einen Schaltvorgang durch. Die übrigen Transistoren (T3, T4, T7, T8) werden an ihren Gateelektroden mit einem unterschiedlichen Schaltsteuersignal (phi1) versorgt, abhängig von welchem diese Transistoren gleichzeitig einen Schaltvorgang durchführen. Bezüglich des Leseverstärkers (SA1) werden die Transistoren (T1, T2) sowie die Transistoren (T3, T4) abwechselnd leitend gemacht. Daher können das Bitleitungspaar (BL0, ) und das dazu benachbarte Bitleitungspaar (BL1, ) abwechselnd mit dem Leseverstärker (SA1) verbunden werden.

Ein Lesezyklus wird im DRAM (90) eingestellt, wenn ein extern zugeführtes Steuersignal (RAS) zum Zeitpunkt (t1) gemäß Fig. 17 auf den L-Pegel geändert wird. Beispielsweise werden eine Wortleitung (WL0) und eine Pseudowortleitung (DWL0) ausgewählt; das Spannungspotential auf diesen Wortleitungen wird vom L-Pegel auf H-Pegel geändert. Die Speicherdaten werden nun jeweils auf die Bitleitungen (BL0, BL2, . . .) und die Pseudobitleitungen (, , . . .) ausgelesen. Zu diesem Zeitpunkt wird das Steuersignal (phi1) geändert, um den L-Pegel statt des H-Pegels anzunehmen. Das Steuersignal (phi0) behält den H-Pegel bei. Daher wird nur den ausgewählten Bitleitungspaaren (BL0, , BL2, , . . .) ein Anschluß an die Leseverstärker (SA1, SA2, . . .) gestattet; die übrigen, nicht ausgewählten Bitleitungspaare (BL1, , BL3, , . . .) sind elektrisch von diesen Leseverstärkern (SA1, SA2, . . .) getrennt. Dies heißt, daß, während ein Lesevorgang bezüglich der ausgewählten Bitleitungspaare (BL0, , BL2, , . . .) ausgeführt wird, die nicht ausgewählten Bitleitungspaare (BL1, , BL3, , . . .) zwangsweise in den "elektrischen Schwebezustand" gebracht werden und die Vorladespannung (Vpc) gemäß Fig. 17 beibehalten wird, so daß jegliche Überlagerungsstörung unterdrückt oder daran gehindert werden kann, von den nicht ausgewählten Bitleitungspaaren infolge einer dazwischenliegenden Kopplungskapazität auf die ausgewählten Bitleitungspaare eingeprägt zu werden.

Claims (14)

1. Dynamischer Speicher mit wahlfreiem Zugriff, mit

• - einer Vielzahl von Bitleitungspaaren (BL, ), die jeweils eine erste Bitleitung (BL) und eine zweite Bitleitung ) umfassen;
• - einer Vielzahl von ersten und zweiten Wortleitungen (WL bzw. DWL), die die Bitleitungen von diesen isoliert kreuzen;
• - Speicherzellen (M), die an Kreuzungspunkten zwischen den ersten Bitleitungen (BL) und den ersten Wortleitungen (WL) angeordnet sind;
• - Pseudozellen (WM), die an Kreuzungspunkten zwischen den zweiten Bitleitungen (BL) und den zweiten Wortleitungen (DWL) angeordnet sind; und
• - Leseverstärkern (SA), die mit jeweils einem Bitleitungspaar (BL, ) verbunden sind;

dadurch gekennzeichnet, daß der dynamische Speicher ferner Spannungssteuerungseinrichtungen (EQ, 22, 24) umfaßt, die, wenn eine mit einer ausgewählten Wortleitung (WL) und einer ersten Bitleitung (BL0) eines ausgewählten Bitleitungspaares verbundene Speicherzelle (M1) gelesen werden soll, die zweite Bitleitung () des gewählten Bitleitungspaares während eines vorbestimmten Zeitintervalles (τ) in einen Niedrigimpedanzzustand versetzt, nachdem die gewählte Wortleitung (WL) angesteuert ist, und bevor der mit dem gewählten Bitleitungspaar (BL0, ) verbundene Leseverstärker (SA1) aktiviert wird, um so ein Übersprechen von Störungen auf einem dem gewählten Bitleitungspaar (BL0, ) nächstliegenden Bitleitungspaar (BL1, ) auf das gewählte Bitleitungspaar (BL0, ) zu eliminieren.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungssteuerungseinrichtungen Schalteinrichtungen (Q8, Q12, Q14; Q15, Q16, Q17) zum selektiven Verbinden der zweiten Bitleitung () des ausgewählten Bitleitungspaares mit einer konstanten Spannung (VPC, VDC) umfassen.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Spannungssteuerungseinrichtungen Schalteinrichtungen (Q15, Q16, Q17) in den Pseudozellen zum selektiven Verbinden der zweiten Bitleitung des ausgewählten Bitleitungspaares mit einer konstanten Spannung (VDC) umfassen.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Schalteinrichtungen einen spannungsgesteuerten Schalttransistor (Q15, Q16, Q17) umfassen, der in einer der Pseudozellen (DM1, DM2, . . . DMn) angeordnet ist.

5. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Schalteinrichtungen spannungsgesteuerte Schalttransistoren (Q15, Q16, Q17) umfassen, die in den Pseudozellen (DM1, DM2, . . . DMn) angeordnet sind, die einer der zweiten Wortleitungen zugeordnet sind.

6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die Schalttransistoren Feldeffektransistoren umfassen, deren Drain gemeinsam mit der konstanten Spannung verbunden sind, und deren Gate über eine Leitung (DCW) verbunden sind, und die Feldeffekttransistoren auf ein Spannungspotential auf der Leitung (DCW) hin leitend gesteuert werden.

7. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß jeder der Feldeffekttransistoren eine Sourceelektrode aufweist, die mit einem Transistor der entsprechenden Pseudozelle verbunden ist.

8. Dynamischer Speicher mit wahlfreiem Zugriff, mit

• - einer Vielzahl von Bitleitungspaaren (BL, ), von denen jedes erste Bitleitungen (BL) und zweite Bitleitungen () einschließt, wobei die ersten und zweiten Bitleitungen eines jeden Paares auf einer Linie ausgerichtet angeordnet sind,
• - ersten und zweiten Wortleitungen (WL, DWL), die die Vielzahl von Bitleitungspaaren isoliert kreuzen,
• - Speicherzellen (M), die an Kreuzungspunkten zwischen den ersten Bitleitungen (BL) und den ersten Wortleitungen (WL) angeordnet sind,
• - Pseudozellen (WM), die an Kreuzungspunkten zwischen den zweiten Bitleitungen (BL) und den zweiten Wortleitungen (DWL) angeordnet sind, und
• - Leseverstärkern (SA), die jeweils mit der Vielzahl von Bitleitungspaaren verbunden sind,

dadurch gekennzeichnet, daß der Speicher ferner Spannungssteuerungseinrichtungen (EQ, 22, 24) umfaßt, um zu einer gewählten ersten Bitleitung (BL2) eines gewählten Bitleitungspaares auf den Seiten benachbarte Bitleitungen (BL1, BL3) in einen elektrisch abgetrennten Zustand zu versetzen oder auf ein vorgewähltes Spannungspotential zu legen, wenn eine gewählte Speicherzelle (M3), die mit einer gewählten Wortleitung (WL) und der ersten Bitleitung (BL2) des gewählten Bitleitungspaares verbunden ist, gelesen werden soll, um dadurch Störeinflüsse von den benachbarten Bitleitungen auf die gewählte erste Bitleitung (BL2) zu eliminieren.

9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß die Spannungssteuerungseinrichtung die mit den benachbarten Bitleitungen (BL1, BL3) verbundenen Leseverstärker (SA1, SA3) inaktiviert.

10. Speicher nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungssteuerungseinrichtung die benachbarten Bitleitungen (BL1, BL3) an eine Vorladespannung (VPC) legt.

11. Speicher nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Spannungssteuerungseinrichtung Schalttransistoreinrichtungen (T1, T3, DT1, DT3) zum Trennen des ausgewählten Bitleitungspaares von der Vorladespannung (VPC) umfaßt, bevor die gewählte erste Wortleitung (WL) angesteuert wird.

12. Speicher nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Spannungssteuerungseinrichtung Schalttransistoreinrichtungen (T, DT) zum Trennen aller ersten und zweiten Bitleitungen einschließlich dem gewählten Bitleitungspaar und den benachbarten Bitleitungen (BL1, BL3) von der Vorladespannung (VPC) umfaßt, bevor die gewählte erste Wortleitung (WL) angesteuert wird.