DE19756929B4

DE19756929B4 - Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe

Info

Publication number: DE19756929B4
Application number: DE19756929A
Authority: DE
Inventors: Jin-Hong Anyang Ahn
Original assignee: LG Semicon Co Ltd
Current assignee: Conversant IP NB 868 Inc
Priority date: 1996-12-30
Filing date: 1997-12-19
Publication date: 2004-02-12
Anticipated expiration: 2017-12-20
Also published as: JPH10199234A; DE19756929A1; KR100242998B1; KR19980058196A; US6002625A

Abstract

Zellenarray- und Leseverstärkerstruktur für Halbleiterspeichervorrichtung mit verringerter Empfindlichkeit für Rauschen, umfassend:
eine Vielzahl von Leseverstärkern (SA0, SA1,...; SA0', SA1', ...), die in Schaltungseinheiten über und unter einem Paar von Arrays (CA0, CA1,...) von Speicherzellen angeordnet sind, wobei:
das Paar von Arrays (CA0, CA1,...) von Speicherzellen eine gefaltete Bitleitungsstruktur aufweist, bei der eine Hälfte von solchen Speicherzellen von jedem Array an Überschneidungen von Wortleitungen (WL0, WL1,...) und Bitleitungen (BL1, BL2,...; BL0, BL1,...), die einer entsprechenden einen oder anderen Schaltungseinheit zugeordnet sind, angeschlossen ist,
Leseverstärker einer ersten Schaltungseinheit der Schaltungseinheiten, die jeweils einen Eingangsanschluß hiervon aufweisen, der wahlweise jeweils mit einem entsprechenden ersten Paar der Bitleitungen eines benachbarten ersten Arrays der Speicherzellenarrays verbindbar ist, und einen anderen Eingangsanschluß aufweisen, der jeweils wahlweise mit einem ersten Paar von Bitleitungen eines nicht-benachbarten zweiten Speicherzellenarrays der Speicherzellenarrays verbindbar ist, und
Leseverstärker einer zweiten Schaltungseinheit der Schaltungseinheiten, die einen Eingangsanschluß hiervon haben, der jeweils wahlweise mit einem entsprechenden zweiten Paar von Bitleitungen des zweiten Speicherzellenarrays verbindbar ist, und einen anderen Eingangsanschluß hiervon aufweisen, der jeweils wahlweise mit einem entsprechenden zweiten Paar von Bitleitungen des ersten Zellenarrays verbindbar ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Speicherzellenarray- und Leseverstärkerstruktur für eine Halbleiterspeichervorrichtung mit verbesserten Rauscheigenschaften und verringerter Größe und insbesondere auf eine verbesserte Speicherzellenarray- und Leseverstärkerstruktur, die die Kapazität einer Bitleitung während eines Abtast- bzw. Lesebetriebes vermindert und ein Kopplungsrauschen unterbindet, das aufgrund einer Kopplung zwischen benachbarten Bitleitungen auftritt.

1 ist ein schematisches Schaltungsdiagramm, das eine herkömmliche Speicherzellenarray- und Leseverstärkerstruktur einer Halbleiterspeichervorrichtung veranschaulicht, wie es beispielsweise aus US-5,499,205 bekannt ist.

Wie hier gezeigt ist, umfassen Zellenarrays CAO bis CAn jeweils eine gefaltete Bitleitungsstruktur, bei der Speicherzellen an den Überschneidungen zwischen jeder zweiten Wortleitung WLO bis WLn und Bitleitung BL1, BL1,... BLn, BLn angeordnet sind.

Geradzahlige Paare der Bitleitungen BL und BL sind mit einem Mehrfach-Leseverstärker SA, der in einer Schaltungseinheit über dem Zellenarray CAO angeordnet ist, über Blockwählschalter 3 und 4 verbunden. Die Bitleitungen BL und BL sind auch über Bitleitungs-Vorladungsschalter 1 und 2 mit einer Vorladungsspannungsleitung VBLP und einer (nicht gezeigten) Versorgungseinheit verbunden.

Ungeradzahlige Paare der Bitleitungen BL und BL sind mit entsprechenden Leseverstärkern SA, die in einer Schaltung unterhalb des Zellenarrays CA0 angeordnet sind, über Blockwählschalter 3 und 4 verbunden. Die Bitleitungen sind mit einer (nicht gezeigen) Vorladungs-Spannungsversorgungseinheit durch die Vorladungsleitung VBLP über Bitleitungs-Vorladungsschalter 1 und 2 verbunden. Die Gates der Schalter 1 und 2 sind an eine Vorladungssteuerleitung BP0 angeschlossen.

Die benachbarten Zellenarrays CA umfassen gemeinsame Leseverstärker SA, d. h., es gibt ein Array von Leseverstärkern zwischen jedem Paar von Zellenarrays. Die oben beschriebenen Zellenarrays CA sind in einer Mehrfachzellenstruktur angeschlossen, um so Mehrfachzellenarrays zu bilden.

2 ist ein schematisches Schaltungsdiagramm in Einzelheiten, das eine Leseverstärkerschaltung veranschaulicht, wie diese in dem Schaltbild von 1 gezeigt ist.

Wie hier gezeigt ist, sind ein PMOS-Transistor PM1, ein erster NMOS-Transistor NM1 und ein zweiter NMOS-Transistor NM2, die in Reihe zwischen einer Spannung Vcc und einer Massespannung Vss liegen, vorgesehen. Source des Transistors PM1 ist mit der Spannung Vcc beaufschlagt, und Drain ist an eine Signalleitung SPC und Source des Transitors NM1 angeschlossen. Drain des Transistors NM1 ist mit Drain bzw. einem entsprechenden Anschluß SNC des Transistors NM2 verbunden. Drain des Transistors NM2 ist mit Masse beaufschlagt. Gate des PMOS-Transistors PM1 ist mit einem Signal SPE versorgt. Gate des NMOS-Transistors NM2 ist mit einer Signalleitung SNE verbunden. Gate des Transistors NM1 ist an eine Signalleitung SAEQ angeschlossen. Für die NMOS-Transistoren NM1 und NM2 liegen mehrere Leseverstärker SA parallel zwischen gemeinsamer Drain SPC des PMOS-Transistors PM1 und gemeinsamer Drain SNC des NMOS-Transistors NM2.

Der Betrieb der herkömmlichen Zellenarray- und Leseverstärkerstruktur wird nunmehr anhand der 1 bis 3H näher erläutert.

Zunächst werden die Blockwählschalter 3 und 4 durch ein Hochpegel-Blockwählsignal BS0, wie dieses in 3C gezeigt ist, eingeschaltet. Die Möglichkeit, daß das Zellenarray CAO gewählt wird, soll nunmehr erläutert werden.

Wenn ein Zeilenadreß-Strobe- bzw. Abtastsignal RAS (das den DRAM aktiviert) auf einem niedrigen Pegel ist (wie dies in 3A gezeigt ist), nimmt eine entsprechende Wortleitung WLO einen hohen Pegel an (wie dies in 3B gezeigt ist), so daß die Daten von den Speicherzellen, die mit der Wortleitung WLO verbunden sind, auf der an die Speicherzellen angeschlossenen Bitleitung geführt werden.

Die Bitleitungs-Vorladungsschalter 1 und 2 werden durch ein Niederpegel-Bitleitungs-Vorladungssignal BP0 (wie in 3D gezeigt) ausgeschaltet, so daß die die Daten von den zugegriffenen Speicherzellen führenden Bitleitungen nicht vorgeladen werden.

Daher werden die auf den Bitleitungen geführten Daten in die Leseverstärker SA eingegeben, die in den Schaltungseinheiten angeschlossen sind, welche oberhalb und unterhalb des Zellenarrays CAO über die Blockwählschalter 3 und 4 angeordnet sind.

Wenn, wie in den 3E und 3F gezeigt ist, das Leseverstärker-PMOS-Transistor-Freigabesignal SPE und das Leseverstärker-Ausgleichsignal SAEQ beide auf einem niedrigen Pegel sind und das Leseverstärker-NMOS-Transistor-Freigabesignal SNE sich auf dem hohen Pegel befindet, so werden der PMOS-Transistor PM1 und der NMOS-Transistor NM2 eines Leseverstärkercontrollers eingeschaltet, während der NMOS-Transistor NM1 ausgeschaltet wird, so daß die P-seitige Drainleitung SPC, wie in 3G gezeigt ist, den hohen Pegel (Vcc) annimmt, während an der N-seitigen Drainleitung SNC der niedrige Pegel (Vss) vorgesehen ist.

Daher werden die Leseverstärker SA, die in den Schaltungseinheiten angeschlossen sind, die oberhalb und unterhalb der Zellenarrays SAO liegen, wie dies in 3H gezeigt ist, aktiviert, und der Lesebetrieb der auf den Bitleitungen geführten Daten wird vorgenommen.

Wenn das Signal RAS einen hohen Pegel annimmt, so wird die Wortleitung WL mit einem niedrigen Pegel beaufschlagt, um die Ausgabe von Zellendaten zu sperren, und die Bitleitungs-Vorladungsschalter 1 und 2 werden durch ein Hochpegel-Bitleitungs-Vorladungssignal BP0 eingeschaltet, so daß die Bitleitungen auf eine Bitleitungs-Vorladungsspannung VBLP vorgeladen werden.

Wenn zusätzlich das Leseverstärker-PMOS-Transistor-Freigabesignal SPE und das Leseverstärker-Equalizer- bzw. Ausgleichungssignal SAEQ beide auf einem hohen Pegel sind und sich das Leseverstärker-NMOS-Transistor-Freigabesignal SNE auf einem niedrigen Pegel befindet, wird der NMOS-Transistor NM1 eingeschaltet, so daß die Drainleitungen SPC und SNC, wie dies in 3G gezeigt ist, zu der Bitleitungs-Vorladungsspannung VBLP ausgeglichen sind.

Da jedoch in dem herkömmlichen Zellenarray und dem herkömmlichen Leseverstärker die Bitleitungspaare der Bitleitung BL und der Bitleitung BL benachbart zueinander sind, kann ein Kopplungsrauschen dazwischen einfach auftreten.

Wenn insbesondere die Wortleitung WL auf dem hohen Pegel ist, fließen die Ladungen von den aktivierten Zellen längs der Bitleitung BL. Werden zu dieser Zeit die benachbarten Bezugsbitleitungen BL durch die Kopplungskapazität beeinflußt, nimmt die Spannungsdifferenz zwischen den Bitleitungen BL und den Bitleitungen BL ab, so daß die Toleranz für Rauschen während eines Datenabtastens reduziert wird, was bedeutet, daß sich die Empfindlichkeit gegenüber Rauschen steigert sich.

Zusätzlich werden mit steigender Datenkapazität des DRAM und abnehmendem Abstand zwischen den Bitleitungen die oben aufgezeigten Probleme noch stärker betont.

Es ist demgemäß Aufgabe der vorliegenden Erfindung, eine Zellenarray- und Leseverstärkerstruktur zu schaffen, die eine verbesserte Rauscheigenschaft aufweist, welche die obigen, beim Stand der Technik auftretenden Probleme überwindet; außerdem soll eine verbesserte Zellenarray- und Leseverstärkerstruktur geschaffen werden, die die angestrebten verbesserten Rauscheigenschaften erreicht, indem eine Kapazität einer Bitleitung während eines Lesebetriebes vermindert und ein Kopplungsrauschen, das aufgrund einer Kopplung zwischen benachbarten Bitleitungen auftritt, merklich reduziert werden; schließlich soll eine verbesserte Zellenarray- und Leseverstärkerstruktur geschaffen werden, die ein reduziertes Rauschen zeigt, indem als Bezugsbitleitung eine Bitleitung von einem Array der Speicherzellen außer dem Array, zu dem die Bitleitung gehört, herangezogen wird, um so einen vorbestimmten Abstand zwischen einer Bitleitung und einer Bezugsbitleitung zu bewirken.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung eine Zellenarray- und Leseverstärkerstruktur, wie diese im Patentanspruch 1 bzw. 6 angegeben ist, sowie eine Halbleiterspeicherstruktur mit den Merkmalen des Patentanspruches 9.

Gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung sind eine Zellenarray- und Leseverstärkerstruktur vorgesehen, die eine verringerte Empfindlichkeit gegenüber Rauschen aufweist, wobei die Struktur folgendes umfaßt: Leseverstärker für eine erste Schaltungseinheit von Schaltungseinheiten, deren jede einen Eingangsanschluß hiervon, der mit einem entsprechenden ersten Paar von Bitleitungen von einem benachbarten ersten Array der Speicherzellenarrays verbunden ist, und einen anderen Eingangsanschluß hiervon, der gemeinsam an ein erstes Paar der Bitleitungen von einem nicht-benachbarten zweiten einen Array der Speicherzellenarrays verbunden ist, aufweist, und Leseverstärker einer zweiten Einheit der Schaltungseinheiten mit einem Eingangsanschluß hiervon, der gemeinsam an ein entsprechendes zweites Paar der Bitleitungen des zweiten Speicherzellenarrays angeschlossen ist, und mit einem anderen Eingangsanschluß hiervon, der an ein entsprechendes zweites Paar der Bitleitungen des ersten Zellenarrays angeschlossen ist.

Zur Lösung obiger Aufgabe sind gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung eine Zellenarray- und Leseverstärkerstruktur vorgesehen, die in der Lage ist, Rauscheigenschaften zu verbessern, und aufweist: Leseverstärker einer ersten Einheit der Schaltungseinheiten, die jeweils einen Eingangsanschluß hiervon haben, der mit einer ersten Bitleitung eines benachbarten ersten Arrays der Zellenarrays und mit einem anderen Eingangsanschluß hiervon mit einer ersten Bitleitung eines nicht-benachbarten zweiten Zellenarrays der Zellenarrays verbunden ist, und Leseverstärker einer zweiten Schaltungseinheit der Schaltungseinheiten, die jeweils einen Eingangsanschluß hiervon, der mit einer zweiten Bitleitung des ersten Zellenarrays verbunden ist, und einen anderen Eingangsanschluß hiervon, der mit einer zweiten Bitleitung des zweiten Zellenarrays verbunden ist, aufweisen.

Ein vorteilhaftes Verfahren zum Erfassen eines Datums mittels eines Leseverstärkers in einer Speicherzelle innerhalb eines Arrays von Speicherzellen in einer Speichervorrichtung umfaßt die folgenden Schritte: selektives Verbinden einer Bitleitung von einem zuerst gegebenen Array von Speicherzellen mit einem ersten Eingang des Leseverstärkers und selektives Verbinden einer Bitleitung als einer Bezugsbitleitung von einem zweiten gegebenen Array der Speicherzellen mit einem zweiten Eingang des Leseverstärkers.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich insbesondere auch aus den Unteransprüchen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
1 ein schematisches Schaltungsdiagramm, das eine herkömmliche Zellenarray- und Leseverstärkerstruktur veranschaulicht,
2 ein schematisches Schaltungsdiagramm in Einzelheiten, das einen in 1 gezeigten Leseverstärker darstellt,
3A bis 3H den zeitlichen Verlauf von Wellenformen von Signalen in jedem Element der in 1 gezeigten Schaltung,
4 ein Diagramm, das eine Zellenarray- und Leseverstärkerstruktur gemäß der vorliegenden Erfindung darstellt,
5A bis 5H den zeitlichen Verlauf von Wellenformen von Signalen in jedem Element der in 4 gezeigten Schaltung,
6 ein schematisches Schaltungsdiagramm, das Mehrfachzellenarrays gemäß der vorliegenden Erfindung zeigt, und
7 ein schematisches Schaltungsdiagramm, das Mehrfacharrays gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung zeigt.
4 ist ein schematisches Schaltungsdiagramm, das ein Zellenarray und eine Leseverstärkerstruktur gemäß der vorliegenden Erfindung veranschaulicht, wobei dieses Ausführungsbeispiel in der Lage ist, Rauscheigenschaften zu verbessern.
Wie in 4 gezeigt ist, umfaßt die Zellenarray- und Leseverstärkerstruktur gemäß der vorliegenden Erfindung eine gefaltete Bitleitungsstruktur. Insbesondere sind in Zellenarrays CA0 bis CAn Zellen abwechselnd an Überschneidungen von Wortleitungen WLO bis WLn und Paaren von Bitleitungen BL1, BLl,..., BLn BLn gelegen.
Zusätzlich sind die geradzahligen Bitleitungen BL und BL des Zellenarrays CA0 wahlweise über jeweils Blockwählschalter 3 und 4 einer über dem Zellenarray CA0 angeordneten Schaltungseinheit mit einem Eingangsanschluß des Leseverstärkers SA0 verbindbar. Auch sind die geradzahligen Bitleitungen BL und BL des nächsten Zellenarrays CA1 wahlweise über jeweils die Blockwählschalter 3 und 4 einer über dem Zellenarray CA1 angeordneten Schaltungseinheit mit einem anderen Eingangsanschluß des Leseverstärkers SA0 über eine zusätzliche Verbindungsleitung verbindbar.
Die ungeradzahligen Bitleitungen BL und BL des Zellenarrays sind wahlweise über jeweils die Blockwählschalter 3 und 4 einer unter dem Zellenarray CA0 angeordneten Schaltungseinheit verbindbar und wirken als ein Eingangsanschluß des Leseverstärkers SA0' der Schaltungseinheit, die unter dem Zellenarray CA1 angeordnet ist, welche über eine zusätzliche Verbindungsleitung angeschlossen ist. Die ungeradzahligen Bitleitungen BL und BL des Zellenarrays CA1 sind wahlweise über die Blockwählschalter 3 bzw. 4 der unter dem Zellenarray CA1 angeordneten Schaltungseinheit verbindbar und wirken als ein anderer Eingangsanschluß des Leseverstärkers SA0'.
In die Gates der Bitleitungs-Vorladungsschalter 1 und 2 werden ein linkes Bitleitungs-Vorladungssignal BPL und ein rechtes Bitleitungs-Vorladungssignal BPR jeweils eingegeben. In die Gates der Blockwählschalter 3 und 4 werden ein linkes Blockwählsignal BSL bzw. ein rechtes Blockwählsignal BSR eingespeist.
Zusätzlich liegt ein Leseverstärker SA unmittelbar neben lediglich einer Seite von jedem der Zellenarrays CA0 bis CAn–1. Lediglich die Blockwählschalter 3 und 4 und die Bitleitung-Vorladungsschalter 1 und 2 sind unmittelbar neben der anderen Seite der Zellenarrays CA0 bis CAn-1 angeordnet. Daher sind die Leseverstärker SA lediglich an jedem zweiten Zellenarray CA vorgesehen.
Das Lese- bzw. Abtastverfahren des Zellenarrays und die Leseverstärkerstruktur gemäß der vorliegenden Erfindung werden im folgenden beschrieben.
Zunächst wird in dem Fall, daß eine erste Wortleitung WL0 des ersten Zellenarrays CA0 gewählt ist, der Abtastbetrieb nunmehr erläutert.
Wenn das Signal/RAS, wie dieses in 5A gezeigt ist, auf einen niedrigen Pegel freigegeben ist, nimmt die Wortleitung WL0, wie in 5B dargestellt ist, einen hohen Pegel an, um so auf die Zellen zuzugreifen, die mit der Wortleitung WL0 verbunden sind.
Da die Zellenarrays CA0 bis CAn eine gefaltete Bitleitungsstruktur haben, in der die Hälfte der Zellen (an den Schnittstellen von jeder abwechselnden Wortleitung WL0 bis WLn und den Bitleitungen BL1 und BL1) angeschlossen sind, werden die Bitleitungen BLl,..., BLn (die aktiviert sind und die Zellendaten ausgeben) geschaltet.
Wenn, wie in 5C gezeigt ist, das linke Blockwählsignal BSL, das in den Blockwählschalter 3 (der Schaltungseinheiten, die oberhalb und unterhalb des Zellenarrays CA0 vorgesehen sind) eingegeben ist, auf einem hohen Pegel ist, und wenn das rechte Blockwählsignal BSR, das in die Blockwählschalter 4 eingegeben ist, auf einem niedrigen Pegel ist, ist die mit der aktivierten Zelle verbundene Bitleitung BL an den Leseverstärker SA0 angeschlossen.
In dem Block, in welchem Wortleitungen WL nicht gewählt sind, nehmen das linke Blockwählsignal BSL und das rechte Blockwählsignal BSR alle einen niedrigen Pegel an.
Zusätzlich werden ein linkes Bitleitung-Vorladungs-(BPL)-Signal mit niedrigem Pegel und ein rechtes Bitleitungs-Vorladungs-(BPR)-Signal mit hohem Pegel, wie in 5D gezeigt ist, in die Bitleitungs-Vorladungsschalter 1 und 2 eingespeist, so daß die Daten von den Speicherzellen führenden Bitleitungen nicht vorgeladen werden. Zu dieser Zeit nehmen das Bitleitungs-Vorladungs-Links-(BPL)-Signal und das Bitleitungs-Vorladungs-Rechts-(BPR)-Signal des Blockes, der nicht gewählt ist, den hohen Pegel an.
Wenn, wie in den 5E und 5F gezeigt ist, das Leseverstärker-PMOS-Transistor-Freigabesignal SPE und das Leseverstärker-Ausgleichssignal SAEQ sowie das Leseverstärker-NMOS-Transistor-Freigabesignal SNE auf dem hohen Pegel sind, werden die PMOS-Transistoren PM1 und die NMOS-Transistoren NM2 der Controller der Leseverstärker SA0,..., SAn–1 und der Leseverstärker SA0',..., SAn–1' eingeschaltet, und die NMOS-Transistoren NM1 werden jeweils ausgeschaltet. Die Drainleitung SPC nimmt, wie in 5G gezeigt ist, den hohen Pegel an, und die Drainleitung SNC erhält den niedrigen Pegel, um so den Leseverstärker SA zu betreiben.
Daher empfangen die Leseverstärker SA0,..., SAn–1 der oberhalb der Zellenanordnung CA0 angeordneten Schaltungseinheit die Daten von der Leitung der geraden Paare der Bitleitungen des Arrays CA0 über einen Eingangsanschluß der Leseverstärker, und sie empfangen die Daten von der Leitung der geraden Paare der Bitleitungen von dem Zellenarray CA1, um so die Lese- bzw. Abtastoperation auszuführen, wie dies in 5H gezeigt ist.
Die Leseverstärker SA0',..., SAn–1' der Schaltungseinheit, die unterhalb des Zellenarrays CA1 angeordnet sind, empfangen die Daten von den ungeradzahligen Bitleitungspaaren des Zellenarrays CAO über einen von dessen Eingangsanschlüssen, und sie empfangen die Daten von den ungeradzahligen Bitleitungspaaren des Zellenarrays CA1 über jeweils deren anderen Eingangsanschluß, um so die Abtastoperation auszuführen, wie dies in 5H gezeigt ist.
In diesem Fall werden die Bitleitungskapazitäten von den Leseverstärkern SA0,..., SAn–1 und SA0',..., SAn–1' aus identisch, da die Leitungen, die mit den Leseverstärker-Eingangsanschlüssen verbunden sind, im wesentlichen die gleiche Länge haben.
Da die betrachteten Kapazitäten immer von einer gemeinsamen Bitleitung und einer nicht-benachbarten zusätzlichen Verbindungsleitung von einem anderen Zellenarray vorliegen, ist es möglich, die Rauschspanne während einer Abtastoperation zu steigern. Zusätzlich wirkt die nicht-verbundene Leitung eines Bitleitungspaares wie ein Isolator zwischen der verbundenen Bitleitung und der Leitung, die zu dem anderen Anschluß des Leseverstärkers führt. Dies beruht darauf, daß die nicht-verbundene Bitleitung nicht vorgeladen ist, was im Gegensatz zu der verbundenen Bitleitung ist, die gerade vorgeladen ist.
Zusätzlich wird, wie in 6 gezeigt ist, die Zellenarraystruktur ausgedehnt. Diese Leseverstärker SA sind zwischen zwei Zellenarraypaaren gelegen, wobei jedes Paar zwei Zellenarrays hat. Die in den äußersten Rändern der Zellenarrays vorgesehenen Leseverstärker SA haben eine zusätzliche Verbindungsleitung, die an einer Seite hiervon angeschlossen ist, und eine gemeinsame Bitleitung, die an einer anderen Seite hiervon verbunden ist. Daher kann, wie in 6 gezeigt ist, ein Abgleich in den Bitleitungskapazitäten der äußersten Zellenarrays beibehalten werden, indem Anpaßkapazitäten C1 bis Cn und C1' bis Cn' angeschlossen oder die gemeinsamen Bitleitungen ausgedehnt werden.
7 ist ein schematisches Schaltungsdiagramm, das Mehrfachzellenarrays gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht. Wie hier gezeigt ist, umfassen verschieden von der Struktur der in 5 gezeigten gefalteten Bitleitungen die Mehrfachzellenarrays gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung eine offene Bitleitungsstruktur. Auf allen Bitleitungen BL und BL und Wortleitungen WL sind Zellen an jeder Überschneidung zwischen den Bitleitungen BL und BL und den Wortleitungen WL jeweils vorgesehen.
Beispielsweise ist in 7 die Bitleitung BL01 des Zellenarrays CA0 mit einem Eingangsanschluß des Leseverstärkers SA0 (über einen Blockwählschalter 5) verbunden, der über dem Zellenarray CA0 angeordnet ist. Die Bitleitung BL11 des Zellenarrays CA1 (das sich unterhalb des Leseverstärkers SA0 und in das Array CA0 erstreckt) ist mit dem anderen Eingangsanschluß des Leseverstärkers SA0 (über den Blockwählschalter 5) und über eine zusätzliche Verbindungsleitung verbunden.
Weiterhin ist im Beispiel von 7 die Bitleitung BL01 des Zellenarrays CA0 mit einem Eingangsanschluß des Leseverstärkers SA0' (angeordnet unter dem Zellenarray CA1) über den Blockwählschalter 5 (angeordnet unter dem Zellenarray CA0) verbunden. Die Bitleitung BL11 des Zellenarrays CAl ist mit dem anderen Eingangsanschluß des Leseverstärkers SA0' über den Blockwählschalter 5 (angeordnet unter dem Zellenarray CA1) verbunden.
Anstelle des Bitleitungs-Vorladungs-Links-Signales BPL und des Bitleitungs-Vorladungs-Rechts-Signales BPR von 4 wird ein Bitleitungs-Vorladungssignal BP in 7 verwendet. Anstelle des linken Blockwählsignales BSL und des rechten Blockwählsignales BSR von 4 wird ein Blockwählsignal BS in 7 benutzt.
Im Gegensatz zu 4, in welcher ein Leseverstärker jeweils vier Bitleitungen zugeordnet ist, ist in 7 jeder Leseverstärker jeweils zwei Bitleitungen zugewiesen.
Das Bitleitungs-Vorladungssignal BP wird in die Gates der mit den Bitleitungen BL und BL verbundenen MOS-Transistoren 6 eingegeben, bevor die Blockwählschalter 5 durch die Bitwählleitung BSL eingeschaltet werden. Die Bitleitung-Vorladungsspannung VBLP wird in Drain jedes Transistors 6 eingespeist, und Source jedes Transistors 6 ist jeweils mit einer Bitleitung BL oder BL verbunden.
Da der Betrieb dieses Ausführungsbeispiels der gleiche wie bei dem vorangehenden Ausführungsbeispiel in den 5A bis 5H ist, wird von einer näheren Erläuterung hier abgesehen.
Wie oben beschrieben ist, zeigt die Zellenarray- und Leseverstärkerstruktur der vorliegenden Erfindung hervorragende Rauscheigenschaften, da die Bitleitung BL und die Bezugsbitleitung BL nicht nebeneinander bzw. benachbart sind. Das heißt, die Bitleitung BL wird von einem Zellenarray gewählt und die Bezugsbitleitung BL wird von einem anderen Zellenarray gewählt. Auch wird die benachbarte Bitleitung nicht auf einen Vorladungspegel angehoben, so daß der Kopplungskapazitätseffekt vermindert ist, um so das Kopplungsrauschen zu verhindern.
Da zusätzlich die Kapazität der mit den Zellen verbundenen Bitleitung etwa das fünffache der Kapazität der zusätzlichen Verbindungsleitung beträgt, ist die Bitleitungskapazität, die der mit der zusätzlichen Verbindungsleitung verbundene Leseverstärker antrifft, vermindert, um so die Leistungsaufnahme zu der Zeit herabzusetzen, wenn der DRAM aktiviert wird, und die Rauschspanne (die Größe, um die das Signal einen Rauschpegel überschreitet) während der Abtastoperation zu steigern.
Wenn darüberhinaus die Zellenarray- und Leseverstärkerstruktur gemäß der vorliegenden Erfindung an eine offene Bitleitungsstruktur angepaßt wird, ist die Anzahl der mit einem Leseverstärker verbundenen Zellen in vorteilhafter Weise um die Hälfte vermindert.
Die Erfindung schafft also ein verbessertes Zellenarray sowie eine Leseverstärkerstruktur und ein Verfahren zum Betreiben von diesen. Die Struktur weist eine verbesserte Rauscheigenschaft auf, indem ein Kopplungsrauschen vermindert wird, das zwischen Bitleitungen auftritt, wobei als eine Bezugsbitleitung eine Bitleitung von einem Array von Speicherzellen außer dem Array, zu dem die Bitleitung gehört, verwendet wird, um so einen vorbestimmten Abstand zwischen einer Bitleitung und einer Bezugsbitleitung zu bilden. Die Struktur umfaßt einen oberen Leseverstärker mit einem Eingangsanschluß, der gemeinsam an ein erstes Paar von Bitleitungen eines benachbarten ersten Zellenarrays angeschlossen ist und einem anderen Eingangsanschluß, der gemeinsam mit einem ersten Paar der Bitleitungen eines nicht-benachbarten Zellenarrays verbunden ist, und einen unteren Leseverstärker mit einem Eingangsanschluß, der gemeinsam an ein zweites Paar von Bitleitungen des zweiten Zellenarrays angeschlossen ist, und einem anderen Eingangsanschluß, der mit einem zweiten Paar der Bitleitungen des ersten Zellenarrays verbunden ist.

Claims

Zellenarray- und Leseverstärkerstruktur für Halbleiterspeichervorrichtung mit verringerter Empfindlichkeit für Rauschen, umfassend: eine Vielzahl von Leseverstärkern (SA0, SA1,...; SA0', SA1', ...), die in Schaltungseinheiten über und unter einem Paar von Arrays (CA0, CA1,...) von Speicherzellen angeordnet sind, wobei: das Paar von Arrays (CA0, CA1,...) von Speicherzellen eine gefaltete Bitleitungsstruktur aufweist, bei der eine Hälfte von solchen Speicherzellen von jedem Array an Überschneidungen von Wortleitungen (WL0, WL1,...) und Bitleitungen (BL1, BL2,...; BL0, BL1,...), die einer entsprechenden einen oder anderen Schaltungseinheit zugeordnet sind, angeschlossen ist, Leseverstärker einer ersten Schaltungseinheit der Schaltungseinheiten, die jeweils einen Eingangsanschluß hiervon aufweisen, der wahlweise jeweils mit einem entsprechenden ersten Paar der Bitleitungen eines benachbarten ersten Arrays der Speicherzellenarrays verbindbar ist, und einen anderen Eingangsanschluß aufweisen, der jeweils wahlweise mit einem ersten Paar von Bitleitungen eines nicht-benachbarten zweiten Speicherzellenarrays der Speicherzellenarrays verbindbar ist, und Leseverstärker einer zweiten Schaltungseinheit der Schaltungseinheiten, die einen Eingangsanschluß hiervon haben, der jeweils wahlweise mit einem entsprechenden zweiten Paar von Bitleitungen des zweiten Speicherzellenarrays verbindbar ist, und einen anderen Eingangsanschluß hiervon aufweisen, der jeweils wahlweise mit einem entsprechenden zweiten Paar von Bitleitungen des ersten Zellenarrays verbindbar ist.
Zellenarray- und Leseverstärkerstruktur nach Anspruch 1, dadurch gekennzeichnet, daß der andere Eingangsanschluß jedes Leseverstärkers (SA0, SA1, ...; SA0', SA1' ...) wahlweise mit dem entsprechenden Paar von Bitleitungen durch eine zusätzliche Verbindungsleitung verbindbar ist, die sich von dem nächsten Zellenarray (CA0, CA1,...) aus erstreckt.
Zellenarray- und Leseverstärkerstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leseverstärker-5chaltungseinheiten an jedem zweiten Zellenarray vorgesehen sind.
Zellenarray- und Leseverstärkerstruktur nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede der Bitleitungen (BL0, BL1, ...; BL0, BL1,...) wahlweise mit einem Eingang eines Leseverstärkers (SA0, SA1,...; SA0', SA1',...) durch einen Blockwählschalter verbindbar ist.
Zellenarray- und Leseverstärkerstruktur nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jeder Leseverstärker, der in einem äußersten Rand der Speichervorrichtung vorgesehen ist, einen Anpaßkondensator aufweist, der mit dem Eingangsanschluß hiervon verbunden ist, der gemeinsam an das entsprechende Paar der Bitleitungen angeschlossen ist.
Zellenarray- und Leseverstärkerstruktur für Halbleiterspeichervorrichtung mit verringerter Empfindlichkeit für Rauschen, umfassend: eine Vielzahl von Leseverstärkern (SA0, SA1,...; SA0', SA1', ...), die in Schaltungseinheiten über und unter einem Paar von Arrays (CA0, CA1,...) von Speicherzellen angeordnet sind, wobei: das Paar von Arrays (CA0, CA1,...) der Speicherzellen jeweils eine offene Bitleitungsstruktur hat, in welcher Speicherzellen an allen Überschneidungen von Wortleitungen (WL0, WL1,...) und Bitleitungen (BL0, BLl,...; BL0, BL1,...) angeschlossen sind, Leseverstärker einer ersten Schaltungseinheit der Schaltungseinheiten jeweils einen Eingangsanschluß hiervon haben, der wahlweise mit einer ersten Bitleitung eines benachbarten ersten Arrays der Zellenarrays verbindbar ist, und einen anderen Eingangsanschluß hiervon aufweisen, der an eine erste Bitleitung eines nicht-benachbarten zweiten Zellenarrays der Zelhenarrays angeschlossen ist, und Leseverstärker einer zweiten Schaltungseinheit jeweils einen Eingangsanschluß hiervon haben, der mit einer zweiten Bitleitung des ersten Zellenarrays verbunden ist, und einen anderen Eingangsanschluß aufweisen, der mit einer zweiten Bitleitung des zweiten Zellenarrays verbunden ist.
Zellenarray- und Leseverstärkerstruktur nach Anspruch 6, dadurch gekennzeichnet, daß die Leseverstärker (SA0, SA1,...; SA0', SA1',...) an jeweils zwei Bitleitungen (BL0, BLl,...; BL0, BL1,...) vorgesehen sind.
Zellenarray- und Leseverstärkerstruktur nach Anspruch 5, dadurch gekennzeichnet, daß der Blockwählschalter zwischen jeder der Bitleitungen (BL0, BLl,,...; BL0, BL1,...) und einem entsprechenden Leseverstärker (SA0, SAl,...; SA0', SA1',...) vorgesehen ist.
Halbleiterspeicherstruktur, umfassend: eine Vielzahl von Speicherblöcken, und eine Vielzahl von Arrays von Leseverstärkern, um in der Vielzahl von Speicherblöcken jeweils Daten zu erfassen und zu verstärken, wobei jeder der Speicherblöcke umfaßt: ein Array von Speicherzellen, eine Vielzahl von Bitleitungen (BL0, BL1,...; BL0, BLl, ...), die jeweils mit den Speicherzellen verbindbar sind, eine erste Leseverstärkerschnittstelle mit einer ersten Vielzahl von steuerbaren Schaltern, die auf einer ersten Seite des Arrays von Speicherzellen angeordnet sind, wobei die steuerbaren Schalter wahlweise einen Zustand eines ersten Satzes der Bitleitungen herstellen und wahlweise den ersten Satz mit den Leseverstärkern verbinden, und eine zweite Leseverstärkerschnittstelle mit einer zweiten Vielzahl von steuerbaren Schaltern, die auf einer zweiten Seite des Arrays von Speicherzellen angeordnet sind, wobei die steuerbaren Schalter wahlweise einen Zustand eines zweiten Satzes der Bitleitungen herstellen und wahlweise den zweiten Satz mit den Leseverstärkern verbinden, wobei für jeden der Speicherblöcke: eine erste Seite eines ersten gegebenen Speicherblockes neben einem zweiten gegebenen Speicherblock so angeordnet ist, daß die erste Leseverstärkerschnittstelle des ersten gegebenen Speicherblockes neben einer der Leseverstärkerschnittstellen des zweiten gegebenen Speicherzellenblockes vorgesehen ist, eine zweite Seite des ersten gegebenen Speicherblockes neben einem ersten gegebenen Array der Arrays von Leseverstärkern so vorgesehen ist, daß die zweite Leseverstärkerschnittstelle des ersten gegebenen Speicherzellenblockes neben dem und wahlweise verbindbar mit dem ersten gegebenen Leseverstärkerarray vorgesehen ist, und die erste Leseverstärkerschnittstelle des ersten gegebenen Speicherzellenblockes wahlweise mit einem zweiten gegebenen Array der Arrays von Leseverstärkern verbindbar ist, wobei das zweite gegebene Leseverstärkerarray auf einer gegenüberliegenden Seite bezüglich des ersten gegebenen Speicherzellenblockes von dem zweiten gegebenen Speicherzellenblock so gelegen ist, daß nicht jedes Paar von benachbarten Speicherblöcken ein dazwischen gelegenes Leseverstärkerarray hat.
Halbleiterspeicherstruktur nach Anspruch 9, dadurch gekennzeichnet, daß die Speicherstruktur ein DRAM ist.
Halbleiterspeicherstruktur nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß das erste gegebene Array von Leseverstärkern auch mit dem zweiten gegebenen Speicherzellenblock verbindbar ist.
Halbleiterspeicherstruktur nach Anspruch 11, dadurch gekennzeichnet, daß das erste gegebene Array von Leseverstärkern auch mit einem dritten gegebenen Speicherzellenblock und einem vierten gegebenen Speicherzellenblock verbindbar ist, daß der dritte gegebene Speicherzellenblock auf einer Seite des ersten gegebenen Arrays von Leseverstärkern gegenüber zu der Seite, auf der der erste gegebene Speicherzellenblock vorliegt, gelegen ist, und daß der vierte gegebene Speicherzellenblock auf einer Seite des dritten gegebenen Speicherzellenblockes gegenüber zu der Seite, auf der das erste gegebene Array von Leseverstärkern vorgesehen ist, gelegen ist.
Halbleiterspeicherstruktur nach Anspruch 11, dadurch gekennzeichnet, daß jeder Leseverstärker in dem ersten gegebenen Array von Leseverstärkern einen ersten und einen zweiten Eingang aufweist, daß der erste Eingang wahlweise mit dem zweiten gegebenen Speicherzellenblock bzw. dem dritten gegebenen Speicherzellenblock gemäß den steuerbaren Schaltern verbindbar ist, und daß der zweite Eingang wahlweise mit dem ersten gegebenen Speicherzellenblock bzw. dem zweiten gegebenen Speicherzellenblock gemäß den steuerbaren Schaltern verbindbar ist.
Halbleiterspeicherstruktur nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß jeder Speicherzellenblock als Paare von benachbarten Bitleitungen organisiert ist, wobei jedes derartige Paar jeweils wahlweise mit einem Eingang eines Leseverstärkers in einem Array der Leseverstärker verbindbar ist.
Halbleiterspeicherstruktur nach Anspruch 14, dadurch gekennzeichnet, daß dann, wenn eine erste Bitleitung eines ersten gegebenen Paares mit einem ersten gegebenen Leseverstärker in dem ersten gegebenen Array von Leseverstärkern verbindbar ist, eine zweite Bitleitung des ersten gegebenen Paares als ein Isolator zwischen der ersten Bitleitung des ersten gegebenen Paares und einer Bitleitung eines zweiten gegebenen Paares des Paares von benachbarten Bitleitungen von einem anderen Speicherzellenblock, der an einen zweiten Eingang des ersten gegebenen Leseverstärkers anschließbar ist, wirkt.
Halbleiterspeicherstruktur nach Anspruch 15, dadurch gekennzeichnet, daß eine erste Bitleitung jedes Paares von Bitleitungen an einen Eingang eines Leseverstärkers in einem Array von Leseverstärkern durch einen ersten steuerbaren Schalter abhängig von einem Signal auf einer ersten Steuerleitung anschließbar ist und eine zweite Bitleitung jedes Paares von Bitleitungen an den Eingang des Leseverstärkers durch einen zweiten steuerbaren Schalter abhängig von einem Signal auf einer zweiten Steuerleitung derart anschließbar ist, daß eine wahlweise Verbindung von entweder einer ersten Bitleitung eines gegebenen Paares von benachbarten Bitleitungen oder einer zweiten Bitleitung des gegebenen Paares mit dem Eingang des Leseverstärkers erlaubt ist.
Halbleiterspeicherstruktur nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die zweite Bitleitung des ersten gegebenen Paares als ein Isolator wirkt, da sie nicht in der gleichen Weise wie die erste Bitleitung des ersten gegebenen Paares vorladbar ist.
Halbleiterspeicherstruktur nach Anspruch 14, dadurch gekennzeichnet, daß jeder Speicherzellenblock weiterhin so organisiert ist, daß geradzahlige Paare von Bitleitungen mit einem Array von Leseverstärkern auf einer ersten Seite eines dritten gegebenen Speicherzellenblockes verbindbar sind und daß ungeradzahlige Paare von Bitleitungen mit einem Array von Leseverstärkern auf einer zweiten Seite des dritten gegebenen Speicherzellenblockes verbindbar sind.
Halbleiterspeicherstruktur nach einem der Ansprüche 9 bis 18, dadurch gekennzeichnet, daß die erste Leseverstärkerschnittstelle des ersten gegebenen Speicherzellenblockes auch wahlweise mit dem ersten gegebenen Array von Leseverstärkern verbindbar ist.
Halbleiterspeicherstruktur nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, daß jedes Array der Speicherzellen eine gefaltete Bitleitungsstruktur hat.
Halbleiterspeicherstruktur nach Anspruch 20, dadurch gekennzeichnet, daß jeder Eingangsanschluß eines Leseverstärkers wahlweise mit vier Bitleitungen verbindbar ist.
Halbleiterspeicherstruktur nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, daß jedes Array der Speicherzellen eine offene Bitleitungsstruktur hat.
Halbleiterspeicherstruktur nach Anspruch 22, dadurch gekennzeichnet, daß jeder Eingangsanschluß eines Leseverstärkers wahlweise mit zwei Bitleitungen verbindbar ist.
Verfahren zum Erfassen mittels eines Leseverstärkers eines Datums in einer Speicherzelle in einem Array von Speicherzellen in einer Speichervorrichtung, umfassend die folgenden Schritte: wahlweises Verbinden einer Bitleitung von einem ersten gegebenen Array von Speicherzellen mit einem ersten Eingang des Leseverstärkers, und wahlweises Verbinden einer Bitleitung als einer Bezugsbitleitung von einem zweiten gegebenen Array von Speicherzellen mit einem zweiten Eingang des Leseverstärkers. 58