DE4024295C2 - Dynamische Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine dynamische Halbleiterspei­ chervorrichtung nach dem Oberbegriff des Patentanspru­ ches 1.

Aufgrund neuerer Verbesserungen der Speicherzellen­ struktur und des in neuerer Zeit erreichten Fort­ schritts in der Mikroverarbeitungstechnologie konnte die Integrationsdichte von DRAMs, d.h. Halbleiterspei­ chern mit Speicherzellen aus jeweils einem Transistor und einem Kondensator, erheblich erhöht werden. Je hö­ her die Integrationsdichte eines DRAMs ist, um so klei­ ner ist aber der Abstand zwischen je zwei benachbarten Bitleitungen, über welche die im Speicherzellen-Array gespeicherten Daten für die Verstärkung durch einen Meß- oder Leseverstärker ausgelesen werden. Je kleiner dieser Abstand ist, um so größer ist die Koppelkapazi­ tät zwischen den Bitleitungen, und um so größer ist un­ vermeidlich das Interferenz-Störsignal dazwischen. Letzteres ist bekanntlich eine der Hauptursachen für ungenaues Auslesen von Daten aus dem DRAM.

Für die Lösung dieses Problems wurde bereits vorge­ schlagen, je zwei benachbarte Bitleitungen einander zu überkreuzen, um damit das Interferenz-Störsignal zu re­ duzieren (vgl. JP-OS 63-1 48 489 und "ISSCC 88 Digest of Technical Papers", S.238-239).

Ein aus der DE 40 00 429 A1 bekannter dynamischer Halb­ leiterspeicher umfaßt Bitleitungspaare, die Bitlei­ tungspaare kreuzende Wortleitungen, an den Schnittpunk­ ten der Bitleitungspaare und der Wortleitungen angeord­ nete Speicherzellen und für die jeweiligen Bitleitungs­ paare vorgesehene Verstärker. Ein von jeweils zwei benachbarten Bitleitungspaaren ist an einer Stelle ge­ kreuzt und bildet damit einen gekreuzten Abschnitt. Letzterer besteht aus den mit dem gekreuzten Bitlei­ tungspaar verbundenen Teilen der Gateelektroden von Transistoren, die in den Verstärker einbezogen sind. Das Bitleitungspaar ist in einem Bereich praktisch in der Mitte seiner Verlaufsrichtung gekreuzt, und der diesem Bitleitungspaar zugeordnete Verstärker befin­ det sich am gekreuzten Abschnitt dieses Bitleitungs­ paars.

Durch Überkreuzen der Bitleitungen kann zwar das Inter­ ferenz-Störsignal verringert werden, jedoch nicht in ausreichendem Maße; außerdem wird dabei das Speicher­ zellenarray unweigerlich komplexer.

Herkömmliche DRAMs sind somit mit zwei Mängeln behaf­ tet. Zum einen entsteht dabei zwischen gegebenen be­ nachbarten Bitleitungen aufgrund der Koppelkapazität zwischen ihnen ein ziemlich großes Interferenz-Stör­ signal. Zum zweiten wird das Speicherzellenarray unver­ meidlich kompliziert, wenn die Bitleitungen überkreuzt werden.

Es ist Aufgabe der vorliegenden Erfindung, daß eine dy­ namische Halbleiterspeichervorrichtung geschaffen wer­ den soll, die sich möglichst weitgehend vermin­ derte Koppelkapazitäten zwischen benachbarten Bitlei­ tungen und eine Platzersparnis an den Kreuzungspunkten der Bitleitungen auszeichnet.

Diese Aufgabe wird bei einer dynamischen Halbleiter­ speichervorrichtung nach dem Oberbegriff des Patentan­ spruches 1 erfindungsgemäß durch die in dessen kenn­ zeichnendem Teil angegebenen Merkmale gelöst.

Eine vorteilhafte Weiterbildung der Erfindung ergibt sich aus dem Patentanspruch 2.

Bei dieser dynamischen Halbleiterspeichervorrichtung bilden zwei Paare von Bitleitungen eine Bitleitungs­ einheit, wobei die Bitleitungen des ersten Paars zwischen den Bitleitungen des zweiten Paars verlaufen und die Bitleitungen des zweiten Paars im Mittelbereich über­ kreuzt sind. Hierdurch werden zwei Vorteile erzielt: 1. Die Koppelkapazität zwischen diesen Bitleitungen ist so klein, daß kein nennenswertes Interferenz-Störsignal entsteht, ohne dadurch die Chip-Größe zu vergrößern. 2. Die Anordnung des Leseverstärkers für jedes Bitlei­ tungspaar ist einfach, weil die Bitleitungen jedes Paars mit einem ausreichend großen Abstand (voneinander) beabstandet sind.

Da zudem die jeweils zwei Speicherzellen in "schrägen" Reihen angeordnet sind, wobei jeweils zwei benachbarte Speicherzellen von den anderen beiden Reihen beabstan­ det sind, ist es einfach, Zellenfelder einer vorbestimm­ ten Breite in Bereichen auszubilden, die zwischen den Paaren der schräg verlaufenden Speicherzellenreihen verlaufen.

Da weiterhin Blindwortleitungen und Blindzellen auf die oben angegebene Weise angeordnet sind, können Daten einwandfrei oder korrekt aus dem DRAM ausgelesen wer­ den, und zwar unabhängig davon, daß die Bitleitungen des zweiten Paars jeder Bitleitungseinheit überkreuzt sind.

Darüber hinaus kann die dynamische Halbleiterspeicher­ vorrichtung zu einem Leseverstärker vom Gemeinschafts­ typ abgewandelt werden, bei welchem Blindzellen und Blindwortleitungen für die Ansteuerung benachbarter Un­ terarrays von Speicherzellen benutzt werden können und der daher eine hohe Integrationsdichte aufweist.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 ein Schaltbild eines DRAMs gemäß einer Aus­ führungsform der erfindungsgemäßen Halblei­ terspeichervorrichtung,

Fig. 2 ein Äquivalentschaltbild eines PMOS-Lese­ verstärkerteils bei der Ausführungsform von Fig. 1,

Fig. 3 eine schematische Planungsbezeichnung des PMOS-Leseverstärkerteils bei der Ausfüh­ rungsform von Fig. 1,

Fig. 4 ein Schaltbild eines DRAMs des Leseverstär­ ker-Gemeinschaftstyps, welcher im Grundauf­ bau der Ausführungsform von Fig. 1 ähnlich ist, und

Fig. 5 eine Aufsicht auf die gekreuzten Bitleitun­ gen nebst den geraden Bitleitungen bei der Ausführungsform von Fig. 1.

Im folgenden ist anhand von Fig. 1 zunächst eine DRAM gemäß einer Ausführungsform der erfindungsgemäßen Halb­ leiterspeichervorrichtung beschrieben.

Dieser DRAM weist "gefaltete" Bitlei­ tungen auf. Jeweils zwei benachbarte Paare von Bitlei­ tungen bilden eine Bitleitungseinheit. Eine der Bitlei­ tungen des ersten Paars verläuft zwischen den Bitlei­ tungen des zweiten Paars, dessen Bitleitungen im Mit­ telbereich gekreuzt sind. Insbesondere bilden gemäß Fig. 1 ein Bitleitungspaar BL0 und sowie ein benachbartes Bitleitungspaar BL1 und eine Bitleitungseinheit; ein Bitleitungspaar BL2 und sowie ein benachbartes Bitleitungspaar BL3 und bilden eine weitere Bitleitungseinheit. In der ersten Bitleitungseinheit verläuft die Bitleitung BL0 des ersten Paars zwischen den Bitleitungen BL1 und des zweiten Paars, und die Bitleitungen BL1 und sind im Mittelbereich gekreuzt. Auf ähnliche Weise ver­ läuft in der zweiten Bitleitungseinheit die Bitleitung BL2 des ersten Paars zwischen den Bitleitungen BL3 und des zweiten Paars, und die Bitleitungen BL3 und sind im Mit­ telbereich gekreuzt.

Der DRAM umfaßt Speicherzellen M, PMOS-Leseverstärker PSA0, PSA1, ... sowie NMOS-Leseverstärker NSA0, NSA1, NSA2, ..., die sämtlich zur Verstärkung von aus den Speicherzellen M ausgelesenen Daten ausgelegt sind. Jeder der PMOS-Leseverstärker PSA0, PSA1, ... umfaßt p-Kanal-MOS-Transistoren, während jeder der NMOS-Lese­ verstärker NSA0, NSA1, NSA2, NSA3, ... n-Kanal-MOS- Transistoren aufweist. Die PMOS-Leseverstärker PSA0, PSA1, ... sind im Kreuzungsbe­ reich der Bitleitungen der betreffenden Bitleitungs­ einheiten angeordnet. Insbesondere ist der PMOS-Lese­ verstärker PSA0 mit den gekreuzten Abschnitten der Bitleitungen BL1 und verbunden, während der PMOS- Leseverstärker PSA1 mit den gekreuzten Abschnitten der Bitleitungen BL3 und gekoppelt ist. Jeder der NMOS- Leseverstärker NSA1, NSA1, ... ist an die Enden der be­ treffenden Bitleitungspaare angeschlossen. Insbesondere ist der Verstärker NSA0 mit den Enden der Bitleitungen BL0 und verbunden, während der Verstärker NSA1 an die Enden der Bitleitungen BL1 und , der Verstärker NSA2 an die Enden der Bitleitungen BL2 und und der Verstärker NSA3 an die Enden der Bitleitungen BL3 und angeschlossen sind.

Der DRAM weist zwei Sätze von Wortleitungen auf, von denen jeder Satz aus Wortleitungen WL0, WL1, WL2, WL3, ... (von denen in Fig. 1 nur vier dargestellt sind) be­ steht. Die Wortleitungen des ersten Satzes schneiden diejenigen Abschnitte der Bitleitungen, die an der lin­ ken Seite der PMOS-Leseverstärker PSA0, PSA1, ... ver­ laufen. Die Wortleitungen des zweiten Satzes schneiden die Abschnitte der Bitleitungen, die an der rechten Seite der PMOS-Leseverstärker PSA0 PSA1, ... verlau­ fen. Die Speicherzellen M sind dabei an ausgewählten Schnittpunkten der Bitleitungen mit den Wortleitungen angeordnet. Jede Speicherzelle besteht aus einem Schalt-MOS-Transistor und einem Speicher­ kondensator.

Die Speicherzellen M sind für jede Bitleitungseinheit vorgesehen und in einer spezifischen Weise angeordnet, wie sie anhand des Beispiels der Einheit aus den beiden Bitleitungen BL0 und sowie den beiden Bitleitungen BL1 und beschrieben werden wird.

Gemäß Fig. 1 sind zwei Speicherzellen M an zwei benach­ barten der vier Schnittstellen von jeder Wortleitung und den vier Bitleitungen BL0, , BL1 und angeord­ net. Weiterhin sind zwei benachbarte Speicherzellen, die mit einer beliebigen Bitleitung verbunden sind, um einen halben Teilungsabstand von den entsprechenden benachbarten zwei Speicherzellen versetzt oder verscho­ ben, die mit einer der benachbarten Bitleitungen ver­ bunden sind. Insbesondere sind vier Speicherzellen M an den Schnittstellen der Wortleitungen WL0 beider Sätze und der Bitleitung und BL1 angeordnet; vier Spei­ cherzellen M befinden sich an den Schnittstellen der Wortleitungen WL1 beider Sätze und der Bitleitungen BL1 und BL0; vier Speicherzellen M befinden sich an den Schnittstellen der Wortleitungen WL2 beider Sätze und der Bitleitungen BL0 und ; weitere vier Speicher­ zellen M befinden sich an den Schnittstellen der Wort­ leitungen WL3 beider Sätze und der Bitleitungen und BL0. Wie aus Fig. 1 hervorgeht, bilden diese 16 Spei­ cherzellen M - in anderen Worten - vier schräg verlau­ fende Doppelreiheneinheiten in der Matrix aus den Bit­ leitungen BL0, , BL1 und sowie zwei Sätzen von Wortleitungen WL0, WL1, WL2 und WL3, wobei jede schräg verlaufende Doppelreiheneinheit von der benachbarten Einheit in einem Abstand entsprechend zwei Reihen oder Zeilen angeordnet ist.

Gemäß Fig. 1 schneiden zwei Reservewortleitungen SWL0 und SWL1 diejenigen Abschnitte der Bitleitungen BL0, , BL1 und , die auf der linken Seite der PMOS- Leseverstärker PSA0 und PSA1 verlaufen. Auf ähnliche Weise schneiden zwei Reservewortleitungen SWL2 und SWL3 diejenigen Abschnitte der Bitleitungen BL0, , BL1 und , die an der rechten Seite der PMOS-Leseverstär­ ker PSA0 und PSA1 verlaufen.

Weiterhin schneiden zwei Blindwortleitungen und diejenigen Abschnitte der Bitleitungen BL0, , BL1 und , die an der rechten Seite der PMOS-Lese­ verstärker PSA0 und PSA1 verlaufen, während zwei wei­ tere Blindwortleitungen und diejenigen Ab­ schnitte der Bitleitungen BL0, , BL1 und schnei­ den, die an der linken Seite der PMOS-Leseverstärker PSA0 und PSA1 verlaufen. Genauer gesagt: die Blindwort­ leitungen und verlaufen längs der linken bzw. rechten Seite der rechten Hälfte des Speicherzel­ lenarrays, während die Blindwortleitungen und längs rechter bzw. linker Seite der linken Hälfte des Speicherzellenarrays verlaufen. Vier Blindzellen DC sind an vier der Schnittpunkte zwischen den vier Blindwortleitungen und den Bitleitungen jeder Bitleitungseinheit angeordnet. Bei der aus den Bitlei­ tungen BL0, , BL1 und bestehenden Bitleitungs­ einheit ist z.B. eine erste Blindzelle am Schnittpunkt der Bitleitung und der Blindwortleitung an­ geordnet, während eine zweite Blindzelle am Schnitt­ punkt der Bitleitung BL0 mit der Blindwortleitung , eine dritte Blindzelle am Schnittpunkt der Bitleitung BL1 mit der Blindwortleitung und die vierte Blindzelle am Schnittpunkt der Bitleitung BL0 mit der Blindwortleitung vorgesehen sind. Jede der Blindzellen DC besteht wie die Spei­ cherzelle M aus einem MOS-Transistor und einem Spei­ cherkondensator. Wahlweise kann sie aus einem MOS-Transistor, einem Speicherkondensator und einem Einschreibtransistor bestehen.

Bei der Ausführungsform gemäß Fig. 1 führen die vier Blindwortleitungen , , und ein Potential des hohen Pegels "H", wenn sie voraufgela­ den sind. Wenn eine der Wortleitungen erregt oder akti­ viert ist, so daß zwei der Speicherzellen M gewählt sind, ist das Potential der beiden Blindwort­ leitungen, welche die beiden Blindzellen ansteuern, die mit den an die beiden gewählten Speicherzellen M ange­ koppelten Bitleitungen verbunden sind, auf einen nied­ rigen Pegel "L" gesetzt. Mit anderen Worten: diese Blindwortleitungen werden in "Gegenphase" angesteuert. Wenn insbesondere die Wortleitung WL0 aktiviert ist, so daß ihr Potential auf den Pegel "H" gesetzt ist, sind die Potentiale der Blindwortlei­ tungen und auf den niedrigen Pegel "L" ge­ setzt; wenn die Wortleitung WL1 aktiviert ist und damit ihr Potential den Pegel "H" aufweist, sind die Poten­ tiale der Blindwortleitungen und auf den Pegel "L" gesetzt; wenn die Wortleitung WL2 aktiviert ist, und damit ihr Potential den Pegel "H" aufweist, sind die Potentiale der Blindwortleitungen und auf den Pegel "L" gesetzt; wenn weiterhin die Wortleitung WL3 aktiviert ist, so daß ihr Potential sich auf dem Pegel "H" befindet, sind die Potentiale der Blindwortleitungen und auf den Pegel "L" gesetzt.

Wie anhand von Fig. 1 erläutert worden ist, sind die Bitleitungen BL1 und im PMOS-Leseverstärker PSA0 einander überkreuzend ausgebildet, während die Bitleitungen BL3 und im PMOS-Leseverstärker PSA1 überkreuzt sind. Dieses Überkreuzen kann ohne Verwendung einer speziellen Verdrahtung er­ reicht werden, und zwar unter Nutzung der Gateelektro­ den der die Leseverstärker PSA0 und PSA1 bildenden MOS- Transistoren. Beispielsweise sind die Bitleitungen BL1 und auf die in Fig. 5 gezeigte Weise verdrillt. Gemäß Fig. 5 sind die Gateelektroden 5a und 5b der beiden den Leseverstärker PSA0 bildenden MOS-Transisto­ ren an die Bitleitungen BL1 bzw. angeschlossen. Diese Gateelektroden 5a und 5b sind Polysiliziumstrei­ fen einer ersten Schicht, während die Bitleitungen BL1 und Polysiliziumstreifen einer zweiten Schicht sind. Die Bitleitung ist mit der Gateelektrode 5a so verbunden, daß letztere als Teil der Bitleitung dient. Auf ähnliche Weise ist die Bitleitung mit der Gateelektrode 5b so verbunden, daß letztere einen Teil der Bitleitung bildet. Die Bitleitung BL0 überkreuzt die Gateelektroden 5a, und die Bitleitungen BL0 und überkreuzen die Gateelektrode 5b, ohne Verbin­ dung mit einer der Gateelektroden.

Fig. 2 ist ein Äquivalentschaltbild zur näheren Veran­ schaulichung des PMOS-Leseverstärkerteils des DRAMs gemäß Fig. 1; Fig. 3 ist eine Planungszeichnung dieses PMOS-Leseverstärkerteils.

Gemäß Fig. 2 umfaßt der für die beiden Bitleitungspaare BL0, , BL1 und , die eine Bitleitungseinheit bilden, vorgesehene PMOS-Leseverstärker PSA0 zwei dyna­ mische Leseverstärker PSA01 und PSA02. Der dynamische Leseverstärker PSA01 ist an die Bitleitungen BL0 und angeschlossen und besteht aus p-Kanal-MOS-Transi­ storen Tr1 und Tr2. Der dynamische Leseverstärker PSA02 ist mit den Bitleitungen BL1 und verbunden und be­ steht aus p-Kanal-MOS-Transistoren Tr3 und Tr4. Bei den die dynamischen Leseverstärker PSA01 und PSA02 bilden­ den p-Kanal-MOS-Transistoren Tr1 bis Tr4 sind die lang­ gestreckten Gateelektroden längs der Bitleitungen BL0, , BL1 und verlaufend angeordnet.

Der für die beiden Bitleitungspaare BL2, , BL3 und , die eine andere Bitleitungseinheit bilden, vorge­ sehene PMOS-Leseverstärker PSA1 umfaßt ebenfalls zwei dynamische Leseverstärker PSA11 und PSA12. Der dynami­ sche Leseverstärker PSA11 ist an die Bitleitungen BL2 und angeschlossen und besteht aus p-Kanal-MOS- Transistoren Tr5 und Tr6. Der dynamische Leseverstärker PSA12 ist mit den Bitleitungen BL3 und verbunden und besteht aus p-Kanal-MOS-Transistoren Tr7 und Tr8. Die langgestreckten Gateelektroden der die dynamischen Leseverstärker PSA11 und PSA12 bildenden p-Kanal-MOS- Transistoren Tr5 bis Tr8 verlaufen längs der Bitlei­ tungen BL2, , BL3 und .

In Richtung der Wortleitungen gesehen, ist jeder der MOS- Transistoren, welche die PMOS-Leseverstärker PSA0 und PSA1 bilden, für vier Bitleitungen vorgesehen. Die Bit­ leitungen BL1 und sind gekreuzt, weil sie mit den Gateelektroden der MOS-Transistoren Tr3 und Tr4, welche den dynamischen Leseverstärker bilden, auf die spezifische, in Fig. 5 gezeigte Weise verbunden sind. Die Bitleitungen BL3 und sind ebenfalls gekreuzt, weil sie mit den Gateelektroden der den dynamischen Leseverstärker PSA12 bildenden MOS-Transistoren Tr7 und Tr8 auf eine spezifische Weise, ähnlich derjenigen ge­ mäß Fig. 5, verbunden sind.

Die sämtlich in Fig. 1 dargestellten NMOS-Leseverstär­ ker NSA0 und NSA3 besitzen einen dem Aufbau der PMOS- Leseverstärker PSA0 und PSA1 identischen Aufbau, nur mit dem Unterschied, daß sie jeweils aus einem dynami­ schen Leseverstärker aus n-Kanal-MOS-Transistoren be­ stehen.

Wie aus den Fig. 1 und 2 hervorgeht, sind von den Bit­ leitungen zweier Paare, die jede Bitleitungseinheit bilden, diejenigen des einen Paares im Mittelbereich einander überkreuzend ausgebildet. Ein Interferenz-Störsignal zwischen diesen Bitleitungen ist daher kleiner als in dem Fall, wenn sie nicht gekreuzt sind, so daß es die Meß- oder Lesespanne des PMOS-Lese­ verstärkers nicht verkleinert.

Die Bitleitungen BL1 und sind voneinander beabstan­ det, obgleich sie den Bitleitungen BL0, und be­ nachbart sind. Die Bitleitung BL0 interferiert mit den Bitleitungen BL1 und im praktisch gleichen Maße, weil die Bitleitungen BL1 und einander im Mittel­ bereich überkreuzen. Infolgedessen variiert die Inter­ ferenz der Bitleitung BL0 die Potentialdifferenz zwi­ schen den Bitleitungen BL1 und nicht. Ebenso führt die Interferenz, welche die Bitleitungen BL0 und auf die Bitleitungen BL1 und ausüben, nicht zu einer Änderung der Potentialdifferenz zwischen Bitlei­ tungen BL1 und . Infolgedessen wird die Meß- oder Lesespanne des PMOS-Leseverstärkers PSA0 in keiner Weise verkleinert.

Die Bitleitungen BL2 und sind zu den Bitleitungen BL1, , BL3 und benachbart angeordnet. Es sei ange­ nommen, daß die Wortleitung WL0 gewählt bzw. angesteu­ ert ist, um einen Pegel "H" aus einer mit der Bitlei­ tung verbundenen Speicherzelle M und einen Pegel "L" aus einer mit der Bitleitung BL3 verbundenen Spei­ cherzelle M auszulesen. In diesem Fall, der den un­ günstigsten Fall darstellt, empfängt die Bitleitung ein Interferenz-Störsignal von der Bitleitung BL1, doch beträgt dieses Störsignal nur die Hälfte der gewöhn­ lichen Größe, weil sich nur die Hälfte der Bitleitung dicht an der Bitleitung erstreckt. Die Bitlei­ tung empfängt kein Interferenz-Störsignal von der Bitleitung BL3, weil die linke Hälfte der Bitleitung BL3 die gleiche Koppelkapazität in bezug auf die Bit­ leitungen BL2 und aufweist und die von der linken Hälfte der Bitleitung BL3 ausgehenden Interferenz- Störsignale einander aufheben. Die Bitleitung BL2 emp­ fängt das Interferenz-Störsignal von der rechten Hälfte der Bitleitung BL3, das durch die halbe Koppelkapazi­ tät der Bitleitung BL3 erzeugt worden ist. Zwischen den Bitleitungen BL2 und liegt kein Interferenz-Stör­ signal vor, weil diese Bitleitungen nicht einander be­ nachbart sind. Die Bitleitungen und verbleiben am Vorauflagepotential, z.B. 1/2 Vcc, weil eine Spei­ cherzelle weder mit dem Schnittpunkt zwischen Wortlei­ tung WL0 und Bitleitung noch mit dem Schnittpunkt zwischen Wortleitung WL0 und Bitleitung verbunden ist. Infolgedessen besitzt das Interferenz-Störsignal zwischen den Bitleitungen BL2 und auch im ungün­ stigsten Fall nur die Hälfte der Größe des Störsi­ gnals beim herkömmlichen DRAM.

Bei der Ausführungsform nach Fig. 1 und 2 müssen zwei Blindwortleitungen zum Wählen einer Wortleitung akti­ viert oder erregt werden. Dies bedeutet, daß die Last jeder Blindwortleitung niedriger ist, als die Last in dem System, in welchem zwei Blindwortleitungen vorge­ sehen sind und nur eine Blindwortleitung aktiviert wird. Da weiterhin mit jeder der Bitleitungen nur eine Blindspeicherzelle verbunden ist, ist die Kapazität je­ der Bitleitung wesentlich kleiner als beim herkömmli­ chen DRAM, bei welchem eine der vier Blindwortleitungen auf das Potential des Pegels "L" gesetzt ist, während die anderen drei Blindwortleitungen auf das Po­ tential des Pegels "H" gesetzt sind, wo­ durch die Kapazität der Bitleitung um die Kapazität der Blindzellen erhöht wird. Aus dem DRAM gemäß Fig. 1 und 2 können daher Daten leichter bzw. einfacher ausgelesen werden als aus dem herkömmlichen DRAM.

Das Speicherzellenarray eines DRAMs einer großen Spei­ cherkapazität wird in mehrere Unterarrays (z.B. vier oder acht Unterarrays) unterteilt, die pa­ rallel zu den Bitleitungen verlaufen, wobei die einan­ der benachbarten Unterarrays Bitleitungs-Leseverstärker untereinander teilen bzw. gemeinsam belegen. Diese Art eines DRAMs wird allgemein als "Leseverstärker-Gemein­ schafts-DRAM" bezeichnet. Eines der Unterarrays ist dem Speicherzellenarray der oben beschrie­ benen Ausführungsform äquivalent, wobei die gemein­ sam für benachbarte Unterarrays vorgesehenen Lesever­ stärker die Leseverstärker sind, die bei der beschrie­ benen Ausführungsform mit den Paaren von Bitleitungen verbunden sind. Beim Leseverstärker-Gemeinschafts-DRAM können nicht nur die Bitleitungs-Leseverstärker, son­ dern auch die Blindzellen und Blindwortleitungen ge­ meinsam zum Ansteuern benachbarter Unterarrays benutzt werden. Aus diesem Grund kann der Leseverstärker-Ge­ meinschafts-DRAM eine höhere Integrationsdichte auf­ weisen.

Im folgenden ist anhand der Fig. 4 ein Lese­ verstärker-Gemeinschafts-DRAM beschrieben, bei dem nicht nur Bitleitungs-Leseverstärker, sondern auch Blindzel­ len und Blindwortleitungen gemeinsam für die Ansteue­ rung benachbarter Unterarrays benutzt werden.

Fig. 4 veranschaulicht einen derartigen Gemein­ schafts-DRAM, dessen Unterarrays 6, 8, ... im Grundauf­ bau dem Speicherzellenarray bei der obigen Ausfüh­ rungsform (Fig. 1) ähnlich sind. Gemäß Fig. 4 ist jeder NMOS-Leseverstärker NSA an der linken Seite des Unterarrays 6 über zwei Wählgatter oder -gates SG0 an die Bitleitungen BL des betreffenden Paars im Unter­ array angeschlossen. Andererseits ist jeder der NMOS-Le­ severstärker NSAs an der rechten Seite des Unterarrays 6 und der linken Seite des Unterarrays 8 über zwei Wähl­ gates SG1 mit den Bitleitungen BL des betreffenden Paars im Unterarray 6 und außerdem durch zwei Wähl­ gates SG2 mit den Bitleitungen des betreffenden Paars im Unterarray 8 verbunden. Die beiden zwischen den Un­ terarrays 6 und 8 befindlichen Leseverstärker NSAs wer­ den somit gemeinsam zum Ansteuern der benachbarten bei­ den Unterarrays 6 und 8 benutzt. Sie werden also sozu­ sagen von den Unterarrays 6 und 8 "geteilt". Obgleich in Fig. 4 nicht dargestellt, ist ein drittes Unter­ array an der linken Seite des Un­ terarrays 6 angeordnet. Die Leseverstärker NSAs sind an die betreffenden Paare von Bitleitungen des dritten Un­ terarrays mittels nicht dargestellter Wählgates SG an­ geschlossen, und sie werden somit gemeinsam für die An­ steuerung des Unterarrays 6 und des dritten Unterarrays benutzt.

Die zwei Blindwortleitungen und verlaufen dicht neben den Leseverstärkern NSAs zwischen dem Un­ terarray 6 und dem nicht dargestellten dritten Unter­ array, und zwei Blindwortleitungen und ver­ laufen dicht neben den Leseverstärkern NSAs, die zwi­ schen den Unterarrays 6 und 8 angeordnet sind. Das Un­ terarray 6 und das nicht dargestellte dritte Unter­ array "teilen" sich die mit den Blindwortleitungen und verbundenen Blindzellen DC. Ebenso wer­ den die an die Blindwortleitungen und ange­ schlossenen Blindzellen DC von den Unterarrays 6 und 8 "geteilt". Ersichtlicherweise betragen die Zahl der er­ forderlichen Blindzellen und die Zahl der benötigten Blindwortleitungen jeweils genau die Hälfte der ande­ renfalls erforderlichen Zahl. Der in Fig. 4 dargestell­ te Leseverstärker-Gemeinschafts-DRAM besitzt somit eine hohe Integrationsdichte.

Claims (2)

1. Dynamische Halbleiterspeichervorrichtung, mit

• - einer Anzahl von Bitleitungen (BL0, , BL1, , BL2, , BL3, ), die parallel zueinander ver­ laufen und jeweils abwechselnd von auf entgegenge­ setzten Seiten eines Speicherzellenfeldes angeord­ neten NMOS-Leseverstärkern (NSA0, NSA1, NSA2, NSA3) ausgehen, wobei jeweils zwei Bitleitungen mit einem Leseverstärker verbunden sind und Bit­ leitungspaare bilden,
• - einer Anzahl von die Bitleitungen (BL0, , BL1, , BL2, , BL3, ) senkrecht schneidenden Wortleitungen (WL0, WL1, WL2, WL3) und
• - einer Anzahl von das Speicherzellenfeld bildenden Speicherzellen (M), die an ausgewählten Schnitt­ punkten der Bitleitungen (BL0, , BL1, , BL2, , BL3, ) mit den Wortleitungen (WL0, WL1, WL2, WL3) vorgesehen sind,
  dadurch gekennzeichnet, daß:
• - die Bitleitungen der von der einen Seite ausgehen­ den Bitleitungspaare einander paarweise in der Mitte zwischen den beiden Seiten kreuzen und je­ weils eine der von der anderen Seite ausgehenden Bitleitungen zwischen zwei der von der einen Seite ausgehenden Bitleitungen liegt,
• - an den Mittelbereichen der Bitleitungen zusätzli­ che PMOS-Leseverstärker (PSA0, PSA1) mit MOS- Transistoren (Tr1 bis Tr8) angeordnet sind, und
• - an Gateelektroden der in der Mitte angeordneten MOS-Transistoren (Tr3, Tr4, Tr8, Tr7) sich die von der einen Seite ausgehenden Bitleitungen jeweils paarweise kreuzen.

2. Dynamische Halbleiterspeichervorrichtung nach An­ spruch 1, dadurch gekennzeichnet, daß die NMOS- Leseverstärker (NSA) über ein Wählgatter (SG0, SG1) mit den Bitleitungen des Speicherzellenfeldes ver­ bunden sind.