JPH03171662A - 信号線システム - Google Patents
信号線システムInfo
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- JPH03171662A JPH03171662A JP1310459A JP31045989A JPH03171662A JP H03171662 A JPH03171662 A JP H03171662A JP 1310459 A JP1310459 A JP 1310459A JP 31045989 A JP31045989 A JP 31045989A JP H03171662 A JPH03171662 A JP H03171662A
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- JP
- Japan
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- signal line
- signal lines
- crosstalk
- signal
- pair
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Links
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体集積回路等に布設される信号線間で生
じるクロストークを防止するための信号線システムに関
する。
じるクロストークを防止するための信号線システムに関
する。
[従来の技術コ
近年の半導体製造技術の進歩は著しいものがあり、集積
回路を構成する各種要素の微細化が図られている。この
ような技術の進歩により、半導体集積回路は基板への配
置が高密度化するとともに高機能化され、それに伴って
基板上の信号線の配線間隔もますます狭くなりつつある
。
回路を構成する各種要素の微細化が図られている。この
ような技術の進歩により、半導体集積回路は基板への配
置が高密度化するとともに高機能化され、それに伴って
基板上の信号線の配線間隔もますます狭くなりつつある
。
特に、ダイナミック型半導体記憶装置においては、記憶
素子(以下、メモリセルという)からの微少な出力信号
を増幅器(以下、センスアンプという)へ転送する各信
号線間でクロストークが、上記高密度化に伴って、製品
の信頼性に大きく影響するに至っている。このため、第
3図に示すような信号線システムが提案されている。即
ち、St,S2, S3. 34はセンスアンプ、Bl
, 80 , B2. 812 ,B3, B#3
. 84, B#4は図示しないメモリセル等とセンス
アンプSl, S2, 33, S4とを結ぶ信号線で
、各ビット線B1及びBll , B2及びB#2,8
3及びB#3,B4及びB#4はそれぞれ信号線対を構
威している。
素子(以下、メモリセルという)からの微少な出力信号
を増幅器(以下、センスアンプという)へ転送する各信
号線間でクロストークが、上記高密度化に伴って、製品
の信頼性に大きく影響するに至っている。このため、第
3図に示すような信号線システムが提案されている。即
ち、St,S2, S3. 34はセンスアンプ、Bl
, 80 , B2. 812 ,B3, B#3
. 84, B#4は図示しないメモリセル等とセンス
アンプSl, S2, 33, S4とを結ぶ信号線で
、各ビット線B1及びBll , B2及びB#2,8
3及びB#3,B4及びB#4はそれぞれ信号線対を構
威している。
また、これらの信号線対を構成する信号線B1及びBH
.82及びB#2 , B3及びBl3 . 84及
び814はそれぞれ途中で入れ替えて(交差して)配置
してあり、これら信号線対の一つの交差部がこれに隣接
する他の信号線対の直線部に対向するように配置されて
いる。
.82及びB#2 , B3及びBl3 . 84及
び814はそれぞれ途中で入れ替えて(交差して)配置
してあり、これら信号線対の一つの交差部がこれに隣接
する他の信号線対の直線部に対向するように配置されて
いる。
このような従来の信号線システムでは、例えば信号線B
2. ll#2を通過する信号が、これらに近接する信
号線B1にクロストーク信号として誘導される場合でも
、その信号線82. ll#2上の信号が互いに逆位相
であるため、その信号線81に誘導されるクロストーク
信号も逆位相で互いに打ち消されることになる。同様の
クロストークの打ち消し効果が隣接する各信号線対間で
も得られる。即ち、各信号線81〜8#4の入れ替えに
より、各信号線対どうしで誘導されるクロストークを低
減することができる。
2. ll#2を通過する信号が、これらに近接する信
号線B1にクロストーク信号として誘導される場合でも
、その信号線82. ll#2上の信号が互いに逆位相
であるため、その信号線81に誘導されるクロストーク
信号も逆位相で互いに打ち消されることになる。同様の
クロストークの打ち消し効果が隣接する各信号線対間で
も得られる。即ち、各信号線81〜8#4の入れ替えに
より、各信号線対どうしで誘導されるクロストークを低
減することができる。
[発明が解決しようとする課題]
従来の信号線システムは以上のように構成されているの
で、隣接する信号線対間のクロストークは低減できるも
のの、同じセンスアンプ31〜S4のそれぞれにつなが
る各信号線Bl及びBH間、B2及び8#2間、B3及
びB#3間、B4及びB#4間の各クロストークは低減
できないという課題があった。また、上記メモリセルか
ら各センスアンプ31〜S4^出力される微少な信号は
常に逆相であるため、このようなクロストークはその信
号レベルをさらに低減してしまい、各センスアンプ31
〜S4のマージンを悪化させるという問題があった。
で、隣接する信号線対間のクロストークは低減できるも
のの、同じセンスアンプ31〜S4のそれぞれにつなが
る各信号線Bl及びBH間、B2及び8#2間、B3及
びB#3間、B4及びB#4間の各クロストークは低減
できないという課題があった。また、上記メモリセルか
ら各センスアンプ31〜S4^出力される微少な信号は
常に逆相であるため、このようなクロストークはその信
号レベルをさらに低減してしまい、各センスアンプ31
〜S4のマージンを悪化させるという問題があった。
本発明はこのような従来の問題点を解決するためになさ
れたものであり、同一のセンスアンプにつながる信号線
間で生じるクロストークを、各信号線対間で生じるクロ
ストークとともに低減することができる信号線システム
を提供することを目的とする。
れたものであり、同一のセンスアンプにつながる信号線
間で生じるクロストークを、各信号線対間で生じるクロ
ストークとともに低減することができる信号線システム
を提供することを目的とする。
[課題を解決するための手段]
本発明の信号線システムは、互いにクロストークを受け
ないように離隔しかつ途中で互いに交差するように配置
した第lの信号線対と、該第lの信号線対の信号線間に
少くとも一方の信号線を燐接して配置した第2の信号線
対とを備えたものである。
ないように離隔しかつ途中で互いに交差するように配置
した第lの信号線対と、該第lの信号線対の信号線間に
少くとも一方の信号線を燐接して配置した第2の信号線
対とを備えたものである。
[作用コ
信号線対を構或する各信号線は、所定以上の距離を隔て
て配置することにより、この各信号線間のクロストーク
を低減できるようにし、また、各信号線対間のクロスト
ークは、途中で互いに交差させた第1の信号線対の信号
線間に隣接する第2の信号線対の少なくとも一方の信号
線を隣接して配置することにより、この一方の信号線へ
前記第1の信号線対から互いに逆相関係にある、クロス
トーク信号を導き、これらのクロストーク信号を前記一
方の信号線上で互いに打ち消し合わせて、低減できるよ
うにする。
て配置することにより、この各信号線間のクロストーク
を低減できるようにし、また、各信号線対間のクロスト
ークは、途中で互いに交差させた第1の信号線対の信号
線間に隣接する第2の信号線対の少なくとも一方の信号
線を隣接して配置することにより、この一方の信号線へ
前記第1の信号線対から互いに逆相関係にある、クロス
トーク信号を導き、これらのクロストーク信号を前記一
方の信号線上で互いに打ち消し合わせて、低減できるよ
うにする。
[実施例]
以下に、本発明の実施例を詳細に説明する。
第1図は本発明の信号線システムの一実施例を示す配線
図である。
図である。
同図において、Sl, 82. 33はセンスアンプ、
Bl.B婁lはセンスアンプSlに接続された信号線対
1を構成する信号線、B2, BB及び83. 883
はそれぞれ1・つの信号線対2.3を構或する信号線で
ある。
Bl.B婁lはセンスアンプSlに接続された信号線対
1を構成する信号線、B2, BB及び83. 883
はそれぞれ1・つの信号線対2.3を構或する信号線で
ある。
また、信号線DI. BHは平行直線状に配線され、信
号線B2, B#2は2箇所で入れ替えられて、互いに
交差する節を有し、信号線83. 813は1、箇所で
互いに交差する節を有する。これらの各節は各信号線8
1〜B#3までの直線状部分に対向する位置関係とされ
ている。なお、ここでは説明の都合上、信号線対2を第
lの信号線対と称[7、信号線対1−,3をそれぞれ第
2の信号線対と称する。また、CIからC12は各信号
線Bl, B2, B#2 . 80 . [13間に
発生して、クロストークの原因となる同一値の寄生容量
である。
号線B2, B#2は2箇所で入れ替えられて、互いに
交差する節を有し、信号線83. 813は1、箇所で
互いに交差する節を有する。これらの各節は各信号線8
1〜B#3までの直線状部分に対向する位置関係とされ
ている。なお、ここでは説明の都合上、信号線対2を第
lの信号線対と称[7、信号線対1−,3をそれぞれ第
2の信号線対と称する。また、CIからC12は各信号
線Bl, B2, B#2 . 80 . [13間に
発生して、クロストークの原因となる同一値の寄生容量
である。
次に、かかる配線になる信号線システムのクロストーク
低減動作について説明する。
低減動作について説明する。
まず、各センスアンプSI, 32, S3につながる
一対の信号線B1及びB#1間、B2及びB#2間、B
3及びH3間は、設定距離以上隔てられているので、こ
れら各信号線間のクロス1・−クの影響は殆んど無視で
きる。一方、第lの信号線対2と第2の信号線対1.3
との間のクロストークは、次のようにして低減される。
一対の信号線B1及びB#1間、B2及びB#2間、B
3及びH3間は、設定距離以上隔てられているので、こ
れら各信号線間のクロス1・−クの影響は殆んど無視で
きる。一方、第lの信号線対2と第2の信号線対1.3
との間のクロストークは、次のようにして低減される。
例えば、信号線BNでは、寄生容量CI, CIOをそ
れぞれ介して信号線B2よりクロストークを受け、さら
に寄生容量C4. C7をそれぞれ介して信号線142
よりクロストークを受ける。
れぞれ介して信号線B2よりクロストークを受け、さら
に寄生容量C4. C7をそれぞれ介して信号線142
よりクロストークを受ける。
しかし、信号線B2, 11!2の信号は逆相関係にあ
るので、これらの各クロストーク信号は互いに打ち消さ
れる。また、信号線BHは寄生容量C2, C5をそれ
ぞれ介して信号線B3よりクロストークを受けるととも
に、寄生容量C8, Cllを介して信号線B#3より
クロストークを受ける。しかし、これらの信号線B3.
B#3の信号も逆相関係にあるので、これらのクロス
トーク信号も互いに打ち消される。
るので、これらの各クロストーク信号は互いに打ち消さ
れる。また、信号線BHは寄生容量C2, C5をそれ
ぞれ介して信号線B3よりクロストークを受けるととも
に、寄生容量C8, Cllを介して信号線B#3より
クロストークを受ける。しかし、これらの信号線B3.
B#3の信号も逆相関係にあるので、これらのクロス
トーク信号も互いに打ち消される。
つまり、信号線BHは隣接する信号線対2.3のいずれ
からもクロストークの影響を受けることがない。
からもクロストークの影響を受けることがない。
一方、信号線B2では、寄生容量CI, CIOをそれ
ぞれ介して信号線B#1よりクロストークを受けるが、
信号線B#2も寄生容量C4. C7をそれぞれ介して
信号線BNよりクロストークを受けるため、これらの逆
相のクロストーク信号が互いに打ち消し合って、結果的
にクロストークの影響を避けることができる。また、こ
の信号線B2は、寄生容量C6を介して信号線B3より
クロストークを受け、さらに寄生容量C9を介して信号
線883よりクロストークを受けるが、これらのクロス
トーク信号も互いに逆相関係であるため、信号線B2に
対するクロストークの影響を効果的に抑制することがで
きる。
ぞれ介して信号線B#1よりクロストークを受けるが、
信号線B#2も寄生容量C4. C7をそれぞれ介して
信号線BNよりクロストークを受けるため、これらの逆
相のクロストーク信号が互いに打ち消し合って、結果的
にクロストークの影響を避けることができる。また、こ
の信号線B2は、寄生容量C6を介して信号線B3より
クロストークを受け、さらに寄生容量C9を介して信号
線883よりクロストークを受けるが、これらのクロス
トーク信号も互いに逆相関係であるため、信号線B2に
対するクロストークの影響を効果的に抑制することがで
きる。
なお、信号線B#2 . 83に対するクロストークの
影響も同様にして低減することができる。即ち、このよ
うなクロストークの低減は、途中で互いに交差するよう
に配置した第lの信号線対2の信号線82. H2間に
、1つまたは複数の第2の信号線対1.3のうちの少く
とも一方の信号線BHやB3を配置することによって実
現できる。
影響も同様にして低減することができる。即ち、このよ
うなクロストークの低減は、途中で互いに交差するよう
に配置した第lの信号線対2の信号線82. H2間に
、1つまたは複数の第2の信号線対1.3のうちの少く
とも一方の信号線BHやB3を配置することによって実
現できる。
第2図はこの発明や他の実施例を示す配線図である。こ
れはセンスアンプSO〜SI2に!2対の信号線対を構
成する信号線B10〜BH+を、前記配線要領によって
に接続したものであり、かかる配線によっても、第1図
に示した場合と同様のクロストーク低減効果が得られる
。なお、この実施例においては、自己のセンスアンプS
O〜SI2にそれぞれつながれる各対の信号線SO〜5
12の間隔は、相互にクロストークを及ぼすことがない
所定距離以上にとることが肝要である。
れはセンスアンプSO〜SI2に!2対の信号線対を構
成する信号線B10〜BH+を、前記配線要領によって
に接続したものであり、かかる配線によっても、第1図
に示した場合と同様のクロストーク低減効果が得られる
。なお、この実施例においては、自己のセンスアンプS
O〜SI2にそれぞれつながれる各対の信号線SO〜5
12の間隔は、相互にクロストークを及ぼすことがない
所定距離以上にとることが肝要である。
[発明の効果コ
以上詳説したように、本発明によれば互いにクロストー
クを受けないように離隔しかつ途中で互いに交差するよ
うに配置して第1の信号線対を形成し、この第1の信号
線対の信号線間に、第2の信号線対の少くとも一方の信
号線を隣接して配置するように構成したので、前記信号
線対の各信号線間及び各信号線対間におけるクロストー
クの影響を効果的に低減できるとともに、メモリセル等
からセンスアンプへ出力される信号のレベル低下をでき
るだけ抑えながら、該センスアンプのマージンを高め、
信号伝送損失の少ない信号線システムを形成できるとい
う効果が得られる。
クを受けないように離隔しかつ途中で互いに交差するよ
うに配置して第1の信号線対を形成し、この第1の信号
線対の信号線間に、第2の信号線対の少くとも一方の信
号線を隣接して配置するように構成したので、前記信号
線対の各信号線間及び各信号線対間におけるクロストー
クの影響を効果的に低減できるとともに、メモリセル等
からセンスアンプへ出力される信号のレベル低下をでき
るだけ抑えながら、該センスアンプのマージンを高め、
信号伝送損失の少ない信号線システムを形成できるとい
う効果が得られる。
第1図は本発明の一実施例による信号線システムを示す
配線図、第2図は本発明の信号線システムの他の実施例
を示す配線図、第3図は従来の信号線システムを示す配
線図である。 Bl, B#l , B2, B#2 , 83, B
#3・・・・・・信号線、Sl,S2. 33・・・・
・・センスアンプ、■,3・・・・・・第2の信号線対
、2・・・・・・第lの信号線対。
配線図、第2図は本発明の信号線システムの他の実施例
を示す配線図、第3図は従来の信号線システムを示す配
線図である。 Bl, B#l , B2, B#2 , 83, B
#3・・・・・・信号線、Sl,S2. 33・・・・
・・センスアンプ、■,3・・・・・・第2の信号線対
、2・・・・・・第lの信号線対。
Claims (1)
- 互いにクロストークを受けないように離隔しかつ途中で
互いに交差するように配置した第1の信号線対と、該第
1の信号線対の信号線間に少くとも一方の信号線を隣接
して配置した第2の信号線対とを備えたことを特徴とす
る信号線システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1310459A JPH03171662A (ja) | 1989-11-29 | 1989-11-29 | 信号線システム |
US08/150,243 US5475643A (en) | 1989-11-29 | 1993-11-09 | Semiconductor signal line system with crosstalk reduction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1310459A JPH03171662A (ja) | 1989-11-29 | 1989-11-29 | 信号線システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03171662A true JPH03171662A (ja) | 1991-07-25 |
Family
ID=18005508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1310459A Pending JPH03171662A (ja) | 1989-11-29 | 1989-11-29 | 信号線システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US5475643A (ja) |
JP (1) | JPH03171662A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7715869B2 (en) | 2002-09-13 | 2010-05-11 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100215595B1 (ko) * | 1993-09-21 | 1999-08-16 | 니시무로 타이죠 | 다이나믹형 반도체 기억장치 |
JP2638487B2 (ja) * | 1994-06-30 | 1997-08-06 | 日本電気株式会社 | 半導体記憶装置 |
US5581126A (en) * | 1995-09-14 | 1996-12-03 | Advanced Micro Devices, Inc. | Interlaced layout configuration for differential pairs of interconnect lines |
CN1112039C (zh) * | 1996-05-09 | 2003-06-18 | 松下电器产业株式会社 | 配置主图像以使副图像重合在主图像上的多媒体光盘再生装置及方法 |
JP3244039B2 (ja) * | 1997-11-19 | 2002-01-07 | 日本電気株式会社 | 多値のダイナミック型半導体記憶装置 |
US6034879A (en) * | 1998-02-19 | 2000-03-07 | University Of Pittsburgh | Twisted line techniques for multi-gigabit dynamic random access memories |
JPH11274424A (ja) * | 1998-03-23 | 1999-10-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
KR100278656B1 (ko) * | 1998-05-12 | 2001-02-01 | 윤종용 | 트위스트된비트라인구조를갖는반도체메모리장치 |
US6209055B1 (en) * | 1998-10-29 | 2001-03-27 | International Business Machines Corporation | Method and apparatus for reducing noise induced among conductive lines |
US6163475A (en) * | 1999-02-13 | 2000-12-19 | Proebsting; Robert J. | Bit line cross-over layout arrangement |
US6356485B1 (en) | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
US6201272B1 (en) | 1999-04-28 | 2001-03-13 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
US6204683B1 (en) | 1999-05-18 | 2001-03-20 | Intel Corporation | Apparatus and method for reducing crosstalk in an integrated circuit which includes a signal bus |
US6188598B1 (en) * | 1999-09-28 | 2001-02-13 | Infineon Technologies North America Corp. | Reducing impact of coupling noise |
US6891731B1 (en) | 1999-11-01 | 2005-05-10 | Advanced Micro Devices, Inc. | Crosstalk cancellation for integrated circuit package configuration |
US6304479B1 (en) * | 2000-06-23 | 2001-10-16 | Infineon Technologies North America Corp. | Shielded bit line architecture for memory arrays |
US7830221B2 (en) * | 2008-01-25 | 2010-11-09 | Micron Technology, Inc. | Coupling cancellation scheme |
US8339873B1 (en) | 2010-04-27 | 2012-12-25 | Bruce Lee Morton | Memory device and method thereof |
US9099169B1 (en) | 2010-04-27 | 2015-08-04 | Tagmatech, Llc | Memory device and method thereof |
US8189410B1 (en) | 2010-04-27 | 2012-05-29 | Bruce Lee Morton | Memory device and method thereof |
CN111277291A (zh) * | 2018-11-16 | 2020-06-12 | 英业达科技有限公司 | 电路装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6356938A (ja) * | 1986-08-25 | 1988-03-11 | アメリカン テレフオン アンド テレグラフ カムパニ− | 半導体集積回路 |
JPH02183490A (ja) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JPH02183489A (ja) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JPH0362393A (ja) * | 1989-07-31 | 1991-03-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE636914A (ja) * | 1962-09-05 | |||
US4238838A (en) * | 1978-05-16 | 1980-12-09 | Ampex Corporation | Core memory wiring arrangement |
JPH0625015Y2 (ja) * | 1986-06-13 | 1994-06-29 | シャープ株式会社 | 半導体装置 |
US4980860A (en) * | 1986-06-27 | 1990-12-25 | Texas Instruments Incorporated | Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry |
JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
JPH07105134B2 (ja) * | 1987-08-28 | 1995-11-13 | 三菱電機株式会社 | 半導体記憶装置 |
JP2600304B2 (ja) * | 1988-06-30 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置とこれを用いたデータパス |
US5144583A (en) * | 1989-01-09 | 1992-09-01 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device with twisted bit-line structure |
JP2982905B2 (ja) * | 1989-10-02 | 1999-11-29 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
KR930001737B1 (ko) * | 1989-12-29 | 1993-03-12 | 삼성전자 주식회사 | 반도체 메모리 어레이의 워드라인 배열방법 |
-
1989
- 1989-11-29 JP JP1310459A patent/JPH03171662A/ja active Pending
-
1993
- 1993-11-09 US US08/150,243 patent/US5475643A/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6356938A (ja) * | 1986-08-25 | 1988-03-11 | アメリカン テレフオン アンド テレグラフ カムパニ− | 半導体集積回路 |
JPH02183490A (ja) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JPH02183489A (ja) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JPH0362393A (ja) * | 1989-07-31 | 1991-03-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7715869B2 (en) | 2002-09-13 | 2010-05-11 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Also Published As
Publication number | Publication date |
---|---|
US5475643A (en) | 1995-12-12 |
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