JPH03120848A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03120848A JPH03120848A JP26040589A JP26040589A JPH03120848A JP H03120848 A JPH03120848 A JP H03120848A JP 26040589 A JP26040589 A JP 26040589A JP 26040589 A JP26040589 A JP 26040589A JP H03120848 A JPH03120848 A JP H03120848A
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- Japan
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- wiring
- layer wiring
- layer
- capacitor
- aluminum
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にシリコン基板上に
容量を形成する半導体集積回路に関する。
容量を形成する半導体集積回路に関する。
従来、シリコン基板上の多層配線により同一形状の容量
アレイと信号線を形成する半導体集積回路では、容量ア
レイの電極に接続する信号線用の配線を容量アレイと容
量アレイとの間に通していた。
アレイと信号線を形成する半導体集積回路では、容量ア
レイの電極に接続する信号線用の配線を容量アレイと容
量アレイとの間に通していた。
第2図はその一例を示すものであり、第2図(a>は平
面配置図を示し、第2図(b)は第2図(a>のBB’
線における断面図を示す。
面配置図を示し、第2図(b)は第2図(a>のBB’
線における断面図を示す。
第1層の配線である第1 Po1yS i 1 、第5
2層の配線である第2PolyS i 2を容lアレイ
の下部電極、上部電極とし、第3層の配線であり、かつ
、信号線となる第1アルミ3は第2層配線(第2Pol
yS i 2 )と第3層配線(第1アルミ3)の間の
コンタクト5を介して第2 Po1yS i 2に接続
している。また、これらの3層の配線はシリコン基板7
上に形成され、絶縁膜8により覆われている。
2層の配線である第2PolyS i 2を容lアレイ
の下部電極、上部電極とし、第3層の配線であり、かつ
、信号線となる第1アルミ3は第2層配線(第2Pol
yS i 2 )と第3層配線(第1アルミ3)の間の
コンタクト5を介して第2 Po1yS i 2に接続
している。また、これらの3層の配線はシリコン基板7
上に形成され、絶縁膜8により覆われている。
し発明が解決しようとする課題〕
上述した従来の容量アレイに信号線を接続する配線横道
では、信号線となる第3層配線と容量アレイの下部電極
となる第1層配線あるいは上部電極となる第2層配線と
の間に寄生容量が形成され、等価的な単位容量の価を狂
わせたり、信号間のクロストークを発生するという欠点
がある。
では、信号線となる第3層配線と容量アレイの下部電極
となる第1層配線あるいは上部電極となる第2層配線と
の間に寄生容量が形成され、等価的な単位容量の価を狂
わせたり、信号間のクロストークを発生するという欠点
がある。
この問題は、容量アレイの間隔を広くすることにより低
減することは可能であるが、間隔を広くすることにより
単位容量の比精度が低下したり、半導体集積回路チップ
の面積が大きくなるという新たな欠点が発生する。
減することは可能であるが、間隔を広くすることにより
単位容量の比精度が低下したり、半導体集積回路チップ
の面積が大きくなるという新たな欠点が発生する。
本発明の容量アレイに信号線を接続する配線構造は、容
量アレイの下部電極、上部電極を第1層配線、第2層配
線で構成し、一部の第3層配線を固定電位に接続し、そ
の第3層配線の上部位置に形成した第4層配線を信号線
として用い、これを下部電極もしくは上部電極に接続し
ている。
量アレイの下部電極、上部電極を第1層配線、第2層配
線で構成し、一部の第3層配線を固定電位に接続し、そ
の第3層配線の上部位置に形成した第4層配線を信号線
として用い、これを下部電極もしくは上部電極に接続し
ている。
次に本発明について図面を参照して説明する。
第1図(a)は本発明の一実施例の平面配置図であり、
第1図(b)は第1図(a)のAA’線における断面図
である。
第1図(b)は第1図(a)のAA’線における断面図
である。
第1層の配線である第1 Po1yS i 1 、第2
層の配線である第2 Po1yS i 2を容量アレイ
の下部電極、上部電極とし、第3層の配線の一部である
第1アルミ3aは固定電位(例えば、接地電位)に接続
され、第1アルミ3aの上部位置に形成した第4層の配
線である第2アルミ4を信号線として用いている。第2
アルミ4は、第4層配線(第2アルミ4)と固定電位に
接続されていない第3層配線(第1アルミ3b)との間
のコンタクト6を介して第1アルミ3bと接続され、さ
らに、第2層配線(第2 Po1yS i 2 )と第
3層配線(第1アルミ3b)の間のコンタクト5を介し
て第2 Po1ySi2に接続している。また、これら
の4層の配線はシリコン基板7上に形成され、絶縁膜8
により覆われている。
層の配線である第2 Po1yS i 2を容量アレイ
の下部電極、上部電極とし、第3層の配線の一部である
第1アルミ3aは固定電位(例えば、接地電位)に接続
され、第1アルミ3aの上部位置に形成した第4層の配
線である第2アルミ4を信号線として用いている。第2
アルミ4は、第4層配線(第2アルミ4)と固定電位に
接続されていない第3層配線(第1アルミ3b)との間
のコンタクト6を介して第1アルミ3bと接続され、さ
らに、第2層配線(第2 Po1yS i 2 )と第
3層配線(第1アルミ3b)の間のコンタクト5を介し
て第2 Po1ySi2に接続している。また、これら
の4層の配線はシリコン基板7上に形成され、絶縁膜8
により覆われている。
本実施例では、第1層配線、第2層配線の構成材料とし
てはPo1yS iを、第3層配線、第4層配線の構成
材料としてはアルミを用いたが、第1層配線がPo1y
S iで、第2層配線、第3層配線、第4層配線がアル
ミで構成されていてもなんら問題はない。
てはPo1yS iを、第3層配線、第4層配線の構成
材料としてはアルミを用いたが、第1層配線がPo1y
S iで、第2層配線、第3層配線、第4層配線がアル
ミで構成されていてもなんら問題はない。
また、第2アルミ4(信号線)が第2PolyS i2
の代りに第1 Po1yS i 1に接続されていても
よい。
の代りに第1 Po1yS i 1に接続されていても
よい。
なお、第1図に示したように、固定電位に接続された第
1アルミ3aは容量アレイの上部に設置することが可能
である。
1アルミ3aは容量アレイの上部に設置することが可能
である。
以上説明したように本発明の容量アレイに信号線を接続
する配線構造は、容量アレイの下部電極、上部電極を第
1層配線、第2層配線で構成し、第3層配線の一部を固
定電位に接続し、固定電位に接続された第3層配線の上
部位置に形成した第4層配線を信号線として用い、これ
を下部電極もしくは上部電極に接続することにより、容
量アレイ間の寄生容量を低減させる効果がある。
する配線構造は、容量アレイの下部電極、上部電極を第
1層配線、第2層配線で構成し、第3層配線の一部を固
定電位に接続し、固定電位に接続された第3層配線の上
部位置に形成した第4層配線を信号線として用い、これ
を下部電極もしくは上部電極に接続することにより、容
量アレイ間の寄生容量を低減させる効果がある。
また、この効果により、単位容量値の変化および信号間
のクロストークを低減することができる。
のクロストークを低減することができる。
第1図(a>は本発明の一実施例の平面配置図、第1図
(b)は第1図(a)のAA“線における断面図、第2
図(a>は従来の技術の平面配置図、第2図(b)は第
2図(a)のBB”線における断面図である。 1・・・第1 Po1yS i 、2−第2 Po1y
S i 、3−第1アルミ、3a・・・第1アルミ、3
b・・・第1アルミ、4・・・第2アルミ、5・・・第
2PolySiと第1アルミ間のコンタクト、6・・・
第1アルミと第2アルミ間のコンタクI・、7・・・シ
リコン・基板、8・・・絶縁膜。
(b)は第1図(a)のAA“線における断面図、第2
図(a>は従来の技術の平面配置図、第2図(b)は第
2図(a)のBB”線における断面図である。 1・・・第1 Po1yS i 、2−第2 Po1y
S i 、3−第1アルミ、3a・・・第1アルミ、3
b・・・第1アルミ、4・・・第2アルミ、5・・・第
2PolySiと第1アルミ間のコンタクト、6・・・
第1アルミと第2アルミ間のコンタクI・、7・・・シ
リコン・基板、8・・・絶縁膜。
Claims (1)
- 4層以上の配線手段を有し、第1層および第2層の配線
が容量の下部電極および上部電極を形成する半導体集積
回路において、第3層の配線の一部を固定電位に接続し
、固定電位に接続された前記第3層の配線の上部に位置
する第4層の配線が前記容量の前記下部電極もしくは前
記上部電極に接続することを特徴とする半導体集積回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26040589A JPH03120848A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26040589A JPH03120848A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03120848A true JPH03120848A (ja) | 1991-05-23 |
Family
ID=17347461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26040589A Pending JPH03120848A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03120848A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5466045A (en) * | 1994-10-05 | 1995-11-14 | Tachi-S Co., Ltd. | Lumbar support device |
US6777775B2 (en) | 2001-07-04 | 2004-08-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, D-A converter device, and A-D converter device |
US8684460B2 (en) | 2011-06-15 | 2014-04-01 | Brose Fahrzeugteile Gmbh & Co. Kg, Coburg | Backrest structure for a seat with lumbar support and curving element comprising a pre-tensioning connecting element |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61295698A (ja) * | 1985-06-25 | 1986-12-26 | 株式会社東芝 | 集積回路装置 |
-
1989
- 1989-10-04 JP JP26040589A patent/JPH03120848A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61295698A (ja) * | 1985-06-25 | 1986-12-26 | 株式会社東芝 | 集積回路装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5466045A (en) * | 1994-10-05 | 1995-11-14 | Tachi-S Co., Ltd. | Lumbar support device |
US6777775B2 (en) | 2001-07-04 | 2004-08-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, D-A converter device, and A-D converter device |
US7777293B2 (en) | 2001-07-04 | 2010-08-17 | Panasonic Corporation | Semiconductor integrated circuit, D-A converter device, and A-D converter device |
US8684460B2 (en) | 2011-06-15 | 2014-04-01 | Brose Fahrzeugteile Gmbh & Co. Kg, Coburg | Backrest structure for a seat with lumbar support and curving element comprising a pre-tensioning connecting element |
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