JPH05325542A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05325542A JPH05325542A JP4129086A JP12908692A JPH05325542A JP H05325542 A JPH05325542 A JP H05325542A JP 4129086 A JP4129086 A JP 4129086A JP 12908692 A JP12908692 A JP 12908692A JP H05325542 A JPH05325542 A JP H05325542A
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- JP
- Japan
- Prior art keywords
- digit lines
- digit
- layer wiring
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ディジット線に交差部を有する半導体記憶装
置において、チップ面積を増大させることなく、ディジ
ット線の不平衡をなくす。 【構成】 同一センスアンプに接続された対をなすディ
ジット線Ｄ1 とＤ1 ′とを交差させて、一方を一層目配
線１４、他方を二層目配線１５という二層構造にし、デ
ィジット線を交差部分で、一方を二層目配線１７、他方
を一層目配線１６というように上下を入れ換えた構成を
とり、その間をそれぞれスルーホールコンタクト１３に
て接続する。
置において、チップ面積を増大させることなく、ディジ
ット線の不平衡をなくす。 【構成】 同一センスアンプに接続された対をなすディ
ジット線Ｄ1 とＤ1 ′とを交差させて、一方を一層目配
線１４、他方を二層目配線１５という二層構造にし、デ
ィジット線を交差部分で、一方を二層目配線１７、他方
を一層目配線１６というように上下を入れ換えた構成を
とり、その間をそれぞれスルーホールコンタクト１３に
て接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に利用
され、特に、ディジット線の構成を改善した半導体記憶
装置に関する。
され、特に、ディジット線の構成を改善した半導体記憶
装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置は種々の形のもの
が用いられているが、ＭＯＳトランジスタ１個と容量１
個でメモリセルを構成するいわゆる１トランジスタ型の
メモリセルは、１ビット当りの所要面積が小さくて済
み、大容量化に適しているので広く用いられている。
が用いられているが、ＭＯＳトランジスタ１個と容量１
個でメモリセルを構成するいわゆる１トランジスタ型の
メモリセルは、１ビット当りの所要面積が小さくて済
み、大容量化に適しているので広く用いられている。
【０００３】図２は一般的な１トランジスタ型の半導体
記憶装置の構成を示す回路図で、図３は隣接ディジット
線のノイズ軽減のためディジット線の一部を交差させた
ものである。
記憶装置の構成を示す回路図で、図３は隣接ディジット
線のノイズ軽減のためディジット線の一部を交差させた
ものである。
【０００４】ワード線Ｗ1 〜Ｗ4 とディジット線Ｄ1 、
Ｄ1 ′、Ｄ2 、Ｄ2 ′との交点にメモリセルＭＣ1 、Ｍ
Ｃ2 、…を配置する。メモリセルＭＣ1 、ＭＣ2 、…
は、それぞれＭＯＳトランジスタと容量とから構成され
る。ディジット線Ｄ1 とＤ1 ′との間にセンスアンプＳ
Ａ1 を、Ｄ2 とＤ2 ′との間にセンスアンプＳＡ2 を接
続する。ディジット線Ｄ1 とＤ1 ′とは対関係を有して
センスアンプＳＡ1 に差動的に結合される。ディジット
線Ｄ2 とＤ2 ′とについても同様である。
Ｄ1 ′、Ｄ2 、Ｄ2 ′との交点にメモリセルＭＣ1 、Ｍ
Ｃ2 、…を配置する。メモリセルＭＣ1 、ＭＣ2 、…
は、それぞれＭＯＳトランジスタと容量とから構成され
る。ディジット線Ｄ1 とＤ1 ′との間にセンスアンプＳ
Ａ1 を、Ｄ2 とＤ2 ′との間にセンスアンプＳＡ2 を接
続する。ディジット線Ｄ1 とＤ1 ′とは対関係を有して
センスアンプＳＡ1 に差動的に結合される。ディジット
線Ｄ2 とＤ2 ′とについても同様である。
【０００５】近年、メモリの集積度が増加するのに伴い
メモリセルのピッチを小さくする必要がでてきている。
図４はその一つの解決方法としてディジット線Ｄ1 とＤ
1 ′とを多層構造にしている。一つのディジット線Ｄ1
は下層（一層目配線１４）にそしてもう一つのディジッ
ト線Ｄ1 ′は上層（二層目配線１５）にそれぞれ形成さ
れ、平面的にみるとディジット線Ｄ1 とＤ1 ′とは一部
が重なり合うように配置されている。これによりメモリ
セルのピッチを小さくおさえようとするものである。
メモリセルのピッチを小さくする必要がでてきている。
図４はその一つの解決方法としてディジット線Ｄ1 とＤ
1 ′とを多層構造にしている。一つのディジット線Ｄ1
は下層（一層目配線１４）にそしてもう一つのディジッ
ト線Ｄ1 ′は上層（二層目配線１５）にそれぞれ形成さ
れ、平面的にみるとディジット線Ｄ1 とＤ1 ′とは一部
が重なり合うように配置されている。これによりメモリ
セルのピッチを小さくおさえようとするものである。
【０００６】なお、図４において、１１はソース・ドレ
イン領域、１２は蓄積容量部、および１３はスルーホー
ルコンタクトである。
イン領域、１２は蓄積容量部、および１３はスルーホー
ルコンタクトである。
【０００７】
【発明が解決しようとする課題】この従来の半導体記憶
装置におけるディジット線構造では、多層構造を用いて
いるために、例えば上層配線にはスルーホールコンタク
ト部が付加されるなど非対称となり、センスアンプに対
して電気的特性の不平衡を生じやすく、高精度なデータ
の感知が困難になる欠点があった。さらに、交差部を設
けるためにはメモリセルのピッチを増大させ重なり部を
大きくとることが必要で、チップ面積を増大させる欠点
があった。
装置におけるディジット線構造では、多層構造を用いて
いるために、例えば上層配線にはスルーホールコンタク
ト部が付加されるなど非対称となり、センスアンプに対
して電気的特性の不平衡を生じやすく、高精度なデータ
の感知が困難になる欠点があった。さらに、交差部を設
けるためにはメモリセルのピッチを増大させ重なり部を
大きくとることが必要で、チップ面積を増大させる欠点
があった。
【０００８】本発明の目的は、前記の欠点を除去するこ
とにより、チップ面積を増大させることなく、対をなす
ディジット線の不平衡をなくし、センスアンプが高精度
なデータの感知を行うことができる半導体記憶装置を提
供することにある。
とにより、チップ面積を増大させることなく、対をなす
ディジット線の不平衡をなくし、センスアンプが高精度
なデータの感知を行うことができる半導体記憶装置を提
供することにある。
【０００９】
【課題を解決するための手段】本発明は、複数のディジ
ット線およびワード線と、前記ディジット線と前記ワー
ド線との交点にそれぞれ接続されたメモリセルと、対を
なす２本のディジット線間に接続されたセンスアンプと
を備え、前記対をなす２本のディジット線は、それぞれ
上下の異なる配線層に設けられた半導体記憶装置におい
て、前記対をなす２本のディジット線の一部分が交差し
かつ上下関係が逆になるように構成された交差部を設け
たことを特徴とする。
ット線およびワード線と、前記ディジット線と前記ワー
ド線との交点にそれぞれ接続されたメモリセルと、対を
なす２本のディジット線間に接続されたセンスアンプと
を備え、前記対をなす２本のディジット線は、それぞれ
上下の異なる配線層に設けられた半導体記憶装置におい
て、前記対をなす２本のディジット線の一部分が交差し
かつ上下関係が逆になるように構成された交差部を設け
たことを特徴とする。
【００１０】また、本発明は、前記交差部におけるディ
ジット線の上下配線層間の接続は、前記メモリセルへの
スルーホールコンタクトを介して行われたものであるこ
とを特徴とする。
ジット線の上下配線層間の接続は、前記メモリセルへの
スルーホールコンタクトを介して行われたものであるこ
とを特徴とする。
【００１１】
【作用】対をなす２本のディジット線は、交差部におい
て上下関係が逆になるように、メモリセルへのスルーホ
ールコンタクトを介して接続される。
て上下関係が逆になるように、メモリセルへのスルーホ
ールコンタクトを介して接続される。
【００１２】これにより、対をなす２本のディジット線
は、共にスルーホールコンタクトが付加され対称性が保
たれるので不平衡性をなくすことができる。
は、共にスルーホールコンタクトが付加され対称性が保
たれるので不平衡性をなくすことができる。
【００１３】さらに、交差部は特に重ね合せ部を大きく
とることなく、スルーホールコンタクトを介して行うこ
とができ、チップ面積の増大を防止できる。
とることなく、スルーホールコンタクトを介して行うこ
とができ、チップ面積の増大を防止できる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の一実施例の半導体チップの
要部を示す模式的平面図で、図３に示したディジット線
の交差部を有する１トランジスタ型の半導体記憶装置で
その交差部を示したものである。
要部を示す模式的平面図で、図３に示したディジット線
の交差部を有する１トランジスタ型の半導体記憶装置で
その交差部を示したものである。
【００１６】本実施例は、同一センスアンプに接続され
た対をなす２本のディジット線Ｄ1とＤ1 ′とが、本発
明の特徴とするところの、ディジット線Ｄ1 とＤ1 ′と
は、それぞれメモリセルへのスルーホールコンタクトを
介して接続され、上下関係が逆になるように構成された
交差部を有している。
た対をなす２本のディジット線Ｄ1とＤ1 ′とが、本発
明の特徴とするところの、ディジット線Ｄ1 とＤ1 ′と
は、それぞれメモリセルへのスルーホールコンタクトを
介して接続され、上下関係が逆になるように構成された
交差部を有している。
【００１７】すなわち、一層目配線１４で構成されたデ
ィジット線Ｄ1 は、交差部において、スルーホールコン
タクト１３を介して二層目配線１７で構成され、二層目
配線１５で構成されたディジット線Ｄ1 ′は、交差部に
おいて、スルーホールコンタクト１３を介して一層目配
線１６で構成される。
ィジット線Ｄ1 は、交差部において、スルーホールコン
タクト１３を介して二層目配線１７で構成され、二層目
配線１５で構成されたディジット線Ｄ1 ′は、交差部に
おいて、スルーホールコンタクト１３を介して一層目配
線１６で構成される。
【００１８】なお、図１において、１１はソース・ドレ
イン領域、１２は蓄積容量部、ならびにＷ1 〜Ｗ4 はワ
ード線である。
イン領域、１２は蓄積容量部、ならびにＷ1 〜Ｗ4 はワ
ード線である。
【００１９】本実施例において、ディジット線Ｄ1 とＤ
1 ′とは半導体基板上にアルミニウム等の金属によりそ
れぞれ一層目、二層目というように形成され、メモリセ
ルのソース・ドレイン領域１１にスルーホールコンタク
ト１３を介して接続される。しかもディジット線Ｄ1 と
Ｄ1 ′とを交差させ、かつ一層目と二層目の金属配線の
重複部分の接続も行うことにより、重なり部の面積の増
大をおさえている。
1 ′とは半導体基板上にアルミニウム等の金属によりそ
れぞれ一層目、二層目というように形成され、メモリセ
ルのソース・ドレイン領域１１にスルーホールコンタク
ト１３を介して接続される。しかもディジット線Ｄ1 と
Ｄ1 ′とを交差させ、かつ一層目と二層目の金属配線の
重複部分の接続も行うことにより、重なり部の面積の増
大をおさえている。
【００２０】このように配置することにより、同一セン
スアンプに接続されたディジット線を途中で交差させる
構成になっているメモリセル配列においても、ディジッ
ト線の不平衡を防ぎ、かつ面積を増やすことなくメモリ
を構成することができる。
スアンプに接続されたディジット線を途中で交差させる
構成になっているメモリセル配列においても、ディジッ
ト線の不平衡を防ぎ、かつ面積を増やすことなくメモリ
を構成することができる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ディジット線の接続、かつまた交差部分にも余分な面積
を用いることなく構成することができる。これにより、
チップ面積を縮小し、まだディジット線に二層配線を用
いたことに起因する電気的不平衡をなくした半導体記憶
装置が得ることができ、その効果は大である。
ディジット線の接続、かつまた交差部分にも余分な面積
を用いることなく構成することができる。これにより、
チップ面積を縮小し、まだディジット線に二層配線を用
いたことに起因する電気的不平衡をなくした半導体記憶
装置が得ることができ、その効果は大である。
【図１】本発明の一実施例による半導体チップの要部を
示す模式的平面図。
示す模式的平面図。
【図２】従来の半導体記憶装置の一例の構成を示す回路
図。
図。
【図３】従来の半導体記憶装置の他の例の構成を示す回
路図。
路図。
【図４】図２に示す従来例による半導体チップの要部を
示す模式的平面図。
示す模式的平面図。
１１ ソース・ドレイン領域 １２ 蓄積容量部 １３ スルーホールコンタクト １４、１６ 一層目配線 １５、１７ 二層目配線 Ｄ1 、Ｄ1 ′、Ｄ2 、Ｄ2 ′ ディジット線 ＭＣ1 、ＭＣ2 メモリセル ＳＡ1 、ＳＡ2 センスアンプ Ｗ〜Ｗ4 ワード線
Claims (2)
- 【請求項１】 複数のディジット線およびワード線と、 前記ディジット線と前記ワード線との交点にそれぞれ接
続されたメモリセルと、 対をなす２本のディジット線間に接続されたセンスアン
プとを備え、 前記対をなす２本のディジット線は、それぞれ上下の異
なる配線層に設けられた半導体記憶装置において、 前記対をなす２本のディジット線の一部分が交差しかつ
上下関係が逆になるように構成された交差部を設けたこ
とを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記交差部におけるディジット線の上下配線層間の接続
は、前記メモリセルへのスルーホールコンタクトを介し
て行われたものであることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129086A JPH05325542A (ja) | 1992-05-21 | 1992-05-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129086A JPH05325542A (ja) | 1992-05-21 | 1992-05-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325542A true JPH05325542A (ja) | 1993-12-10 |
Family
ID=15000735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129086A Pending JPH05325542A (ja) | 1992-05-21 | 1992-05-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773892A (en) * | 1995-06-20 | 1998-06-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| US6665204B2 (en) | 2000-02-04 | 2003-12-16 | Nec Corporation | Semiconductor memory device for decreasing a coupling capacitance |
-
1992
- 1992-05-21 JP JP4129086A patent/JPH05325542A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773892A (en) * | 1995-06-20 | 1998-06-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| US5886919A (en) * | 1995-06-20 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| US6665204B2 (en) | 2000-02-04 | 2003-12-16 | Nec Corporation | Semiconductor memory device for decreasing a coupling capacitance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |