JPS6362837B2 - - Google Patents
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- JPS6362837B2 JPS6362837B2 JP55032529A JP3252980A JPS6362837B2 JP S6362837 B2 JPS6362837 B2 JP S6362837B2 JP 55032529 A JP55032529 A JP 55032529A JP 3252980 A JP3252980 A JP 3252980A JP S6362837 B2 JPS6362837 B2 JP S6362837B2
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。
第１図に一般的なメモリ装置を示す。ここでは
ワード線W1〜W4とデイジツト線D1，D1′，D2，
D2′との交点に図示の如くメモリセルＣが設けら
れている。ここでデイジツト線D1とD2′とは対関
係を有しセンスアンプSA１に差動的に結合され
ている。このようなメモリ装置のレイアウト例を
第２図に示す。ここでは第１図のメモリセルC1
とC2とを例に示す。
ワード線W1〜W4とデイジツト線D1，D1′，D2，
D2′との交点に図示の如くメモリセルＣが設けら
れている。ここでデイジツト線D1とD2′とは対関
係を有しセンスアンプSA１に差動的に結合され
ている。このようなメモリ装置のレイアウト例を
第２図に示す。ここでは第１図のメモリセルC1
とC2とを例に示す。
第２図において、拡散層１１と１２はそれぞれ
デイジツト線D1，D1′を構成し、アルミ配線１３
および１４はワード線W1，W2を構成する。一層
目のポリシリコン配線１９，２０はメモリセルの
コンタクトCS1，CS2の共通の固定電源線VFに相
当する。第２層目のポリシリコン１７はコンタク
ト２１でアルミ配線１３に接続しており、薄いゲ
ート膜領域１９でトランジスタQS1を構成する。
同様に第２層目のポリシリコン配線１８はゲート
絶縁膜２０の領域でトランジスタQS2を形成す
る。このようなレイアウトではワード線W1，W2
に対してのコンタクトはメモリセル１ビツトあた
り１個の数ぢけ要することになる。このことは大
容量のメモリになるとコンタクトのためのスペー
スが無視しえなくなり、高密度化のの大きな妨げ
となつていた。そこで第２図に示すようにデジツ
トラインD1，D1′，D2，D2′をそれぞれ真同志D1，
D2補同志D1′，D2′が隣り合うように配置し、メモ
リセルを２つ毎に隣り合うデジツト線間と１つの
ワード線に配する。例えばメモリセルC21，C22を
デイジツト線D1′，D2′とワード線W2との間に配
する。第４図に具体的なレイアウト例を示す。拡
散層３０，３１，３２，３３はデイジツト線D1，
D1′，D2′，D2として用いられる。アルミ配線３４
はワード線（W2）である。一層目のポリシリコ
ン３６はメモリセルのコンデンサの共通電極配線
（第１図のVF）に相当し、薄い絶縁膜領域３８，
３９で基板とコンデンサを形成する。２層目のポ
リシリコン３５はコンタクト３７でアルミ配線３
４と接続している。ポリシリコン３５は領域３
８，３９でそれぞれ異なるメモリセルのトランジ
スタを構成している。このようにこのレイアウト
ではワード線へのコンタクトをメモリセル２ビツ
ト分毎に共通にできる。
デイジツト線D1，D1′を構成し、アルミ配線１３
および１４はワード線W1，W2を構成する。一層
目のポリシリコン配線１９，２０はメモリセルの
コンタクトCS1，CS2の共通の固定電源線VFに相
当する。第２層目のポリシリコン１７はコンタク
ト２１でアルミ配線１３に接続しており、薄いゲ
ート膜領域１９でトランジスタQS1を構成する。
同様に第２層目のポリシリコン配線１８はゲート
絶縁膜２０の領域でトランジスタQS2を形成す
る。このようなレイアウトではワード線W1，W2
に対してのコンタクトはメモリセル１ビツトあた
り１個の数ぢけ要することになる。このことは大
容量のメモリになるとコンタクトのためのスペー
スが無視しえなくなり、高密度化のの大きな妨げ
となつていた。そこで第２図に示すようにデジツ
トラインD1，D1′，D2，D2′をそれぞれ真同志D1，
D2補同志D1′，D2′が隣り合うように配置し、メモ
リセルを２つ毎に隣り合うデジツト線間と１つの
ワード線に配する。例えばメモリセルC21，C22を
デイジツト線D1′，D2′とワード線W2との間に配
する。第４図に具体的なレイアウト例を示す。拡
散層３０，３１，３２，３３はデイジツト線D1，
D1′，D2′，D2として用いられる。アルミ配線３４
はワード線（W2）である。一層目のポリシリコ
ン３６はメモリセルのコンデンサの共通電極配線
（第１図のVF）に相当し、薄い絶縁膜領域３８，
３９で基板とコンデンサを形成する。２層目のポ
リシリコン３５はコンタクト３７でアルミ配線３
４と接続している。ポリシリコン３５は領域３
８，３９でそれぞれ異なるメモリセルのトランジ
スタを構成している。このようにこのレイアウト
ではワード線へのコンタクトをメモリセル２ビツ
ト分毎に共通にできる。
しかしながらかかるレイアウトではデイジツト
線に対するトランジスタの方向が互いに逆とな
り、目合せずれによつて同一のセンスアンプに対
して不平衡を生じ、高精度なデータの感知が困難
なものであつた。
線に対するトランジスタの方向が互いに逆とな
り、目合せずれによつて同一のセンスアンプに対
して不平衡を生じ、高精度なデータの感知が困難
なものであつた。
本発明の目的はコンタクトの数を半減させ、か
つデータ感知系の平衡性の優れた半導体記憶装置
を提供することにある。
つデータ感知系の平衡性の優れた半導体記憶装置
を提供することにある。
本発明によれば半導体記憶回路においてセンス
アンプの２入力となるべき平行した２本のデータ
線に多数のメモリセルが接続され、かつ上記メモ
リセルに連なるトランジスタのチヤンネル幅方向
が上記トランジスタのゲート電極を形成するため
のマスクの目合せずれがあつても、上記２本のデ
ータ線の電気特性が平衡するようにデータ線を交
差させるレイアウトを行う半導体メモリが得られ
る。
アンプの２入力となるべき平行した２本のデータ
線に多数のメモリセルが接続され、かつ上記メモ
リセルに連なるトランジスタのチヤンネル幅方向
が上記トランジスタのゲート電極を形成するため
のマスクの目合せずれがあつても、上記２本のデ
ータ線の電気特性が平衡するようにデータ線を交
差させるレイアウトを行う半導体メモリが得られ
る。
第５図を参照して本発明の参考例について説明
する。
する。
本実施例ではデイジツト線D1とデイジツト線
D1と対を構成するデイジツト線D1′とを他のデイ
ジツト線D2を介して配する。デイジツト線D2と
対を構成するデイジツト線D2′もデイジツト線
D2′を介して同様に配列されている。デイジツト
線D1′とD2は交差されてセンスアンプSA1，SA2
に結合されている。ここではメモリセルはデイジ
ツト線D1，D2間とD1′，D2′間に図示の如く配さ
れ、対関係にあるデイジツト線D1とD1′に結合す
るメモリセルC31，C35とC33，C37とが全て同一の
レイアウト方向を有して第４図の如く構成され
る。同様にデイジツト線D2とD2′とに結合するメ
モリセルD32，C36，C34，C38も全て同一方向のレ
イアウトを有する。従つて本発明ではデイジツト
線対単位で全てセルのレイアウトが同一方向とな
るため目合せずれ等が有つてもデイジツト線対に
不平衡が生ずることはない。また２ビツト毎に１
つのコンタクトで済むので高密度化も同時に達成
できる。
D1と対を構成するデイジツト線D1′とを他のデイ
ジツト線D2を介して配する。デイジツト線D2と
対を構成するデイジツト線D2′もデイジツト線
D2′を介して同様に配列されている。デイジツト
線D1′とD2は交差されてセンスアンプSA1，SA2
に結合されている。ここではメモリセルはデイジ
ツト線D1，D2間とD1′，D2′間に図示の如く配さ
れ、対関係にあるデイジツト線D1とD1′に結合す
るメモリセルC31，C35とC33，C37とが全て同一の
レイアウト方向を有して第４図の如く構成され
る。同様にデイジツト線D2とD2′とに結合するメ
モリセルD32，C36，C34，C38も全て同一方向のレ
イアウトを有する。従つて本発明ではデイジツト
線対単位で全てセルのレイアウトが同一方向とな
るため目合せずれ等が有つてもデイジツト線対に
不平衡が生ずることはない。また２ビツト毎に１
つのコンタクトで済むので高密度化も同時に達成
できる。
第６図に本発明の実施例を示す。本実施例では
デイジツト線対をそのほぼ中間で折り返して配置
したものであり、上述の実施例と同様の効果が期
待できる。ただし本実施例では選アドレスとリフ
アレンスセル（図示せず）へのアドレスとをそれ
ぞれ折り返し点を介して反対側に位置するように
割り振る必要が有る。本発明ではデイジツト線は
その中間で互いに交叉配置されているため、各デ
イジツト線の容量は等しくできる。
デイジツト線対をそのほぼ中間で折り返して配置
したものであり、上述の実施例と同様の効果が期
待できる。ただし本実施例では選アドレスとリフ
アレンスセル（図示せず）へのアドレスとをそれ
ぞれ折り返し点を介して反対側に位置するように
割り振る必要が有る。本発明ではデイジツト線は
その中間で互いに交叉配置されているため、各デ
イジツト線の容量は等しくできる。
以上本発明を実施例に沿つて説明したが本発明
は全てのタイプのメモリセルの場合にも適用し得
ることは明らかである。
は全てのタイプのメモリセルの場合にも適用し得
ることは明らかである。
第１図は従来のメモリを示すブロツク図、第２
図は第１図のメモリのレイアウト例を示す平面
図、第３図は他の従来のメモリを示すブロツク
図、第４図はメモリセル部のレイアウトを示す平
面図、第５図は参考例を示す図、第６図は本発明
の実施例を示すブロツク図である。 W1〜W4…ワード線。D1，D1′，D2，D2′…デイ
ジツト線。
図は第１図のメモリのレイアウト例を示す平面
図、第３図は他の従来のメモリを示すブロツク
図、第４図はメモリセル部のレイアウトを示す平
面図、第５図は参考例を示す図、第６図は本発明
の実施例を示すブロツク図である。 W1〜W4…ワード線。D1，D1′，D2，D2′…デイ
ジツト線。
Claims (1)
- １ 各センスアンプに接続して一対のデイジツト
線が平行に配置され、各デイジツト線とはワード
線が交差し、メモリセルは２つづつ同一ワード線
に対して隣接する異なる対のデイジツト線間にそ
れぞれ異なる方向に形成配置されるとともに一つ
の共通のコンタクトによつて前記同一ワード線に
接続され、各対のデイジツト線はそれらの一端か
らそれらのほぼ中間の長さ迄平行に延在し、該中
間の長さのところで互いに交差し、交差後の位置
関係でそれらの他端にかけて平行に延在している
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252980A JPS56130886A (en) | 1980-03-14 | 1980-03-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252980A JPS56130886A (en) | 1980-03-14 | 1980-03-14 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56130886A JPS56130886A (en) | 1981-10-14 |
| JPS6362837B2 true JPS6362837B2 (ja) | 1988-12-05 |
Family
ID=12361466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252980A Granted JPS56130886A (en) | 1980-03-14 | 1980-03-14 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56130886A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPH0677397B2 (ja) * | 1984-01-09 | 1994-09-28 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0628302B2 (ja) * | 1984-02-28 | 1994-04-13 | 富士通株式会社 | 半導体記憶装置 |
| JPS60254489A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPH079949B2 (ja) * | 1986-02-13 | 1995-02-01 | 日本電気株式会社 | 半導体記憶装置 |
| JP2514327B2 (ja) * | 1986-04-23 | 1996-07-10 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体集積回路装置 |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| JPH0740431B2 (ja) * | 1987-01-30 | 1995-05-01 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0293578B1 (en) * | 1987-06-05 | 1993-09-01 | International Business Machines Corporation | High density layout for memory arrays |
| JP2712128B2 (ja) * | 1988-10-11 | 1998-02-10 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH03116486A (ja) * | 1990-05-18 | 1991-05-17 | Hitachi Ltd | 半導体メモリ装置 |
-
1980
- 1980-03-14 JP JP3252980A patent/JPS56130886A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56130886A (en) | 1981-10-14 |
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