JPS62145862A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62145862A JPS62145862A JP60288319A JP28831985A JPS62145862A JP S62145862 A JPS62145862 A JP S62145862A JP 60288319 A JP60288319 A JP 60288319A JP 28831985 A JP28831985 A JP 28831985A JP S62145862 A JPS62145862 A JP S62145862A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- bit line
- polysilicon
- word line
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は折返しビット線方式の半導体記憶装置、特にビ
ット線もワード線もポリシリコンより成る折返しビット
線方式の半導体記憶装置に関する。
ット線もワード線もポリシリコンより成る折返しビット
線方式の半導体記憶装置に関する。
（ロ）従来の技術
ダイナミック型の半導体記憶装置はＭビット時代に入り
、更に盛んにメモリの技術開発が進められている。メモ
リの技術開発は微細化技術による効果が非常に大きいが
、回路およびデバイス技術も重要であり、特にメモリセ
ルの配置やセンスアンプ回路が重要である。最近のダイ
ナミックメモリにおけるメモリセルとセンスアンプ回路
の構成として折返しビット線方式が広く利用されている
。この折返しビット線方式はその１ビツトのメモリセル
の面積が一定であればオーブンビット線に比べてメモリ
セル容量部の面積が大きく採れ、しかもソフトエラーや
ダイナミックセンスアンプの動作マージンを広げること
ができると考えられている。しかしビット線にはＡ１配
線を用い、ワード線にはポリシリコンを用いるため、ワ
ード線の遅延が大きくなりソフトエラーや読み出し時の
ノイズに弱くなる。
、更に盛んにメモリの技術開発が進められている。メモ
リの技術開発は微細化技術による効果が非常に大きいが
、回路およびデバイス技術も重要であり、特にメモリセ
ルの配置やセンスアンプ回路が重要である。最近のダイ
ナミックメモリにおけるメモリセルとセンスアンプ回路
の構成として折返しビット線方式が広く利用されている
。この折返しビット線方式はその１ビツトのメモリセル
の面積が一定であればオーブンビット線に比べてメモリ
セル容量部の面積が大きく採れ、しかもソフトエラーや
ダイナミックセンスアンプの動作マージンを広げること
ができると考えられている。しかしビット線にはＡ１配
線を用い、ワード線にはポリシリコンを用いるため、ワ
ード線の遅延が大きくなりソフトエラーや読み出し時の
ノイズに弱くなる。
第３図に折返しビット線方式のダイナミックＲＡＭのレ
イアウト例を示す。（２１）はメモリアレイ、（２２）
はセンスアンプ、（２３）はロウデコーダ、（２４）は
カラムデコーダである。ＩＭビットダイナミックＲＡＭ
を例に採ると、１つのメモリセルアレイ（２１）が１２
８にビットを有し、１つのブロックのワード線（Ｗ Ｌ
）は１０２４本、ビット線（ＢＬ）は１０２４木とな
っている。そしてロウデコーダ（２３）で選択された１
本のワード線はロウデコーダ（２３）より遠方に伸びる
。そしてそのメモリセル（２１）では第４図に示す如く
、ワード線（ＷＬＩ）〜（ＷＬ４）にポリシリコンを用
い、ビット線（ＢＬｌ）〜（ＢＬ８）にＡ！配線を用い
ている。ワード線（Ｗ Ｌ ”）にポリシリコンを用い
た場合にはプロセス上２０Ω／口が限界であり、線幅の
更に細いポリシリコンの場合には大きくなり、３０Ω／
日程度になると考えられる。一方ワード線の負荷は大き
く、直接メモリセルのゲートや一層ポリシリコン上を配
線として通すため大きな容量となる。例えばゲート部で
はｔ。Ｘ＝３００人、一層ポリシリコン上では１５００
人〜２０００人の酸化膜となり、ワード線当り５〜７Ｐ
Ｆになる。またワード線の抵抗値は１５にΩ程度となり
、時定数として７５ｎｓｅｃ程度となる。
イアウト例を示す。（２１）はメモリアレイ、（２２）
はセンスアンプ、（２３）はロウデコーダ、（２４）は
カラムデコーダである。ＩＭビットダイナミックＲＡＭ
を例に採ると、１つのメモリセルアレイ（２１）が１２
８にビットを有し、１つのブロックのワード線（Ｗ Ｌ
）は１０２４本、ビット線（ＢＬ）は１０２４木とな
っている。そしてロウデコーダ（２３）で選択された１
本のワード線はロウデコーダ（２３）より遠方に伸びる
。そしてそのメモリセル（２１）では第４図に示す如く
、ワード線（ＷＬＩ）〜（ＷＬ４）にポリシリコンを用
い、ビット線（ＢＬｌ）〜（ＢＬ８）にＡ！配線を用い
ている。ワード線（Ｗ Ｌ ”）にポリシリコンを用い
た場合にはプロセス上２０Ω／口が限界であり、線幅の
更に細いポリシリコンの場合には大きくなり、３０Ω／
日程度になると考えられる。一方ワード線の負荷は大き
く、直接メモリセルのゲートや一層ポリシリコン上を配
線として通すため大きな容量となる。例えばゲート部で
はｔ。Ｘ＝３００人、一層ポリシリコン上では１５００
人〜２０００人の酸化膜となり、ワード線当り５〜７Ｐ
Ｆになる。またワード線の抵抗値は１５にΩ程度となり
、時定数として７５ｎｓｅｃ程度となる。
（ハ）発明が解決しようとする問題点
衛士した従来の折返しビット線方式のダイナミックＲＡ
Ｍではワード線の立ち上がりからセンス回路を動作させ
るまでの時間が長くなり、アクセス時間が遅くなる欠点
があった。
Ｍではワード線の立ち上がりからセンス回路を動作させ
るまでの時間が長くなり、アクセス時間が遅くなる欠点
があった。
（ニ）問題点を解決するための手段
本発明は衛士した欠点に鑑みてなされ、ポリシリコンよ
り成るワード線である第１の配線層（７）に平行にアル
ミニウムの第３の配線層（１１）を設け、第１の配線層
（７）と第３の配線層（１１）を任意の箇所でコンタク
トして短絡することにより、従来の欠点を除去した半導
体記憶装置を提供するものである。
り成るワード線である第１の配線層（７）に平行にアル
ミニウムの第３の配線層（１１）を設け、第１の配線層
（７）と第３の配線層（１１）を任意の箇所でコンタク
トして短絡することにより、従来の欠点を除去した半導
体記憶装置を提供するものである。
（ホ）作用
本発明に依ればアルミニウムの第３の配線層（１１）に
よりワード線の抵抗を大巾に低減でき、折返しビット線
方式におけるワード線の遅延を小さくして、メモリセル
から読み出きれる電荷量を短時間にビット線に伝達でき
、ソフトエラーに対して強くすると共に動作マージンの
大きい折返しビット線方式のダイナミックＲＡＭを実現
できる。
よりワード線の抵抗を大巾に低減でき、折返しビット線
方式におけるワード線の遅延を小さくして、メモリセル
から読み出きれる電荷量を短時間にビット線に伝達でき
、ソフトエラーに対して強くすると共に動作マージンの
大きい折返しビット線方式のダイナミックＲＡＭを実現
できる。
（へ）実施例
本発明の一実施例を第１図および第２図を参照して詳述
する。第１図は本発明に依る半導体記憶装置のメモリセ
ルアレイを説明する平面図であり、第２図は第１図のＩ
Ｉ−に線断面図である。
する。第１図は本発明に依る半導体記憶装置のメモリセ
ルアレイを説明する平面図であり、第２図は第１図のＩ
Ｉ−に線断面図である。
第２図に於いて、（１）は半導体基板、（２）はＬＯＣ
Ｏ８酸化膜、（３）はメモリセルを構成する容量用の薄
い酸化膜、（４）はメモリセルを構成するＭＯＳトラン
ジスタのゲート酸化膜、（５）はセルプレートを構成す
る第１ポリシリコン膜、（６）は第１ポリシリコン膜（
５）の表面を熱酸化した層間絶縁膜、（７）は第１の配
線層のワード線（Ｗ Ｌ ）となる第２ポリシリコン膜
、（８）は層間絶縁膜、（９）は第２の配線層のビット
線（ＢＬ）となる第３ポリシリコン膜、（１０）はｐｖ
ｘ膜、（１１）は本発明の特徴とするアルミニウムより
成る第３の配線層である。
Ｏ８酸化膜、（３）はメモリセルを構成する容量用の薄
い酸化膜、（４）はメモリセルを構成するＭＯＳトラン
ジスタのゲート酸化膜、（５）はセルプレートを構成す
る第１ポリシリコン膜、（６）は第１ポリシリコン膜（
５）の表面を熱酸化した層間絶縁膜、（７）は第１の配
線層のワード線（Ｗ Ｌ ）となる第２ポリシリコン膜
、（８）は層間絶縁膜、（９）は第２の配線層のビット
線（ＢＬ）となる第３ポリシリコン膜、（１０）はｐｖ
ｘ膜、（１１）は本発明の特徴とするアルミニウムより
成る第３の配線層である。
次に第１図を参照すると、ワード線（ＷＬＩ）〜（ＷＬ
４）に第２ポリシリコン膜（７）を用い、その上のに平
行して点線で示すアルミニウムより成る第３の配線層（
１１）を設けている。メモリセル間には図面上では４セ
ル毎、実際には６４セル毎にコンタクト孔（１２〉を形
成するためのスペース（１３）を設け、スペース（１３
）上では第２ポリシリコン膜（７）と第３の配線層（１
１）のコンタクトを形成するために第２ポリシリコン膜
（７）に拡張部（１４）を形成している。−実弟３の配
線層（１１）は第２ポリシリコン膜（７）より巾広く形
成され、実際には拡張部（１４）の巾と同様に形成して
加工精度を緩めている。
４）に第２ポリシリコン膜（７）を用い、その上のに平
行して点線で示すアルミニウムより成る第３の配線層（
１１）を設けている。メモリセル間には図面上では４セ
ル毎、実際には６４セル毎にコンタクト孔（１２〉を形
成するためのスペース（１３）を設け、スペース（１３
）上では第２ポリシリコン膜（７）と第３の配線層（１
１）のコンタクトを形成するために第２ポリシリコン膜
（７）に拡張部（１４）を形成している。−実弟３の配
線層（１１）は第２ポリシリコン膜（７）より巾広く形
成され、実際には拡張部（１４）の巾と同様に形成して
加工精度を緩めている。
従ってワード線（ＷＬＩ）〜（ＷＬ４）はポリシリコン
で形成してもアルミニウムより成る第３の配線層（１１
）で裏打ちをしている。具体的には１０２４セルを１６
ケ所で裏打ちするのでワード線（Ｗ Ｌ １）〜（ＷＬ
４）の抵抗を１７３２に低下できる。なおコンタクトの
ためのスペース（１３）を余分に必要とするが、従来の
マット分割よりは大巾に面積を縮少できる。
で形成してもアルミニウムより成る第３の配線層（１１
）で裏打ちをしている。具体的には１０２４セルを１６
ケ所で裏打ちするのでワード線（Ｗ Ｌ １）〜（ＷＬ
４）の抵抗を１７３２に低下できる。なおコンタクトの
ためのスペース（１３）を余分に必要とするが、従来の
マット分割よりは大巾に面積を縮少できる。
本発明ではポリシリコン３層のアルミニウム層１層の４
層構造となっている。ワード線およびビット線はともに
ポリシリコンで形成され、アルミニラムに比べてポリシ
リコンの方が微細加工に適する性質を最大限に利用して
いる。このためビット線（Ｂ Ｌｌ）〜（ＢＬ７）の抵
抗がアルミニウムに比べて増加するが、第３ポリシリコ
ン膜（９）をポリサイド化することでビット線抵抗を低
減できる。
層構造となっている。ワード線およびビット線はともに
ポリシリコンで形成され、アルミニラムに比べてポリシ
リコンの方が微細加工に適する性質を最大限に利用して
いる。このためビット線（Ｂ Ｌｌ）〜（ＢＬ７）の抵
抗がアルミニウムに比べて増加するが、第３ポリシリコ
ン膜（９）をポリサイド化することでビット線抵抗を低
減できる。
（ト）発明の効果
本発明に依ればワード線（ＷＬＩ）〜（ＷＬ４）をポリ
シリコンで形成し、アルミニウムより成る第３の配線層
（１１）で裏打ちをしているので、ワード線抵抗を大巾
に低減できる利点を有する。従って折返しビット線方式
の半導体記憶装置においてソフトエラーに対して強くな
り、動作マージンが大きくなり、しかも高速で読み出し
できる様になる。
シリコンで形成し、アルミニウムより成る第３の配線層
（１１）で裏打ちをしているので、ワード線抵抗を大巾
に低減できる利点を有する。従って折返しビット線方式
の半導体記憶装置においてソフトエラーに対して強くな
り、動作マージンが大きくなり、しかも高速で読み出し
できる様になる。
また本発明ではビット線もワード線も微細加工に適した
ポリシリコンで形成しているので、ＩＭビット以上のダ
イナミックＲＡＭに適用でき、ワード線の加工精度より
広い巾のアルミニウムより成る第３の配線層（１１）で
裏打ちできる。この結果量産に適した半導体記憶装置を
実現できる利点を有する。
ポリシリコンで形成しているので、ＩＭビット以上のダ
イナミックＲＡＭに適用でき、ワード線の加工精度より
広い巾のアルミニウムより成る第３の配線層（１１）で
裏打ちできる。この結果量産に適した半導体記憶装置を
実現できる利点を有する。
第１図は本発明に依る折返しビット線方式のダイナミッ
クＲＡＭのメモリセルアレイを説明する平面図、第２図
は第１図のＩ［−ＩＩ線断面図、第３図は従来の折返し
ビット線方式のダイナミックＲＡＭのレイアウトを示す
平面図、第４図は従来の折返しビット線方式のダイナミ
ックＲＡＭのメモリセルアレイを説明する平面図である
。 （１〉は半導体基板、（５）は第１ポリシリコン膜、（
７）はワード線になる第１の配線層となる第２ポリシリ
コン膜、（９）はビット線になる第２の配線層となる第
３ポリシリコン膜、（１１）はアルミニウムより成る第
３の配線層である。
クＲＡＭのメモリセルアレイを説明する平面図、第２図
は第１図のＩ［−ＩＩ線断面図、第３図は従来の折返し
ビット線方式のダイナミックＲＡＭのレイアウトを示す
平面図、第４図は従来の折返しビット線方式のダイナミ
ックＲＡＭのメモリセルアレイを説明する平面図である
。 （１〉は半導体基板、（５）は第１ポリシリコン膜、（
７）はワード線になる第１の配線層となる第２ポリシリ
コン膜、（９）はビット線になる第２の配線層となる第
３ポリシリコン膜、（１１）はアルミニウムより成る第
３の配線層である。
Claims (1)
- １、第１の配線層のワード線をポリシリコンで配線し、
第２の配線層のビット線をポリシリコンで配線して構成
した折返しビット線方式の半導体記憶装置において、前
記第１の配線層に平行にアルミニウムより成る第３の配
線層を設け、該第３の配線層と前記第１の配線層を任意
の箇所でコンタクトして短絡することを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288319A JPS62145862A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288319A JPS62145862A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145862A true JPS62145862A (ja) | 1987-06-29 |
Family
ID=17728639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288319A Pending JPS62145862A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145862A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02146768A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| JPH02154391A (ja) * | 1988-12-06 | 1990-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4990999A (en) * | 1988-10-20 | 1991-02-05 | Ricoh Company, Ltd. | Semiconductor memory device using high-density and high-speed MOS elements |
| EP0421168A2 (en) * | 1989-09-13 | 1991-04-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with metallic interconnection layer of the same potential as the word line and connected thereto outside of the memory cell region |
| JPH03265167A (ja) * | 1990-03-14 | 1991-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
-
1985
- 1985-12-20 JP JP60288319A patent/JPS62145862A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| US4990999A (en) * | 1988-10-20 | 1991-02-05 | Ricoh Company, Ltd. | Semiconductor memory device using high-density and high-speed MOS elements |
| JPH02146768A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| JPH02154391A (ja) * | 1988-12-06 | 1990-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0421168A2 (en) * | 1989-09-13 | 1991-04-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with metallic interconnection layer of the same potential as the word line and connected thereto outside of the memory cell region |
| EP0421168A3 (en) * | 1989-09-13 | 1994-07-13 | Toshiba Kk | Semiconductor memory with metallic interconnection layer of the same potential as the word line and connected thereto outside of the memory cell region |
| JPH03265167A (ja) * | 1990-03-14 | 1991-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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