JPS596067B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS596067B2 JPS596067B2 JP50030096A JP3009675A JPS596067B2 JP S596067 B2 JPS596067 B2 JP S596067B2 JP 50030096 A JP50030096 A JP 50030096A JP 3009675 A JP3009675 A JP 3009675A JP S596067 B2 JPS596067 B2 JP S596067B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- data lines
- memory
- memory cell
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は、半導体メモリに関する。
とくに、LSI製作時にマスク目合せずれが生じても、
2本のデータ線の電気特性が平衡になるようにした半導
体メモリのレイアウトに関するものである。本発明者ら
はさきに特願昭50−19719号(昭和50年2月1
9日出願)にて2交点ビットの半導体メモリを特許出願
した。この2交点ビット、すなわち、対をなす2本のデ
ータ線とワード線のつくる2交点のうち一方にのみメモ
リセルを設けた構成のメモリをはじめとして、ほぼ平行
に配置された対をなす2本のデータ線に読み出し信号を
とり出し、これらの信号を差動のセンスアンプで検出す
る半導体メモリでは、対をなすゼータ線D1、D2は互
いに電気的に平衡でなければならない。ところが、たと
えばこのデータ線に接続するメモリセルのトランジスタ
のゲート用のマスク(通常ポリシリコン形成用マスク)
が、LSI製作時に上下いずれかに目合せがずれると、
2本のデータ線D、、D、の拡散層の不平衡が生じ、し
たがつてD1、D2の容量に不平衡が生じて、これが雑
音源になり、メモリセルの占有面積を小さくできない主
原因となつていた。これを常に平衡させるにはD1、D
2をメモリセルアレイの中ほどで交叉させればよい。第
1図はこのための結線図の一例である。このような結線
によりデータ線D1、D2の中ほどを交叉させれば、た
とえばDl、D2の上下に多数個配列したトランジスタ
のゲートの位置が上下に多少ずれて(、交叉した左右で
容量の増減が相殺してデータ線D1、D2の電気的な平
衡はくずれない。
2本のデータ線の電気特性が平衡になるようにした半導
体メモリのレイアウトに関するものである。本発明者ら
はさきに特願昭50−19719号(昭和50年2月1
9日出願)にて2交点ビットの半導体メモリを特許出願
した。この2交点ビット、すなわち、対をなす2本のデ
ータ線とワード線のつくる2交点のうち一方にのみメモ
リセルを設けた構成のメモリをはじめとして、ほぼ平行
に配置された対をなす2本のデータ線に読み出し信号を
とり出し、これらの信号を差動のセンスアンプで検出す
る半導体メモリでは、対をなすゼータ線D1、D2は互
いに電気的に平衡でなければならない。ところが、たと
えばこのデータ線に接続するメモリセルのトランジスタ
のゲート用のマスク(通常ポリシリコン形成用マスク)
が、LSI製作時に上下いずれかに目合せがずれると、
2本のデータ線D、、D、の拡散層の不平衡が生じ、し
たがつてD1、D2の容量に不平衡が生じて、これが雑
音源になり、メモリセルの占有面積を小さくできない主
原因となつていた。これを常に平衡させるにはD1、D
2をメモリセルアレイの中ほどで交叉させればよい。第
1図はこのための結線図の一例である。このような結線
によりデータ線D1、D2の中ほどを交叉させれば、た
とえばDl、D2の上下に多数個配列したトランジスタ
のゲートの位置が上下に多少ずれて(、交叉した左右で
容量の増減が相殺してデータ線D1、D2の電気的な平
衡はくずれない。
したがつて高密度で、しかも雑音の少ないメモリが容易
に作成できる。なお、データ線の交叉は1回に限らず複
数回交叉させても良い。なお上記は1トランジスタ/ビ
ットのセルについての説明だが、2本のデータ線を持つ
メモリセルに常に適用できることは自明である。
に作成できる。なお、データ線の交叉は1回に限らず複
数回交叉させても良い。なお上記は1トランジスタ/ビ
ットのセルについての説明だが、2本のデータ線を持つ
メモリセルに常に適用できることは自明である。
第1図は本発明の実施例である。
Claims (1)
- 1 複数のメモリセルが接続されてほぼ平行に配置され
た対をなす第1、第2のデータ線に読み出し信号をとり
出し、これらの信号を差動のセンスアンプで検出する半
導体メモリにおいて、前記第1、第2のデータ線を途中
で交叉させたことを特徴とする半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50030096A JPS596067B2 (ja) | 1975-03-14 | 1975-03-14 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50030096A JPS596067B2 (ja) | 1975-03-14 | 1975-03-14 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS51105730A JPS51105730A (ja) | 1976-09-18 |
JPS596067B2 true JPS596067B2 (ja) | 1984-02-08 |
Family
ID=12294240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50030096A Expired JPS596067B2 (ja) | 1975-03-14 | 1975-03-14 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS596067B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
JPS59188889A (ja) * | 1984-03-28 | 1984-10-26 | Hitachi Ltd | 半導体メモリ |
JPH07118518B2 (ja) * | 1985-10-04 | 1995-12-18 | 日本電気株式会社 | 半導体メモリ |
-
1975
- 1975-03-14 JP JP50030096A patent/JPS596067B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS51105730A (ja) | 1976-09-18 |
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