JPS5812195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5812195A JPS5812195A JP56110524A JP11052481A JPS5812195A JP S5812195 A JPS5812195 A JP S5812195A JP 56110524 A JP56110524 A JP 56110524A JP 11052481 A JP11052481 A JP 11052481A JP S5812195 A JPS5812195 A JP S5812195A
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- JP
- Japan
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- data lines
- transistor
- trq1
- gate
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- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特に電気的特性が平
衡すべき２本のデータ線に付加されるセンスアンプのレ
イアウトに関するものである。
衡すべき２本のデータ線に付加されるセンスアンプのレ
イアウトに関するものである。
第１図は半導体メモリ装置におけるセンスアンプの代表
的な回路例を示したもので、トランジスタＱ、ｔｔデー
タ線り、Ｄをバランスさせる目的で付加されたトランジ
スタである。トランジスタＱ、。
的な回路例を示したもので、トランジスタＱ、ｔｔデー
タ線り、Ｄをバランスさせる目的で付加されたトランジ
スタである。トランジスタＱ、。
Ｑ、はセンスアンプを構成するフリップフ交ツブのドラ
イバである。バランサのトランジスタＱ１がなくてもセ
ンスアンプを構成することは可能であるが、バランサを
用い九センスアンプの方がデータ＠Ｄ、Ｄをより完全に
平衡させることができ微弱な信号でも正１１に作動する
ので望ましい。
イバである。バランサのトランジスタＱ１がなくてもセ
ンスアンプを構成することは可能であるが、バランサを
用い九センスアンプの方がデータ＠Ｄ、Ｄをより完全に
平衡させることができ微弱な信号でも正１１に作動する
ので望ましい。
第２図社上記センスアンプの従来のマスクレイアウトの
一例を示した亀のである。ζこでは上下方向に＊ｂ合５
２つのセンスアンプ８Ａ、と８Ａ。
一例を示した亀のである。ζこでは上下方向に＊ｂ合５
２つのセンスアンプ８Ａ、と８Ａ。
とを９Ｍに対して対象にレイアウトした例である。
第２図からも明らかな様に、）ランジスタＱ、において
はデータ線り、Ｄを直接ソース、ドレインとしているた
めに、上記センスアンプのトランジスタ（ｔｏゲート電
極を構成している多結晶（ポリ）シリコンのマスクＯ目
合せずれが矢印の方向にあると、データ線り、Ｄに付加
されている拡散層の面積に不平衡を生じその結果、本来
バランスされるべきデータ＠ｉ）、Ｄの静電容量に不平
衡を生じさせる。一般にメモリ装置においてａ６４Ｋ。
はデータ線り、Ｄを直接ソース、ドレインとしているた
めに、上記センスアンプのトランジスタ（ｔｏゲート電
極を構成している多結晶（ポリ）シリコンのマスクＯ目
合せずれが矢印の方向にあると、データ線り、Ｄに付加
されている拡散層の面積に不平衡を生じその結果、本来
バランスされるべきデータ＠ｉ）、Ｄの静電容量に不平
衡を生じさせる。一般にメモリ装置においてａ６４Ｋ。
２５６に、１Ｍビットと次第に大容量になるにつれメモ
リセルサイズ屯縮小化し、その結果きわめて微少な信号
を取扱うことＫなシわずかな不平衡をも無視出来表くな
うている。
リセルサイズ屯縮小化し、その結果きわめて微少な信号
を取扱うことＫなシわずかな不平衡をも無視出来表くな
うている。
本発明は上記欠点を廃し、ポリシリコンのマスクに０合
せずれがあっても平衡を維持する仁とが可能な半導体メ
モリ装置を提供するものである。
せずれがあっても平衡を維持する仁とが可能な半導体メ
モリ装置を提供するものである。
本発ｉＪＩは複数のメモリセルが接続された２本のデー
タ線選択的に短絡するトランジスタを２分割してデータ
ー〇それぞれＫｆｉ直方肉方向ることＫよシ、０合せず
れがあっても上記２本のデータ線の電気的特性が平衡す
るようにしたことを特徴とする。
タ線選択的に短絡するトランジスタを２分割してデータ
ー〇それぞれＫｆｉ直方肉方向ることＫよシ、０合せず
れがあっても上記２本のデータ線の電気的特性が平衡す
るようにしたことを特徴とする。
本発明の一実施例を第３図を参照して説明する。
本例で４線Ｍを社さんで２つのセンスアンプＳＡ、、８
Ａ、は対象にレイアウトされている。以下センスアンプ
ＳＡ、を例に説明する。Ｎ型拡散層３１はディジット１
ｉＩＤとして左方向に延在されると共に多結晶シリコン
３９をゲートとし、Ｎｌｌ拡散層３５をソースとするト
ランジスタＱ、のドレインをも構成する。同様ＫＮＩ！
拡散層３２はディジット！ＩＤとして右方向に延在する
とともに多結晶シリコン４０をゲートとし、Ｎｌｌ拡散
層３６をソースとするトランジスタＱ３のドレインとし
ても機能する。拡散層３２紘アルミニウム配！１４２に
よって多結晶シリコン３５１接続され、拡散層３１はア
ルミニウム配９４１によって多結晶シリコンに接続され
る。拡散層３５および３６紘アルきニウムの配＃ＡＫ”
コンタクトホールな介して接続されている。本発明では
第１図のトランジスタＱ１をトランジスタＱ、とＱ、と
のそれぞれの外側にトランジスタＱ＊ １＊Ｑｔ−２
として分割して設ける。すなわち拡散層３１と拡散層３
３とをソース、ドレインとし、多結晶シリコン３７をゲ
ートとしてトランジスタＱ１−１をトランジスタＱ８の
左側に設け、拡散層３２と拡散層３４とをソース、ドレ
インとし多結晶シリコン３８をゲートとするととＫよ〕
トランジスタＱ、−２を形成する。多結晶シリコン３７
および３８はそれぞれ上下方向に延びる２つのアルミニ
ウムの信号線中に接続されている。拡散層３３は多結晶
シリコン３９に、拡散層３４は多結晶シリコン４０１閘
ンタクトを介してそれぞれ接続される。このように１本
発明の実施例ではトランジスタＱ８を分割し、それぞれ
のソ゛−ス電極をデータ線り、ＤＫ後接続ドレイン電極
となる拡散層をトランジスタＱ、、Ｑ。
Ａ、は対象にレイアウトされている。以下センスアンプ
ＳＡ、を例に説明する。Ｎ型拡散層３１はディジット１
ｉＩＤとして左方向に延在されると共に多結晶シリコン
３９をゲートとし、Ｎｌｌ拡散層３５をソースとするト
ランジスタＱ、のドレインをも構成する。同様ＫＮＩ！
拡散層３２はディジット！ＩＤとして右方向に延在する
とともに多結晶シリコン４０をゲートとし、Ｎｌｌ拡散
層３６をソースとするトランジスタＱ３のドレインとし
ても機能する。拡散層３２紘アルミニウム配！１４２に
よって多結晶シリコン３５１接続され、拡散層３１はア
ルミニウム配９４１によって多結晶シリコンに接続され
る。拡散層３５および３６紘アルきニウムの配＃ＡＫ”
コンタクトホールな介して接続されている。本発明では
第１図のトランジスタＱ１をトランジスタＱ、とＱ、と
のそれぞれの外側にトランジスタＱ＊ １＊Ｑｔ−２
として分割して設ける。すなわち拡散層３１と拡散層３
３とをソース、ドレインとし、多結晶シリコン３７をゲ
ートとしてトランジスタＱ１−１をトランジスタＱ８の
左側に設け、拡散層３２と拡散層３４とをソース、ドレ
インとし多結晶シリコン３８をゲートとするととＫよ〕
トランジスタＱ、−２を形成する。多結晶シリコン３７
および３８はそれぞれ上下方向に延びる２つのアルミニ
ウムの信号線中に接続されている。拡散層３３は多結晶
シリコン３９に、拡散層３４は多結晶シリコン４０１閘
ンタクトを介してそれぞれ接続される。このように１本
発明の実施例ではトランジスタＱ８を分割し、それぞれ
のソ゛−ス電極をデータ線り、ＤＫ後接続ドレイン電極
となる拡散層をトランジスタＱ、、Ｑ。
のゲート電極を形成しているポリシリコンによって接続
したものである。この結果ポリシリコンのマスクが矢印
の方向に０合せずれがあってもデータ線り、Ｄｏ電気的
容量Ｏ不平衡は互に相殺されることに′＆夛、結果的に
は不平衡を生じさせなくなる。しかも面積的にも本発ｖ
Ａ６レイアウトを用いる仁とＫよシ、面積比が１．００
： ０．９２とな夛約８−程ｔｏ面積の減少を計るこ
とができる。
したものである。この結果ポリシリコンのマスクが矢印
の方向に０合せずれがあってもデータ線り、Ｄｏ電気的
容量Ｏ不平衡は互に相殺されることに′＆夛、結果的に
は不平衡を生じさせなくなる。しかも面積的にも本発ｖ
Ａ６レイアウトを用いる仁とＫよシ、面積比が１．００
： ０．９２とな夛約８−程ｔｏ面積の減少を計るこ
とができる。
以上のように本発明を用いれば、半導体メモリ装置が大
容量化してきた場合に問題となる、センスアンプＫＩ！
絖した１対のデータ線り、ＤａｙオドレジストマスクＯ
目合せずれによっておきる不平衡を無くすことが可能と
な）、微弱・な信号でも正確に増幅するセンスアンプを
構成することができる。
容量化してきた場合に問題となる、センスアンプＫＩ！
絖した１対のデータ線り、ＤａｙオドレジストマスクＯ
目合せずれによっておきる不平衡を無くすことが可能と
な）、微弱・な信号でも正確に増幅するセンスアンプを
構成することができる。
第１図はセンスアンプの回路図である。第２図は第１図
の回路による。従来のセンスアンプ例である。第３図は
第１図回路による、本発明の実施例である。 第４図、第２図、第３図において、Ｄ、Ｄ・・・・・・
データ線、Ｑｌ・・・・・・バランサ％ＱＩＱ３・・・
・・・７リツプフ０．プのドライバ、φ・・・・・・Ｑ
ｌのゲート電極、である。
の回路による。従来のセンスアンプ例である。第３図は
第１図回路による、本発明の実施例である。 第４図、第２図、第３図において、Ｄ、Ｄ・・・・・・
データ線、Ｑｌ・・・・・・バランサ％ＱＩＱ３・・・
・・・７リツプフ０．プのドライバ、φ・・・・・・Ｑ
ｌのゲート電極、である。
Claims (1)
- 多数のメモリ七ルが接続された２本のデータ線が直線状
に配置され対となる２本の上記データ線選択的に短絡す
るＭＯ８型トランジスタを有する半導体記憶装置におい
て、上記トランジスタを２分割して上記データ線のそれ
ぞれに垂直方向に設けたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110524A JPS5812195A (ja) | 1981-07-15 | 1981-07-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110524A JPS5812195A (ja) | 1981-07-15 | 1981-07-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812195A true JPS5812195A (ja) | 1983-01-24 |
| JPH0215955B2 JPH0215955B2 (ja) | 1990-04-13 |
Family
ID=14537979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110524A Granted JPS5812195A (ja) | 1981-07-15 | 1981-07-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812195A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167360A (ja) * | 1984-02-01 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62115861A (ja) * | 1985-11-15 | 1987-05-27 | Toshiba Corp | 半導体装置 |
| WO2002069407A3 (de) * | 2001-02-28 | 2003-10-02 | Infineon Technologies Ag | Integrierter dram-speicherbaustein |
| DE10104262B4 (de) * | 2001-01-31 | 2006-12-07 | Infineon Technologies Ag | Leseverstärkeranordnung für eine Speichereinrichtung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522217A (en) * | 1978-07-28 | 1980-02-16 | Fujitsu Ltd | Reset circuit |
-
1981
- 1981-07-15 JP JP56110524A patent/JPS5812195A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522217A (en) * | 1978-07-28 | 1980-02-16 | Fujitsu Ltd | Reset circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167360A (ja) * | 1984-02-01 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0416025B2 (ja) * | 1984-02-01 | 1992-03-19 | Fujitsu Ltd | |
| JPS62115861A (ja) * | 1985-11-15 | 1987-05-27 | Toshiba Corp | 半導体装置 |
| DE10104262B4 (de) * | 2001-01-31 | 2006-12-07 | Infineon Technologies Ag | Leseverstärkeranordnung für eine Speichereinrichtung |
| WO2002069407A3 (de) * | 2001-02-28 | 2003-10-02 | Infineon Technologies Ag | Integrierter dram-speicherbaustein |
| US6771527B2 (en) | 2001-02-28 | 2004-08-03 | Infineon Technologies Ag | Integrated DRAM memory component |
| DE10109486B4 (de) * | 2001-02-28 | 2006-01-05 | Infineon Technologies Ag | Integrierter DRAM-Speicherbaustein |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0215955B2 (ja) | 1990-04-13 |
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