JPH0215955B2 - - Google Patents
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- Publication number
- JPH0215955B2 JPH0215955B2 JP56110524A JP11052481A JPH0215955B2 JP H0215955 B2 JPH0215955 B2 JP H0215955B2 JP 56110524 A JP56110524 A JP 56110524A JP 11052481 A JP11052481 A JP 11052481A JP H0215955 B2 JPH0215955 B2 JP H0215955B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- data lines
- diffusion layer
- sense amplifier
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特に電気的
特性が平衡すべき２本のデータ線に付加されるセ
ンスアンプのレイアウトに関するものである。
特性が平衡すべき２本のデータ線に付加されるセ
ンスアンプのレイアウトに関するものである。
第１図は半導体メモリ装置におけるセンスアン
プの代表的な回路例を示したもので、トランジス
タQ1はデータ線Ｄ，をバランスさせる目的で
付加されたトランジスタである。トランジスタ
Q2，Q3はセンスアンプを構成するフリツプフロ
ツプのドライバである。バランサのトランジスタ
Q1がなくてもセンスアンプを構成することは可
能であるが、バランサを用いたセンスアンプの方
がデータＤ，をより完全に平衡させることがで
き微弱な信号でも正確に作動するのが望ましい。
プの代表的な回路例を示したもので、トランジス
タQ1はデータ線Ｄ，をバランスさせる目的で
付加されたトランジスタである。トランジスタ
Q2，Q3はセンスアンプを構成するフリツプフロ
ツプのドライバである。バランサのトランジスタ
Q1がなくてもセンスアンプを構成することは可
能であるが、バランサを用いたセンスアンプの方
がデータＤ，をより完全に平衡させることがで
き微弱な信号でも正確に作動するのが望ましい。
第２図は上記センスアンプの従来のマスクレイ
アウトの一例を示したものである。ここでは上下
方向に隣り合う２つのセンスアンプSA1とSA2と
を線Ｍに対して対象にレイアウトした例である。
第２図からも明らかな様に、トランジスタQ1に
おいてはデータ線Ｄ，を直接ソース、ドレイン
としているために、上記センスアンプのトランジ
スタQ1のゲート電極を構成している多結晶（ポ
リ）シリコンのマスクの目合せずれが矢印の方向
にあると、データ線Ｄ，に付加されている拡散
層の面積に不平衡を生じその結果、本来バランス
されるべきデータ線Ｄ，の静電容量に不平衡を
生じさせる。一般にメモリ装置においては64K、
256K、1Mビツトと次第に大容量になるにつれメ
モリセルサイズも縮小化し、その結果きわめて微
少な信号を取扱うことになりわずか不平衡をも無
視出来なくなつている。
アウトの一例を示したものである。ここでは上下
方向に隣り合う２つのセンスアンプSA1とSA2と
を線Ｍに対して対象にレイアウトした例である。
第２図からも明らかな様に、トランジスタQ1に
おいてはデータ線Ｄ，を直接ソース、ドレイン
としているために、上記センスアンプのトランジ
スタQ1のゲート電極を構成している多結晶（ポ
リ）シリコンのマスクの目合せずれが矢印の方向
にあると、データ線Ｄ，に付加されている拡散
層の面積に不平衡を生じその結果、本来バランス
されるべきデータ線Ｄ，の静電容量に不平衡を
生じさせる。一般にメモリ装置においては64K、
256K、1Mビツトと次第に大容量になるにつれメ
モリセルサイズも縮小化し、その結果きわめて微
少な信号を取扱うことになりわずか不平衡をも無
視出来なくなつている。
本発明は上記欠点を廃し、ポリシリコンのマス
クに目合せずれがあつても平衡を維持することが
可能な半導体メモリ装置を提供するものである。
クに目合せずれがあつても平衡を維持することが
可能な半導体メモリ装置を提供するものである。
本発明は複数のメモリセルが接続された２本の
データ線選択的に短絡するトランジスタを２分割
してデータ線のそれぞれに垂直方向に設ることに
より、目合せずれがあつても上記２本のデータ線
の電気的特性が平衡するようにしたことを特徴と
する。
データ線選択的に短絡するトランジスタを２分割
してデータ線のそれぞれに垂直方向に設ることに
より、目合せずれがあつても上記２本のデータ線
の電気的特性が平衡するようにしたことを特徴と
する。
本発明の一実施例を第３図を参照して説明す
る。
る。
本例でも線Ｍをはさんで２つのセンスアンプ
SA1，SA2は対象にレイアウトされている。以下
センスアンプSA1を例に説明する。Ｎ型拡散層３
１はデイジツト線として左方向に延在されると
共に多結晶シリコン３９をゲートとし、Ｎ型拡散
層３５をソースとするトランジスタQ2のドレイ
ンをも構成する。同様にＮ型拡散層３２はデイジ
ツト線Ｄとして右方向に延在するとともに多結晶
シリコン４０をゲートとし、Ｎ型拡散層３６をソ
ースとするトランジスタQ3のドレインとしても
機能する。拡散層３２はアルミニウム配線４２に
よつて多結晶シリコン３９に接続され、拡散層３
１はアルミニウム配線４１によつて多結晶シリコ
ンに接続される。拡散層３５および３６はアルミ
ニウムの配線Ａにコンタクトホールを介して接続
されている。本発明では第１図のトランジスタ
Q1をトランジスタQ2とQ3とのそれぞれの外側に
トランジスタQ1−１，Q1−２として分割して設
ける。すなわち拡散層３１と拡散層３３とをソー
ス、ドレインとし、多結晶シリコン３７をゲート
としてトランジスタQ1−１をトランジスタQ2の
左側に設け、拡散層３２と拡散層３４とをソー
ス、ドレインとし多結晶シリコン３８をゲートと
することによりトランジスタQ1−２を形成する。
多結晶シリコン３７および３８はそれぞれ上下方
向に延びる２つのアルミニウムの信号線中に接続
されている。拡散層３３は多結晶シリコン３９
に、拡散層３４は多結晶シリコン４０にコンタク
トを介してそれぞれ接続される。このように、本
発明の実施例ではトランジスタQ1を分割し、そ
れぞれのソース電極をデータ線Ｄ，に接続しド
レイン電極となる拡散層をトランジスタQ2，Q3
のゲート電極を形成しているポリシリコンによつ
て接続したものである。この結果ポリシリコンの
マスクが矢印の方向に目合せずれがあつてもデー
タ線Ｄ，の電気的容量の不平衡は互に相殺され
ることになり、結果的には不平衡を生じさせなく
なる。しかも面積的にも本発明のレイアウトを用
いることにより、面積比が1.00：0.92となり約８
％程度の面積の減少を計ることができる。
SA1，SA2は対象にレイアウトされている。以下
センスアンプSA1を例に説明する。Ｎ型拡散層３
１はデイジツト線として左方向に延在されると
共に多結晶シリコン３９をゲートとし、Ｎ型拡散
層３５をソースとするトランジスタQ2のドレイ
ンをも構成する。同様にＮ型拡散層３２はデイジ
ツト線Ｄとして右方向に延在するとともに多結晶
シリコン４０をゲートとし、Ｎ型拡散層３６をソ
ースとするトランジスタQ3のドレインとしても
機能する。拡散層３２はアルミニウム配線４２に
よつて多結晶シリコン３９に接続され、拡散層３
１はアルミニウム配線４１によつて多結晶シリコ
ンに接続される。拡散層３５および３６はアルミ
ニウムの配線Ａにコンタクトホールを介して接続
されている。本発明では第１図のトランジスタ
Q1をトランジスタQ2とQ3とのそれぞれの外側に
トランジスタQ1−１，Q1−２として分割して設
ける。すなわち拡散層３１と拡散層３３とをソー
ス、ドレインとし、多結晶シリコン３７をゲート
としてトランジスタQ1−１をトランジスタQ2の
左側に設け、拡散層３２と拡散層３４とをソー
ス、ドレインとし多結晶シリコン３８をゲートと
することによりトランジスタQ1−２を形成する。
多結晶シリコン３７および３８はそれぞれ上下方
向に延びる２つのアルミニウムの信号線中に接続
されている。拡散層３３は多結晶シリコン３９
に、拡散層３４は多結晶シリコン４０にコンタク
トを介してそれぞれ接続される。このように、本
発明の実施例ではトランジスタQ1を分割し、そ
れぞれのソース電極をデータ線Ｄ，に接続しド
レイン電極となる拡散層をトランジスタQ2，Q3
のゲート電極を形成しているポリシリコンによつ
て接続したものである。この結果ポリシリコンの
マスクが矢印の方向に目合せずれがあつてもデー
タ線Ｄ，の電気的容量の不平衡は互に相殺され
ることになり、結果的には不平衡を生じさせなく
なる。しかも面積的にも本発明のレイアウトを用
いることにより、面積比が1.00：0.92となり約８
％程度の面積の減少を計ることができる。
以上のように本発明を用いれば、半導体メモリ
装置が大容量化してきた場合に問題となる、セン
スアンプに接続した１対のデータ線Ｄ，のフオ
トレジストマスクの目合せずれによつておきる不
平衡を無くすことが可能となり、微弱な信号でも
正確に増幅するセンスアンプを構成することがで
きる。
装置が大容量化してきた場合に問題となる、セン
スアンプに接続した１対のデータ線Ｄ，のフオ
トレジストマスクの目合せずれによつておきる不
平衡を無くすことが可能となり、微弱な信号でも
正確に増幅するセンスアンプを構成することがで
きる。
第１図はセンスアンプの回路図である。第２図
は第１図の回路による、従来のセンスアンプ例で
ある。第３図は第１図回路による、本発明の実施
例である。 第１図、第２図、第３図において、Ｄ，……
データ線、Q1……バランサ、Q2，Q3……フリツ
プフロツプのドライバ、φ……Q1のゲート電極、
である。
は第１図の回路による、従来のセンスアンプ例で
ある。第３図は第１図回路による、本発明の実施
例である。 第１図、第２図、第３図において、Ｄ，……
データ線、Q1……バランサ、Q2，Q3……フリツ
プフロツプのドライバ、φ……Q1のゲート電極、
である。
Claims (1)
- １ 多数のメモリセルが接続された対をなす２本
のデータ線が直線状に配置され、前記対をなすデ
ータ線を選択的に短絡する短絡手段を有する半導
体記憶装置において、前記短絡手段は前記データ
線に対し垂直方向に設けられたそれぞれ前記２本
のデータ線間に電気的に並列に接続された第１、
第２のMOS型トランジスタを有し、前記第１、
第２のトランジスタのゲートには同一の制御信号
が印加されていることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110524A JPS5812195A (ja) | 1981-07-15 | 1981-07-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110524A JPS5812195A (ja) | 1981-07-15 | 1981-07-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812195A JPS5812195A (ja) | 1983-01-24 |
| JPH0215955B2 true JPH0215955B2 (ja) | 1990-04-13 |
Family
ID=14537979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110524A Granted JPS5812195A (ja) | 1981-07-15 | 1981-07-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812195A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167360A (ja) * | 1984-02-01 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0642537B2 (ja) * | 1985-11-15 | 1994-06-01 | 株式会社東芝 | 半導体装置 |
| DE10104262B4 (de) * | 2001-01-31 | 2006-12-07 | Infineon Technologies Ag | Leseverstärkeranordnung für eine Speichereinrichtung |
| DE10109486B4 (de) | 2001-02-28 | 2006-01-05 | Infineon Technologies Ag | Integrierter DRAM-Speicherbaustein |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522217A (en) * | 1978-07-28 | 1980-02-16 | Fujitsu Ltd | Reset circuit |
-
1981
- 1981-07-15 JP JP56110524A patent/JPS5812195A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522217A (en) * | 1978-07-28 | 1980-02-16 | Fujitsu Ltd | Reset circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5812195A (ja) | 1983-01-24 |
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