JPH0513722A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0513722A JPH0513722A JP3259961A JP25996191A JPH0513722A JP H0513722 A JPH0513722 A JP H0513722A JP 3259961 A JP3259961 A JP 3259961A JP 25996191 A JP25996191 A JP 25996191A JP H0513722 A JPH0513722 A JP H0513722A
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Abstract
(57)【要約】
【構成】メモリセルアレイの一部に選択手段およびデー
タ授受手段の少なくともいずれか一方の構成部分が隣接
配置される半導体記憶装置において、前記隣接配置部分
における前記メモリセルアレイのうち第１および第２の
メモリセルアレイの各各を構成するトランジスタの電極
領域および配線領域を下層導体層に形成し、前記電極領
域および配線領域と電気的導通のないダミー配線領域を
これら第１および第２のメモリアレイのセル間にある前
記下層導体層に形成し、前記選択手段および前記データ
授受手段の少なくともいずれか一方を前記第１および第
２のメモリセルアレイの間にある上層配線層に形成し前
記ダミー配線と選択手段との間を電気的に接続してい
る。 【効果】これにより、メモリセルアレイ領域内のトラン
ジスタのゲート長のばらつきを抑えることにより、トラ
ンジスタ能力低下を防止でき、半導体記憶装置のデータ
出力時間の遅れを起因とする、半導体記憶装置の性能低
下、誤動作を防止することが可能となった。
タ授受手段の少なくともいずれか一方の構成部分が隣接
配置される半導体記憶装置において、前記隣接配置部分
における前記メモリセルアレイのうち第１および第２の
メモリセルアレイの各各を構成するトランジスタの電極
領域および配線領域を下層導体層に形成し、前記電極領
域および配線領域と電気的導通のないダミー配線領域を
これら第１および第２のメモリアレイのセル間にある前
記下層導体層に形成し、前記選択手段および前記データ
授受手段の少なくともいずれか一方を前記第１および第
２のメモリセルアレイの間にある上層配線層に形成し前
記ダミー配線と選択手段との間を電気的に接続してい
る。 【効果】これにより、メモリセルアレイ領域内のトラン
ジスタのゲート長のばらつきを抑えることにより、トラ
ンジスタ能力低下を防止でき、半導体記憶装置のデータ
出力時間の遅れを起因とする、半導体記憶装置の性能低
下、誤動作を防止することが可能となった。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にランダム・アクセス・メモリ（以下ＲＡＭとい
う）のメモリセルアレイ領域内の多層配線層の構造に関
する。
し、特にランダム・アクセス・メモリ（以下ＲＡＭとい
う）のメモリセルアレイ領域内の多層配線層の構造に関
する。
【０００２】
【従来の技術】一般に、半導体記憶装置は、一般に、半
導体記憶装置は、メモリセルアレイ領域及びそれに隣接
するデコーダ回路や選択回路等から構成されている。こ
れらの構成要素のうちメモリセルアレイ領域は、メモリ
セルを構成するＭＯＳトランジスタを規則的に配置して
構成する。
導体記憶装置は、メモリセルアレイ領域及びそれに隣接
するデコーダ回路や選択回路等から構成されている。こ
れらの構成要素のうちメモリセルアレイ領域は、メモリ
セルを構成するＭＯＳトランジスタを規則的に配置して
構成する。
【０００３】ｎＭＯＳトランジスタによるメモリセルを
含む従来技術のＳＲＡＭの回路図を示す図５を参照する
と、このＳＲＡＭでは、列、行両方向にメモリセルＳ１
１／Ｓ１２およびＳ２１／Ｓ２２がアレイ状に配置さ
れ、メモリセルアレイ領域を形成している。これらメモ
リセルＳ１１／Ｓ１２およびＳ２１／Ｓ２２には、行方
向に延びるワード線Ｗ１、Ｗ２がそれぞれ接続され、ま
たこれらメモリセルの各各には列方向に延びる１対のデ
ィジット線Ｄ１およびＤ２が接続されている。ディジッ
ト線Ｄ１およびＤ２には、トランジスタＴ１およびＴ２
からなる負荷回路と、信号φをゲート電極に受けるトラ
ンジスタＴ３からなる平衡化回路が接続されている。更
に、列選択回路を構成するようにディジット線対Ｄ１お
よびＤ２にそれぞれ接続されたスイッチ用トランジスタ
Ｔ４およびＴ５と、選択されたディジット線対の電位差
を増幅するように、これら列選択回路に接続されたセン
スアンプＳＡＭＰとを備える。
含む従来技術のＳＲＡＭの回路図を示す図５を参照する
と、このＳＲＡＭでは、列、行両方向にメモリセルＳ１
１／Ｓ１２およびＳ２１／Ｓ２２がアレイ状に配置さ
れ、メモリセルアレイ領域を形成している。これらメモ
リセルＳ１１／Ｓ１２およびＳ２１／Ｓ２２には、行方
向に延びるワード線Ｗ１、Ｗ２がそれぞれ接続され、ま
たこれらメモリセルの各各には列方向に延びる１対のデ
ィジット線Ｄ１およびＤ２が接続されている。ディジッ
ト線Ｄ１およびＤ２には、トランジスタＴ１およびＴ２
からなる負荷回路と、信号φをゲート電極に受けるトラ
ンジスタＴ３からなる平衡化回路が接続されている。更
に、列選択回路を構成するようにディジット線対Ｄ１お
よびＤ２にそれぞれ接続されたスイッチ用トランジスタ
Ｔ４およびＴ５と、選択されたディジット線対の電位差
を増幅するように、これら列選択回路に接続されたセン
スアンプＳＡＭＰとを備える。
【０００４】メモリセルＳ１１／Ｓ１２、Ｓ２１／Ｓ２
２、…の各各は、トランジスタＭ１および抵抗Ｒ１から
なる第１のインバータ回路と、トランジスタＭ２および
抵抗Ｒ２からなる第２のインバータ回路とをクロスカッ
プルして構成したフリップフロップ回路と、このフリッ
プフロップ回路の１つの入出力端（すなわち上記第１の
インバータ回路のノード）Ｃとディジット線Ｄ１との間
およびもう１つの入出力端（すなわち第２のインバータ
回路のノード）Ｄとディジット線Ｄ２との間にそれぞれ
ソース・ドレイン電極が接続され、ワード線Ｗ１にゲー
トが共通に接続された転送ゲートトランジスタＭ３およ
びＭ４とから構成されている。
２、…の各各は、トランジスタＭ１および抵抗Ｒ１から
なる第１のインバータ回路と、トランジスタＭ２および
抵抗Ｒ２からなる第２のインバータ回路とをクロスカッ
プルして構成したフリップフロップ回路と、このフリッ
プフロップ回路の１つの入出力端（すなわち上記第１の
インバータ回路のノード）Ｃとディジット線Ｄ１との間
およびもう１つの入出力端（すなわち第２のインバータ
回路のノード）Ｄとディジット線Ｄ２との間にそれぞれ
ソース・ドレイン電極が接続され、ワード線Ｗ１にゲー
トが共通に接続された転送ゲートトランジスタＭ３およ
びＭ４とから構成されている。
【０００５】上記ノードＣおよびＤの電位がハイ−ロウ
の組合せであるか、ロウ−ハイの組合せであるかによっ
て、１つのメモリセル内に格納されるデータが０である
か１であるかを決定している。
の組合せであるか、ロウ−ハイの組合せであるかによっ
て、１つのメモリセル内に格納されるデータが０である
か１であるかを決定している。
【０００６】このＳＲＡＭの読出時には、選択されたワ
ード線（例えばＷ１）が活性化され、転送ゲートトラン
ジスタＭ３、Ｍ４がＯＮとなりノードＣ、Ｄをディジッ
ト線Ｄ１およびＤ２にそれぞれ接続する。これら２本の
ディジット線の電位はメモリセルに蓄積されたデータす
なわちノードＣおよびＤの電位に応じていずれかが下
り、両者間に電位差を生ずる。この電位差をセンスアン
プＳＡＭＰが増幅し、出力回路（図示せず）に送り出
す。
ード線（例えばＷ１）が活性化され、転送ゲートトラン
ジスタＭ３、Ｍ４がＯＮとなりノードＣ、Ｄをディジッ
ト線Ｄ１およびＤ２にそれぞれ接続する。これら２本の
ディジット線の電位はメモリセルに蓄積されたデータす
なわちノードＣおよびＤの電位に応じていずれかが下
り、両者間に電位差を生ずる。この電位差をセンスアン
プＳＡＭＰが増幅し、出力回路（図示せず）に送り出
す。
【０００７】書込み動作時には、ディジット線Ｄ１およ
びＤ２に書込データ対応の電位差を与えて、転送ゲート
トランジスタＭ３、Ｍ４をＯＮにし、ノードＣおよびＤ
の電位をセットする。
びＤ２に書込データ対応の電位差を与えて、転送ゲート
トランジスタＭ３、Ｍ４をＯＮにし、ノードＣおよびＤ
の電位をセットする。
【０００８】図５のＳＲＡＭのメモリセルアレイ領域の
一部の回路パターンを図５と同じ構成部分には同じ番号
を付して示した図６を参照すると、細い実線は選択酸化
によるフィールド酸化膜で区画された活性領域を示し、
ハッチング領域は活性領域よりも上層の多結晶シリコン
領域を示し、クロスハッチング領域は多結晶シリコン領
域と活性領域とのダイレクトコンタンクト領域を示し、
太い実線は多結晶シリコン領域よりも更に上層のアルミ
ニウム配線を示す。
一部の回路パターンを図５と同じ構成部分には同じ番号
を付して示した図６を参照すると、細い実線は選択酸化
によるフィールド酸化膜で区画された活性領域を示し、
ハッチング領域は活性領域よりも上層の多結晶シリコン
領域を示し、クロスハッチング領域は多結晶シリコン領
域と活性領域とのダイレクトコンタンクト領域を示し、
太い実線は多結晶シリコン領域よりも更に上層のアルミ
ニウム配線を示す。
【０００９】トランジスタＭ１は活性領域１内に設けら
れ、そのゲート電極Ｇ１は多結晶シリコン膜からなり、
トランジスタＭ２のドレイン領域ｄ２（ノードＤ）とダ
イレクトコンタクト７により接続され、そのソース領域
ｓｃ１はダイレクトコンタクト１０により多結晶シリコ
ン配線１１に接続され、そのドレイン領域ｄ１は多結晶
シリコン膜からなるトランジスタＭ２のゲート電極Ｇ２
（ノードＣ）とダイレクトコンタクト８により接続され
ている。
れ、そのゲート電極Ｇ１は多結晶シリコン膜からなり、
トランジスタＭ２のドレイン領域ｄ２（ノードＤ）とダ
イレクトコンタクト７により接続され、そのソース領域
ｓｃ１はダイレクトコンタクト１０により多結晶シリコ
ン配線１１に接続され、そのドレイン領域ｄ１は多結晶
シリコン膜からなるトランジスタＭ２のゲート電極Ｇ２
（ノードＣ）とダイレクトコンタクト８により接続され
ている。
【００１０】トランジスタＭ２は活性領域２内に設けら
れ、そのソース領域ｓｃＳ２はダイレクトコンタント１
２により多結晶シリコン配線１１に接続されるととも
に、コンタンクトホール４によりアルミニウム配線から
なる接地線ＧＮＤに接続されている。
れ、そのソース領域ｓｃＳ２はダイレクトコンタント１
２により多結晶シリコン配線１１に接続されるととも
に、コンタンクトホール４によりアルミニウム配線から
なる接地線ＧＮＤに接続されている。
【００１１】トランジスタＭ３は活性領域３の延長部分
である活性領域３ａ内に設けられ、そのソースおよびド
レインはディジット線Ｄ１に接続されたコンタクトホー
ル５（ノードＡ）とトランジスタＭ２のゲート電極Ｇ２
に接続されたダイレクトコンタクト９（ノードＣ）との
間に形成され、そのゲート電極Ｇ３は多結晶シリコン配
線からなるワード線Ｗ１と活性領域３ａとの交差領域に
より形成される。
である活性領域３ａ内に設けられ、そのソースおよびド
レインはディジット線Ｄ１に接続されたコンタクトホー
ル５（ノードＡ）とトランジスタＭ２のゲート電極Ｇ２
に接続されたダイレクトコンタクト９（ノードＣ）との
間に形成され、そのゲート電極Ｇ３は多結晶シリコン配
線からなるワード線Ｗ１と活性領域３ａとの交差領域に
より形成される。
【００１２】トランジスタＭ４は活性領域２の延長部分
であって、活性領域３ａの長さ方向と平行に走る活性領
域２ａ内に設けられ、そのソースおよびドレインはディ
ジット線Ｄ２に接続されたコンタクトホール６（ノード
Ｂ）とトランジスタＭ１のゲート電極Ｇ１と接続された
ダイレクトコンタクト７（ノードＤ）との間に形成さ
れ、そのゲート電極Ｇ４は、多結晶シリコン配線からな
るワード線Ｗ１と活性領域２ａとの交差領域により形成
される。
であって、活性領域３ａの長さ方向と平行に走る活性領
域２ａ内に設けられ、そのソースおよびドレインはディ
ジット線Ｄ２に接続されたコンタクトホール６（ノード
Ｂ）とトランジスタＭ１のゲート電極Ｇ１と接続された
ダイレクトコンタクト７（ノードＤ）との間に形成さ
れ、そのゲート電極Ｇ４は、多結晶シリコン配線からな
るワード線Ｗ１と活性領域２ａとの交差領域により形成
される。
【００１３】なお、図６では、負荷抵抗Ｒ１、Ｒ２およ
び電源線Ｖｃｃは図示していないが、両者とも、周知の
工程により、トランジスタを形成する多結晶シリコン膜
とは異なる層の多結晶シリコン膜によりメモリセルアレ
イ領域内に形成されている。
び電源線Ｖｃｃは図示していないが、両者とも、周知の
工程により、トランジスタを形成する多結晶シリコン膜
とは異なる層の多結晶シリコン膜によりメモリセルアレ
イ領域内に形成されている。
【００１４】上述の工程により形成したトランジスタＭ
１乃至Ｍ４、負荷抵抗Ｒ１およびＲ２、およびこれら回
路素子間の配線により、メモリセルＳ１１を構成する。
このメモリセルＳ１１と同じ回路構成のメモリセルＳ１
２、Ｓ２１、Ｓ２２の形成もセルＳ１１と同じ工程で同
時に進められるので、図６に対応回路素子を示すに留
め、詳細な説明は省略する。
１乃至Ｍ４、負荷抵抗Ｒ１およびＲ２、およびこれら回
路素子間の配線により、メモリセルＳ１１を構成する。
このメモリセルＳ１１と同じ回路構成のメモリセルＳ１
２、Ｓ２１、Ｓ２２の形成もセルＳ１１と同じ工程で同
時に進められるので、図６に対応回路素子を示すに留
め、詳細な説明は省略する。
【００１５】一般に、ＳＲＡＭのメモリセルアレイ領域
内には、メモリセル６個乃至１２個につき１本の割合で
電源線Ｖｃｃや接地電源線ＧＮＤが周辺部から引き込ま
れ、メモリセル間に配置される。図６に示したＳＲＡＭ
では、メモリセルＳ１１とＳ２１との間およびメモリセ
ルＳ１２とＳ２２との間で縦方向（図５）に延びる接地
電源線ＧＮＤを活性領域や多結晶シリコン層よりも上層
のアルミニウム配線層で形成して配置してある。
内には、メモリセル６個乃至１２個につき１本の割合で
電源線Ｖｃｃや接地電源線ＧＮＤが周辺部から引き込ま
れ、メモリセル間に配置される。図６に示したＳＲＡＭ
では、メモリセルＳ１１とＳ２１との間およびメモリセ
ルＳ１２とＳ２２との間で縦方向（図５）に延びる接地
電源線ＧＮＤを活性領域や多結晶シリコン層よりも上層
のアルミニウム配線層で形成して配置してある。
【００１６】以上説明したとおり、メモリセルが列・行
両方向にアレイ状に配置されるメモリセルアレイ領域内
では、ワード線およびトランジスタのゲート部分を形成
する多結晶シリコン領域の大部分は規則性を保った回路
パターンで形成される。すなわち、図６の例では、トラ
ンジスタＭ１、Ｍ２、Ｍ３およびＭ４を形成する多結晶
シリコン領域は、メモリセルアレイ領域内で規則的な配
線パターンで形成される。
両方向にアレイ状に配置されるメモリセルアレイ領域内
では、ワード線およびトランジスタのゲート部分を形成
する多結晶シリコン領域の大部分は規則性を保った回路
パターンで形成される。すなわち、図６の例では、トラ
ンジスタＭ１、Ｍ２、Ｍ３およびＭ４を形成する多結晶
シリコン領域は、メモリセルアレイ領域内で規則的な配
線パターンで形成される。
【００１７】
【発明が解決しようとする課題】従来のメモリセルアレ
イ領域内の多結晶シリコン層の配線パターンのみを、点
線で囲んだ図６の領域２００よりも広い範囲について示
した図７を参照すると、トランジスタＭ１およびＭ２の
ゲート電極Ｇ１およびＧ２を形成する多結晶シリコン層
の配線パターンは、図６に示してないメモリセルアレイ
領域内では、規則性を保っている。しかし、メモリセル
アレイ領域内には上層アルミニウム配線層による電源線
ＧＮＤ（図７に点線で示した）が配置されるため、これ
らの電源線ＧＮＤが配置されている領域の周辺部のトラ
ンジスタについては、配置の規則性が乱されている。
イ領域内の多結晶シリコン層の配線パターンのみを、点
線で囲んだ図６の領域２００よりも広い範囲について示
した図７を参照すると、トランジスタＭ１およびＭ２の
ゲート電極Ｇ１およびＧ２を形成する多結晶シリコン層
の配線パターンは、図６に示してないメモリセルアレイ
領域内では、規則性を保っている。しかし、メモリセル
アレイ領域内には上層アルミニウム配線層による電源線
ＧＮＤ（図７に点線で示した）が配置されるため、これ
らの電源線ＧＮＤが配置されている領域の周辺部のトラ
ンジスタについては、配置の規則性が乱されている。
【００１８】すなわち、図６を参照して上に述べたとお
り、メモリセルＳ１１とＳ２１との間およびメモリセル
Ｓ１２、Ｓ２２との間には列方向（図５）に延びるアル
ミニウム層から成る接地電源線ＧＮＤが配置されている
ため、１つのメモリセル例えばセルＳ１１のトランジス
タＭ２のゲート電極Ｇ２を形成する多結晶シリコン領域
とこのセルに隣接するセルＳ１２のトランジスタＭ２の
ゲート電極Ｇ２を形成する多結晶シリコン配線領域との
間隔ＧＰ（図７）が他の多結晶シリコン領域の間隔より
も広くなり、多結晶シリコン領域による配線パターン
が、この部分において間隔の規則性を乱される。
り、メモリセルＳ１１とＳ２１との間およびメモリセル
Ｓ１２、Ｓ２２との間には列方向（図５）に延びるアル
ミニウム層から成る接地電源線ＧＮＤが配置されている
ため、１つのメモリセル例えばセルＳ１１のトランジス
タＭ２のゲート電極Ｇ２を形成する多結晶シリコン領域
とこのセルに隣接するセルＳ１２のトランジスタＭ２の
ゲート電極Ｇ２を形成する多結晶シリコン配線領域との
間隔ＧＰ（図７）が他の多結晶シリコン領域の間隔より
も広くなり、多結晶シリコン領域による配線パターン
が、この部分において間隔の規則性を乱される。
【００１９】図６および図７のＸ−Ｘ線断面図を示す図
８を参照すると、Ｐ型シリコン基板４０上の活性領域２
内にセルＳ１１のトランジスタＭ２のソースおよびドレ
イン領域となる拡散領域ｓｃ２およびｄ２が形成され、
このトランジスタのゲート絶縁膜となる酸化膜４１の上
に多結晶シリコンからなるゲート電極Ｇ２が形成され
る。セルＳ１２のトランジスタＭ２のソースおよびドレ
イン領域およびゲート電極もセルＳ１１のトランジスタ
Ｍ２の対応領域と同一工程で形成される。これらトラン
ジスタＭ２ののゲート電極Ｇ２の幅がゲート長Ｌとな
る。ゲート電極配線Ｇ２を形成した後、チップ全体を絶
縁層４２で覆い、その上にゲート電極Ｇ２と同じ方向に
延びるアルミニウム配線層からなる複数のディジット線
Ｄ１およびこれらディジット線Ｄ１の対の間で同一方向
に延びるアルミニウム配線層から成る接地電源線ＧＮＤ
をそれぞれ配置する。接地電源線ＧＮＤの下層部分には
多結晶シリコン配線は形成されていないので、セルＳ１
１のトランジスタＭ２のゲート電極Ｇ２とセルＳ１２の
対応トランジスタＭ２のゲート電極Ｇ２との間隔ＧＰが
上述のとおり他の部分よりも広くなり、多結晶シリコン
配線パターンの規則性が乱されている。
８を参照すると、Ｐ型シリコン基板４０上の活性領域２
内にセルＳ１１のトランジスタＭ２のソースおよびドレ
イン領域となる拡散領域ｓｃ２およびｄ２が形成され、
このトランジスタのゲート絶縁膜となる酸化膜４１の上
に多結晶シリコンからなるゲート電極Ｇ２が形成され
る。セルＳ１２のトランジスタＭ２のソースおよびドレ
イン領域およびゲート電極もセルＳ１１のトランジスタ
Ｍ２の対応領域と同一工程で形成される。これらトラン
ジスタＭ２ののゲート電極Ｇ２の幅がゲート長Ｌとな
る。ゲート電極配線Ｇ２を形成した後、チップ全体を絶
縁層４２で覆い、その上にゲート電極Ｇ２と同じ方向に
延びるアルミニウム配線層からなる複数のディジット線
Ｄ１およびこれらディジット線Ｄ１の対の間で同一方向
に延びるアルミニウム配線層から成る接地電源線ＧＮＤ
をそれぞれ配置する。接地電源線ＧＮＤの下層部分には
多結晶シリコン配線は形成されていないので、セルＳ１
１のトランジスタＭ２のゲート電極Ｇ２とセルＳ１２の
対応トランジスタＭ２のゲート電極Ｇ２との間隔ＧＰが
上述のとおり他の部分よりも広くなり、多結晶シリコン
配線パターンの規則性が乱されている。
【００２０】上記規則性の乱れによる多結晶シリコン層
の寸法設計値への影響を示すように、多結晶シリコン領
域端部から接地電源線ＧＮＤまでの距離Ｄ（μｍ）を横
軸にとり、トランジスタＭ２のゲート長Ｌ（μｍ）（図
８）を縦軸にとって実測値を黒点でプロットした図９を
参照すると、これら実測値とゲート長Ｌの設計値ＧＬと
の乖離が明らかである。すなわち、図９にも示されると
おり、トランジスタＭ２のゲート長を定義する多結晶シ
リコン層の幅Ｌは、接地電源線ＧＮＤに近いほど、設計
値ＧＬとの差（ΔＬ１）が大きくなっている。例えば、
設計値ＧＬを０．８μｍの場合はΔＬ１の最大値は０．
０２５μｍとなる。
の寸法設計値への影響を示すように、多結晶シリコン領
域端部から接地電源線ＧＮＤまでの距離Ｄ（μｍ）を横
軸にとり、トランジスタＭ２のゲート長Ｌ（μｍ）（図
８）を縦軸にとって実測値を黒点でプロットした図９を
参照すると、これら実測値とゲート長Ｌの設計値ＧＬと
の乖離が明らかである。すなわち、図９にも示されると
おり、トランジスタＭ２のゲート長を定義する多結晶シ
リコン層の幅Ｌは、接地電源線ＧＮＤに近いほど、設計
値ＧＬとの差（ΔＬ１）が大きくなっている。例えば、
設計値ＧＬを０．８μｍの場合はΔＬ１の最大値は０．
０２５μｍとなる。
【００２１】設計値よりも大きいゲート長Ｌは次のよう
な問題を招来する。すなわち、ゲート長Ｌ（μｍ）を横
軸にとりドレイン電流Ｉ（ｍＡ）を縦軸にとりゲート電
圧３Ｖをパラメータとして示した。図１０に示すとお
り、ゲート長Ｌが設計値ＧＬ（０．８μｍ）よりΔＬ１
（μｍ）だけ大きい場合はドレイン電流Ｉ（ｍＡ）はΔ
Ｉ（ｍＡ）だけ減少する。従って、例えばドレイン電流
の所要値０．６４８ｍＡに設計されたデバイスにおい
て、ゲート長Ｌが０．０２５μｍだけ設計値から大きい
方にずれると、ドレイン電流は０．０３２４ｍＡ、すな
わち所要値に対して５％も減少してしまう。その結果、
メモリセルからの読出し出力の立上りが遅れ、メモリの
対応速度が大幅に低下するばかりでなく、場合によって
は読出しエラーの原因となる。
な問題を招来する。すなわち、ゲート長Ｌ（μｍ）を横
軸にとりドレイン電流Ｉ（ｍＡ）を縦軸にとりゲート電
圧３Ｖをパラメータとして示した。図１０に示すとお
り、ゲート長Ｌが設計値ＧＬ（０．８μｍ）よりΔＬ１
（μｍ）だけ大きい場合はドレイン電流Ｉ（ｍＡ）はΔ
Ｉ（ｍＡ）だけ減少する。従って、例えばドレイン電流
の所要値０．６４８ｍＡに設計されたデバイスにおい
て、ゲート長Ｌが０．０２５μｍだけ設計値から大きい
方にずれると、ドレイン電流は０．０３２４ｍＡ、すな
わち所要値に対して５％も減少してしまう。その結果、
メモリセルからの読出し出力の立上りが遅れ、メモリの
対応速度が大幅に低下するばかりでなく、場合によって
は読出しエラーの原因となる。
【００２２】すなわち、横軸に時間をとり、縦軸に電圧
（ｍＡ）をとって示した図１１に示すとおり、トランジ
スタの上記の性能低下は、そのトランジスタに接続され
ているディジット線の電位変化（１）に遅延を生じさせ
（実線から点線への変化）、そのディジット線の電位差
を増幅するセンスアンプの出力（２）に遅延を生じさせ
る。結果的にはこのＳＲＡＭのデータ出力時間（３）が
遅れ（約１．７ｎｓｅｃ）、性能を著しく低下させるば
かりでなく、読出し／書込みの誤りの原因ともなる。
（ｍＡ）をとって示した図１１に示すとおり、トランジ
スタの上記の性能低下は、そのトランジスタに接続され
ているディジット線の電位変化（１）に遅延を生じさせ
（実線から点線への変化）、そのディジット線の電位差
を増幅するセンスアンプの出力（２）に遅延を生じさせ
る。結果的にはこのＳＲＡＭのデータ出力時間（３）が
遅れ（約１．７ｎｓｅｃ）、性能を著しく低下させるば
かりでなく、読出し／書込みの誤りの原因ともなる。
【００２３】これら問題点の原因となる活性領域の寸法
のばらつきは、配線パターンの規則性の乱れが、多結晶
シリコン膜の選択的除去のためのリソグラフィー工程、
即ちホトレジスト膜塗布の後、所定のマスクパターンを
かけて露光する工程で光の回析に影響を与え、露光条件
を変えてしまうことに起因する。露光条件の変化が選択
的に残される多結晶シリコン領域の寸法のバラツキの原
因となり、結果的にはゲート長の均一性を害す。
のばらつきは、配線パターンの規則性の乱れが、多結晶
シリコン膜の選択的除去のためのリソグラフィー工程、
即ちホトレジスト膜塗布の後、所定のマスクパターンを
かけて露光する工程で光の回析に影響を与え、露光条件
を変えてしまうことに起因する。露光条件の変化が選択
的に残される多結晶シリコン領域の寸法のバラツキの原
因となり、結果的にはゲート長の均一性を害す。
【００２４】したがって、本発明の目的は、メモリセル
アレイ領域内の上記電源線配置部分のトランジスタのゲ
ート長の増大を防ぎ上記相互コンダクタンスの低下、応
答速度の低下及び誤動作発生を防止した半導体記憶装置
を提供することにある。
アレイ領域内の上記電源線配置部分のトランジスタのゲ
ート長の増大を防ぎ上記相互コンダクタンスの低下、応
答速度の低下及び誤動作発生を防止した半導体記憶装置
を提供することにある。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に絶縁物の層を介して重ねて形成した
上層導体層および下層配線層に各各が電極領域および配
線領域をもつ複数のトランジスタを含み列および行の両
方向にアレイ状に配置された複数のメモリセルから成る
メモリセルアレイと、前記メモリセルと前記列および行
方向のアレイ単位で前記導体層を通じて電気的に選択す
る選択手段と、前記選択されたメモリセルへのデータ授
受を制御するデータ授受手段とを含むランダムアクセス
メモリであって、前記メモリセルアレイの一部に前記選
択手段および前記データ授受手段の少なくともいずれか
一方の構成部分が隣接配置される半導体記憶装置におい
て、前記隣接配置部分における前記メモリセルアレイの
うち第１および第２のメモリセルアレイの各各を構成す
るトランジスタの前記電極領域および配線領域を前記下
層導体層に形成し、前記電極領域および配線領域と電気
的導通のないダミー配線領域をこれら第１および第２の
メモリアレイのセル間にある前記下層導体層に形成し、
前記選択手段および前記データ授受手段の少なくともい
ずれか一方を前記第１および第２のメモリセルアレイの
間にある前記上層配線層に形成し前記ダミー配線と選択
手段との間を電気的に接続している。
は、半導体基板上に絶縁物の層を介して重ねて形成した
上層導体層および下層配線層に各各が電極領域および配
線領域をもつ複数のトランジスタを含み列および行の両
方向にアレイ状に配置された複数のメモリセルから成る
メモリセルアレイと、前記メモリセルと前記列および行
方向のアレイ単位で前記導体層を通じて電気的に選択す
る選択手段と、前記選択されたメモリセルへのデータ授
受を制御するデータ授受手段とを含むランダムアクセス
メモリであって、前記メモリセルアレイの一部に前記選
択手段および前記データ授受手段の少なくともいずれか
一方の構成部分が隣接配置される半導体記憶装置におい
て、前記隣接配置部分における前記メモリセルアレイの
うち第１および第２のメモリセルアレイの各各を構成す
るトランジスタの前記電極領域および配線領域を前記下
層導体層に形成し、前記電極領域および配線領域と電気
的導通のないダミー配線領域をこれら第１および第２の
メモリアレイのセル間にある前記下層導体層に形成し、
前記選択手段および前記データ授受手段の少なくともい
ずれか一方を前記第１および第２のメモリセルアレイの
間にある前記上層配線層に形成し前記ダミー配線と選択
手段との間を電気的に接続している。
【００２６】
【実施例】本発明について図面を参照して、説明する。
図６と同様な回路パターン図で本発明の実施例であるＳ
ＲＡＭを示す図１を参照すると、上述の従来例のｎＭＯ
ＳトランジスタによるメモリセルＳ１１／Ｓ１２、Ｓ２
１／Ｓ２２、…を含むＳＲＡＭと共通な構成部分は同じ
参照番号で示してある。
図６と同様な回路パターン図で本発明の実施例であるＳ
ＲＡＭを示す図１を参照すると、上述の従来例のｎＭＯ
ＳトランジスタによるメモリセルＳ１１／Ｓ１２、Ｓ２
１／Ｓ２２、…を含むＳＲＡＭと共通な構成部分は同じ
参照番号で示してある。
【００２７】図６の従来例と対照的に、本実施例では、
メ接地電源線ＧＮＤに相隣る２つのトランジスタＭ２
（セルＳ１１およびＳ１２の各各のトランジスタＭ２）
の多結晶シリコン膜からなるゲート電極Ｇ２の間であっ
て、接地電源線ＧＮＤの真下に、ダミー領域１００を配
置する。
メ接地電源線ＧＮＤに相隣る２つのトランジスタＭ２
（セルＳ１１およびＳ１２の各各のトランジスタＭ２）
の多結晶シリコン膜からなるゲート電極Ｇ２の間であっ
て、接地電源線ＧＮＤの真下に、ダミー領域１００を配
置する。
【００２８】図１を参照するとともに、図７と同様の多
結晶シリコン配線パターンを示す図２を併せ参照してこ
の実施例の構成をより詳細に述べると、この実施例で
は、アルミニウムによる接地電源線ＧＮＤを含む配線層
の１層下の配線層である多結晶シリコン配線層（図２）
を形成する工程において、上記２つのトランジスタの各
各のゲート電極Ｇ２（図２のＸ−Ｘ線部および図８の右
中央部に表示）と同時に、これら電極Ｇ２の間であって
上層の接地電源線ＧＮＤの絶縁層（後述）を介した真下
に、ダミー領域１００を形成する。これらダミー領域１
００の各各はコンタクト孔１４を通じて接地電源線ＧＮ
Ｄに接続される。
結晶シリコン配線パターンを示す図２を併せ参照してこ
の実施例の構成をより詳細に述べると、この実施例で
は、アルミニウムによる接地電源線ＧＮＤを含む配線層
の１層下の配線層である多結晶シリコン配線層（図２）
を形成する工程において、上記２つのトランジスタの各
各のゲート電極Ｇ２（図２のＸ−Ｘ線部および図８の右
中央部に表示）と同時に、これら電極Ｇ２の間であって
上層の接地電源線ＧＮＤの絶縁層（後述）を介した真下
に、ダミー領域１００を形成する。これらダミー領域１
００の各各はコンタクト孔１４を通じて接地電源線ＧＮ
Ｄに接続される。
【００２９】図１および図２のＸ−Ｘ線断面図である図
３を参照すると、Ｐ型シリコン基板４０上にフィールド
酸化工程で形成したフィールド絶縁膜４３により活性領
域２がセルＳ１１のトランジスタＭ２を形成する領域と
セルＳ１２のトランジスタＭ２を形成する領域とに分割
されている。セルＳ１１およびＳ１２の各各の活性領域
２内にトランジスタＭ２のソース・ドレイン領域となる
拡散領域ｓｃ２およびｄ２が形成され、トランジスタの
ゲート酸化膜を形成する酸化膜４１の上に多結晶シリコ
ン配線からなるゲート電極Ｇ２が形成される。
３を参照すると、Ｐ型シリコン基板４０上にフィールド
酸化工程で形成したフィールド絶縁膜４３により活性領
域２がセルＳ１１のトランジスタＭ２を形成する領域と
セルＳ１２のトランジスタＭ２を形成する領域とに分割
されている。セルＳ１１およびＳ１２の各各の活性領域
２内にトランジスタＭ２のソース・ドレイン領域となる
拡散領域ｓｃ２およびｄ２が形成され、トランジスタの
ゲート酸化膜を形成する酸化膜４１の上に多結晶シリコ
ン配線からなるゲート電極Ｇ２が形成される。
【００３０】更に、フィールド絶縁膜４３の上、即ち、
２つのゲート電極Ｇ２の間に、これらゲート電極Ｇ２と
同一の工程で形成される多結晶シリコンのダミー領域１
００を形成してある。上記２つのゲート電極Ｇ２および
ダミー領域１００を覆って絶縁層４１が形成され、その
上に互いに同じ方向に延びる一対のアルミニウムのディ
ジット線Ｄ１と接地電源線ＧＮＤがそれぞれ配置されて
いる。この実施例の構成においては、接地電源線ＧＮＤ
と相隣る一対のトランジスタＭ２のゲート電極Ｇ２の間
にこれら電極Ｇ２と同じ工程で形成する多結晶シリコン
のダミー領域１００があるので、多結晶シリコン配線パ
ターンの規則性を保つことができ、上述の従来技術によ
るデバイス構造の問題を解消できる。
２つのゲート電極Ｇ２の間に、これらゲート電極Ｇ２と
同一の工程で形成される多結晶シリコンのダミー領域１
００を形成してある。上記２つのゲート電極Ｇ２および
ダミー領域１００を覆って絶縁層４１が形成され、その
上に互いに同じ方向に延びる一対のアルミニウムのディ
ジット線Ｄ１と接地電源線ＧＮＤがそれぞれ配置されて
いる。この実施例の構成においては、接地電源線ＧＮＤ
と相隣る一対のトランジスタＭ２のゲート電極Ｇ２の間
にこれら電極Ｇ２と同じ工程で形成する多結晶シリコン
のダミー領域１００があるので、多結晶シリコン配線パ
ターンの規則性を保つことができ、上述の従来技術によ
るデバイス構造の問題を解消できる。
【００３１】すなわち、図９と同様に上記ゲート電極Ｇ
２の多結晶シリコン領域の端部から接地電源線ＧＮＤま
での距離Ｄを横軸にとり、ゲート長Ｌを縦軸にとって示
した図４において黒点で示した実測値が設計値ＧＬにほ
ぼ一致していることが明らである。したがって、この発
明により、ゲート長の増大に起因するメモリセルアレイ
領域内のトランジスタの相互コンダクタンスの低下が防
止され、それに従って、本ＳＲＡＭの応答速度の低下お
よび読出しエラーなどの問題が解消される。る。
２の多結晶シリコン領域の端部から接地電源線ＧＮＤま
での距離Ｄを横軸にとり、ゲート長Ｌを縦軸にとって示
した図４において黒点で示した実測値が設計値ＧＬにほ
ぼ一致していることが明らである。したがって、この発
明により、ゲート長の増大に起因するメモリセルアレイ
領域内のトランジスタの相互コンダクタンスの低下が防
止され、それに従って、本ＳＲＡＭの応答速度の低下お
よび読出しエラーなどの問題が解消される。る。
【００３２】上述の実施例は、ｎＭＯＳで構成されたＳ
ＲＡＭであるが、ｐＭＯＳで構成されたＳＲＡＭにも本
発明は適用可能である。その場合は、図１の回路パター
ンにおける接地電源線ＧＮＤを電源電圧Ｖｃｃに接続し
た電源線Ｖｃｃとすればよい。
ＲＡＭであるが、ｐＭＯＳで構成されたＳＲＡＭにも本
発明は適用可能である。その場合は、図１の回路パター
ンにおける接地電源線ＧＮＤを電源電圧Ｖｃｃに接続し
た電源線Ｖｃｃとすればよい。
【００３３】更に、本発明は、当業者に自明のとおり、
ＳＲＡＭだけてなく、メモリセルを規則的に配置したメ
モリセルアレイを含むメモリ、すなわちＤＲＡＭ（ｄｙ
ｎａｍｉｃＲＡＭ）、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂ
ｌｅ ｒｅａｄ ｏｎｌｙｍｅｍｏｒｙ）、ＥＰＲＯＭ
（ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（ｅｌ
ｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ＰＲＯ
Ｍ）、シフトレジスタ、ＣＣＤメモリ等にも同様に適用
可能である。
ＳＲＡＭだけてなく、メモリセルを規則的に配置したメ
モリセルアレイを含むメモリ、すなわちＤＲＡＭ（ｄｙ
ｎａｍｉｃＲＡＭ）、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂ
ｌｅ ｒｅａｄ ｏｎｌｙｍｅｍｏｒｙ）、ＥＰＲＯＭ
（ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（ｅｌ
ｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ＰＲＯ
Ｍ）、シフトレジスタ、ＣＣＤメモリ等にも同様に適用
可能である。
【００３４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、メモリセルアレイ領域内のトランジスタのゲ
ート長のばらつきを抑えることにより、トランジスタ能
力低下を防止でき、半導体記憶装置のデータ出力時間の
遅れを起因とする、半導体記憶装置の性能低下、誤動作
を防止することが可能となった。
憶装置は、メモリセルアレイ領域内のトランジスタのゲ
ート長のばらつきを抑えることにより、トランジスタ能
力低下を防止でき、半導体記憶装置のデータ出力時間の
遅れを起因とする、半導体記憶装置の性能低下、誤動作
を防止することが可能となった。
【図１】本発明の一実施例であるＳＲＡＭの図６と同様
な回路パターン図である。
な回路パターン図である。
【図２】この実施例のメモリセルアレイ領域の一部を形
成する多結晶シリコン配線層の回路パターン図である。
成する多結晶シリコン配線層の回路パターン図である。
【図３】図１および図２のＸ−Ｘ線の断面図である。
【図４】図１のＳＲＡＭに含まれるＦＥＴにおけるゲー
ト長の設計値と実測値との対応関係を示すグラフであ
る。
ト長の設計値と実測値との対応関係を示すグラフであ
る。
【図５】従来技術によるＳＲＡＭの一例の回路図であ
る。
る。
【図６】図５のＳＲＡＭのメモリセルアレイ領域のＦＥ
Ｔほか回路素子を示す回路パターン図である。
Ｔほか回路素子を示す回路パターン図である。
【図７】図６のメモリセルアレイ領域の一部を形成する
多結晶シリコン配線層の配線パターンを示す平面図であ
る。
多結晶シリコン配線層の配線パターンを示す平面図であ
る。
【図８】図６のＸ−Ｘ線の断面図である。
【図９】図６のＳＲＡＭに含まれるＦＥＴにおけるゲー
ト長の設計値と実測値との対応関係を示すグラブであ
る。
ト長の設計値と実測値との対応関係を示すグラブであ
る。
【図１０】上述のＦＥＴのゲート長とドレイン電流との
関係を示すグラフである。
関係を示すグラフである。
【図１１】図９のＳＲＡＭのディジット線に印加された
電圧と読出電圧とを示す波形図である。
電圧と読出電圧とを示す波形図である。
Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２ メモリセル
Ｗ１、Ｗ２ ワード線
Ｍ１、Ｍ２、Ｍ３、Ｍ４ トランジスタ
Ａ、Ｂ、Ｃ、Ｄ ノード
Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート電極
ＧＮＤ 接地電源線
１００ ダミー領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/04 Ａ 8427−4Ｍ
Ｄ 8427−4Ｍ
Claims (7)
- 【請求項１】 半導体基板上に絶縁物の層を介して重ね
て形成した上層導体層および下層配線層に各各が電極領
域および配線領域をもつ複数のトランジスタを含み列お
よび行の両方向にアレイ状に配置された複数のメモリセ
ルから成るメモリセルアレイと、前記メモリセルと前記
列および行方向のアレイ単位で前記導体層を通じて電気
的に選択する選択手段と、前記選択されたメモリセルへ
のデータ授受を制御するデータ授受手段とを含むランダ
ムアクセスメモリであって、前記メモリセルアレイの一
部に前記選択手段および前記データ授受手段の少なくと
もいずれか一方の構成部分が隣接配置される半導体記憶
装置において、前記隣接配置部分における前記メモリセ
ルアレイのうち第１および第２のメモリセルアレイの各
各を構成するトランジスタの前記電極領域および配線領
域を前記下層導体層に形成し、前記電極領域および配線
領域と電気的導通のないダミー配線領域をこれら第１お
よび第２のメモリアレイのセル間にある前記下層導体層
に形成し、前記選択手段および前記データ授受手段の少
なくともいずれか一方を前記第１および第２のメモリセ
ルアレイの間にある前記上層配線層に形成し前記ダミー
配線と選択手段との間を電気的に接続したことを特徴と
する半導体記憶装置。 - 【請求項２】 前記第１および第２のメモリセルアレイ
のセルの各各を構成するトランジスタの前記電極領域お
よび配線領域と前記ダミー領域とが類似の形状を有する
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記ダミー配線領域と前記下層配線層と
は同一工程で同時に形成されることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項４】 前記下層配線層が多結晶シリコンから成
ることを特徴とする請求項１、２または３記載の半導体
記憶装置。 - 【請求項５】 前記隣接配置部において第１および第２
のメモリセルアレイが電源線を間に挟んだ形で隣接配置
されており、それらメモリセルアレイのセルの各各の互
いに対応するトランジスタが前記電源線について対称に
配置されていることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項６】 前記メモリセルを構成するトランジスタ
がＭＯＳトランジスタであることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項７】 前記電源線に隣接配置された第１および
第２のメモリセルアレイを構成するＭＯＳトランジスタ
であってそれらセルの互いに対応する部分を構成するＭ
ＯＳトランジスタのゲート電極が前記電源線に隣接配置
され、それらゲート電極と前記ダミー配線領域との間隔
がそれらゲート電極を前記セル内のＭＯＳトランジスタ
のゲート電極との間隔が実質的に均一なことを特徴とす
る請求項６記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259961A JP2752817B2 (ja) | 1990-10-18 | 1991-10-08 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-279746 | 1990-10-18 | ||
| JP27974690 | 1990-10-18 | ||
| JP3259961A JP2752817B2 (ja) | 1990-10-18 | 1991-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513722A true JPH0513722A (ja) | 1993-01-22 |
| JP2752817B2 JP2752817B2 (ja) | 1998-05-18 |
Family
ID=26544377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259961A Expired - Fee Related JP2752817B2 (ja) | 1990-10-18 | 1991-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752817B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629897A (en) * | 1994-11-22 | 1997-05-13 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having a mode requiring an internal clock signal and a mode not requiring the internal clock signal |
| US6084256A (en) * | 1996-04-10 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JP2009081455A (ja) * | 2008-11-20 | 2009-04-16 | Panasonic Corp | 半導体集積回路装置 |
-
1991
- 1991-10-08 JP JP3259961A patent/JP2752817B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629897A (en) * | 1994-11-22 | 1997-05-13 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having a mode requiring an internal clock signal and a mode not requiring the internal clock signal |
| US5708611A (en) * | 1994-11-22 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US6084256A (en) * | 1996-04-10 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JP2009081455A (ja) * | 2008-11-20 | 2009-04-16 | Panasonic Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752817B2 (ja) | 1998-05-18 |
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