KR950011645B1 - 반도체 기억 장치 - Google Patents

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KR950011645B1
KR950011645B1 KR1019910013859A KR910013859A KR950011645B1 KR 950011645 B1 KR950011645 B1 KR 950011645B1 KR 1019910013859 A KR1019910013859 A KR 1019910013859A KR 910013859 A KR910013859 A KR 910013859A KR 950011645 B1 KR950011645 B1 KR 950011645B1
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히사유끼 나가미네
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용 없음.

Description

반도체 기억 장치
제1도는 본 발명의 제1실시예의 반도체 기억 장치의 전체를 개략적으로 도시한 평면도.
제2도는 제1도에 도시한 반도체 기억 장치의 구체적 회로 구성을 도시한 회로도.
제3도는 제1도에 도시한 반도체 기억 장치의 비트선 전위 공급회로 및 비트 선 평형화 회로의 일부 배 ＋선 패턴을 개략적으로 도시한 평면도.
제4도는 제3도에 도시한 배선 패턴중 폴리실리콘 배선층의 배선 패턴만을 도시한 평면도.
제5도는 본 실시예 및 종래 기술에 의한 반도체 기억 장치에 있어서 게이트 폭의 설계 목표치에 대한 오차를 도시한 그래프.
제6도는 반도체 기억 장치의 비트 선의 전압 레벨 파형과 출력 파형을 도시한 파형도.
제7도는 본 발명의 제2실시예의 반도체 기억 장치 전체를 개략적으로 도시한 평면도.
제8도는 제7도에 도시한 반도체 기억 장치의 비트 선 전위 공급회로 및 비트 선 평형화 회로의 일부 배선 패턴을 개략적으로 도시한 평면도.
제9도는 제7도에 도시한 패턴중 폴리실리콘 배선층의 배선 패턴만을 도시한 평면도.
제10도는 본 실시예 및 종래 기술에 의한 반도체 기억 장치에 있어서 게이트 폭의 설계 목표치에 대한 오차를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 비트 선 전위 공급 회로 3 : 비트 선 평형화 회로
4 : 메모리 셀 어레이 영역 7 : 더미 배선 영역
10 : 폴리실리콘 배선 11 : 전원 배선
13, 16 : 확산층 형성 영역 20 : 배선 패턴
본 발명은 반도체 기억 장치에 관한 것으로, 특히 SRAM(Static Random Access Memory)의 주변 회로의 구조에 관한 것이다.
일반적으로 SRAM 등의 반도체 기억 장치는 메모리 셀 어레이 영역과 그것에 인접하는 디코더 회로, 비트 선 전위 공급 회로 등의 주변 회로로 구성되어 있다. 이들 주변 회로중, 메모리셀 어레이를 구성하는 비트 선 쌍을 동일 전위로 유지시키는 비트 선 평형화 회로와 비트 선 쌍에 전위를 공급하는 비트 선 전위 공급회로 등의 특정 주변 회로는 비트 선 쌍마다 설치할 필요가 있다. 따라서 이들 특정 주변 회로는 사각형 메모리 셀 어레이 영역의 한변을 따라, 즉 메모리 칩 주변부의 한변에 인접해서 배치되어 있다. 이들 특정 주변 회로를 구성하는 트랜지스터(FET, 이하 동일)의 게이튼 전극은 일반적으로 폴리실리콘 막으로 형성되어 있고, 그 패턴 밀도는 대단히 높게 되어 있다.
이와 같은 구성의 상기 특정 주변 회로를 포함하는 반도체 기억 장치에 있어서는, 배선이 메모리 셀 어레이 영역에서 다른 주변 회로에 걸쳐 소정 패턴에 의해 조밀하게 배치되어 있다. 그러나 주변 회로중 가장 외측에 배치되는 회로, 즉 메모리 칩의 가장 외주부에 배치되는 회로(일반적으로, 상기 비트선 전위 공급회로의 일부)는 배선이 별로 배치되어 있지 않는 메모리 칩의 외주부에 그 한변이 접하고 있다. 그 부분에서 배선 패턴의 밀도가 낮아져서 패턴의 규칙성이 혼란해진다.
형성 패턴의 규칙성이 이와 같이 혼란해진 영역 근방의 배선폭은 그 치수가 규칙성을 가지고 형성된 다른 영역의 배선에 비해, 설계 목표치보다도 커지는 경향이 있다는 것을 본 발명자들은 발견했다.
배선, 특히 트랜지스터의 게이트 전극이 되는 폴리실리콘의 배선폭이 설계 목표치보다 커지면 결과적으로 트랜지스터의 채널 길이가 설계 목표치보다도 길어진다. 예를 들면, 폴리실리콘의 배선폭의 설계 목표치가 0.8㎛인 경우, 상술한 원인에 의해 0.06㎛ 정도 배선폭이 굵어지고, 그 배선을 게이트 전극으로 하는 트랜지스터의 채널 길이가 그만큼 길어진다.
이와 같이 배선의 폭이 설계 목표치보다 굵어지는 이유의 하나는 후술되는 바와 같다. 배선의 형성 패턴의 규칙성이 혼란해지면, 폴리실리콘 막을 선택적으로 제거하기 위한 리소그래피(lithorgaphy) 공정, 즉 포토레지스트를 도포한 후 소정의 마스크 패턴으로 노광하는 공정에 있어서, 상기 규칙성이 혼란해진 장소가 빛의 회절의 영향을 받아서 노광 조건을 변화시켜 버린다. 즉, 선택적으로 남겨진 폴리실리콘 막의 폭이 설계 목표치보다도 커지는 방향으로 노광 조건이 변화한다. 상기와 같이, 배선의 폭이 설계 목표치보다 굵어지는 것은 메모리 칩의 가장 외주부에 배치되는 회로로, 일반적으로는 비트 선 전위 공급 회로의 일부이다.
전위 공급 회로를 구성하는 트랜지스터의 채널 길이가 길어지면 그만큼 트랜지스터의 상호 콘덕턴스가 저하해서 결과적으로 비트 선에 대한 전위 공급 능력의 저하를 초래한다.
비트 선에 대한 전위 공급 능력 저하는 신호 독취 또는 기입시의 비트 선의 전위 변화에 지연을 일으키기 때문에, 반도체 기억 장치의 독취, 기입 속도를 현저히 저하시킬 뿐 아니라 오동작을 발생시킨다.
따라서, 본 발명의 목적은 주변 회로를 형성하는 트랜지스터의 상호 콘덕턴스 저하를 방지하고, 기입, 독취 속도 저하나 오동작의 발생을 방지한 반도체 기억 장치를 제공하는 것이다.
본 발명의 반도체 기억 장치는 반도체 기판의 표면에 대략 사각형으로 형성된 메모리 셀 어레이 영역과, 이 메모리 셀 어레이 영역의 소정의 한변에 인접해서 배치되어 미리 정해진 제1 배선 패턴을 갖는 비트 선 평형화 회로와, 상기 메모리 셀 어레이 영역에서 보아 비트 선 평형화 회로의 외측에 배치되어 미리 정해진 제2 배선 패턴을 갖는 비트 선 전위 공급 회로와, 비트 선 전위 공급회로의 더욱 외측에 배치되어 상기 제1 배선 패턴과 실질적으로 유사한 패턴을 갖는 제1 더미(dummy) 배선 영역을 구비한다.
또 본 발명의 반도체 기억 장치는 상기 비트 선 전위 공급 회로의 각각 양단부에 각각 배치되어 상기 제2 배선 패턴을 구비하는 제2 더미 배선 영역을 함께 구비한다.
바람직하게는, 상기 제1, 제2 도미 배선 영역은 상기 비트 선 평형화 회로 및 비트 선 전원 공급 회로의 배선 패턴과 동일 제조 공정으로 형성된다.
이하, 본 발명의 목적, 특징 및 장점에 대하여 첨부된 도면을 참조하여 상세하게 설명한다.
제1도를 참조하면, 본 발명의 실시예의 반도체 기억 장치를 구성하는 반도체 칩(6)은 메모리 셀이 어레이 형태로 배치된 메모리 셀 어레이 영역(4)와, 워드선을 입력 어드레스에 따라 선택하는 행 디코더(5)와, 비트 선 쌍을 동(同)전위로 유지시키는 비트 선 평형화 회로(3)과, 비트 선 쌍에 전위를 공급하는 비트 선 전위 공급 회로(1 및 2)등을 포함한다(반도체 기억 장치는 주변 회로로서 다른 회로도 구비하고 있으나 설명의 편의상 다른 회로는 생략한다).
비트 선 평형화 회로(3) 및 비트 선 전위 공급 회로(1 및 2)는 메모리 셀 어레이 영역(4)를 구성하는 비트 선 쌍에 각각 접속되기 때문에, 메모리 셀 어레이 영역(4)에 인접해서 배치된다.
구체적으로는, 비트 선 평형화 회로(3)이 각각의 메모리 셀 어레이 영역(4)의 한변을 따라 배치되고, 비트 선 평형화 회로(3)의 메모리 셀 어레이 영역(4)에서 보아 외측에 비트 선 전위 공급 회로(1 및 2)가 배치된다.
또한, 메모리 셀 어레이 영역(4)에서 보아 비트 선 전위 공급 회로(1)의 외측에는 더미 배선 영역(7)이 설치되어 있다. 더미 배선 영역(7)은 후술되는 바와 같이 비트 선 평형화 회로(3)의 폴리실리콘 배선과 유사한 형상의 폴리실리콘 배선층으로 이루어진다.
다음에 제2도를 참조하면, 복수의 메모리 셀(MC)가 어레이 형태로 배치되어 메모리 셀 어레이 영역(4)를 형성하고 있다. 메모리 셀(MC)의 각각에는 1개의 워드 선(WL)과 2개의 비트 선 쌍(BLa, BLb)[제2도에서는 우단의 컬럼에 대한 비트 선 쌍(BLa, BLb)만 나타내고 있다]로 이루어지는 비트 선 쌍이 각각 접속되어 있다. 비트선 쌍의 수는 메모리 셀 어레이 영역(4)를 형성하는 메모리 셀의 컬럼 수와 대등하다. 이들 비트 선 쌍의 각각은 비트 선 평형화 회로(3) 및 비트 선 전위 공급 회로(1 및 2)에 각각 접속되어 있다.
비트 선 평형화 회로(3)은 소오스ㆍ드레인로(路)가 비트 선(BLa, BLb)에 접속되고, 게이트가 제어 신호()를 공급하는 배선(10)에 접속된 트랜지스터(MP 30)을 비트 선쌍의 수만큼 포함한다. 비트 선 전위 공급회로(1 및 2)는 소오스ㆍ드레인로가 전원단(Vcc)와 비트 선(BLa)에 접속되고, 게이트가 접지 전원에 접속된 복수의 트랜지스터(MP 10)과 소오스·드레인로가 전원단(Vcc)와 비트 선(BLb)에 접속되고, 게이트가 접지 전원에 접속된 복수의 트랜지스터(MP 20)의 쌍을 각각 구비해서 구성된다. 트랜지스터(MP 10과 MP 20)의 배치에는 칩 표면적의 제약이 있으므로, 제2도에 도시한 바와 같이 복수의 트랜지스터(MP 10)이 형성되는 영역을 비트 선 공급 회로(1), 복수의 트랜지스터(MP 20)이 형성되는 영역을 비트 선 공급 회로(2)로서 교대로 집어넣은 형태로 구성한다.
더미 배선 영역(7)은 상기와 같이 비트 선 전위 공급 회로(1)에 인접해서 더욱 외측에 배치된다.
반도체 기억 장치의 독출 동작시에는 행 디코더(5)에 의해 선택된 1개의 워드선(WL)이 활성화 된다. 그 워드 선(WL)에 접속되어 있는 복수의 메모리 셀(MC)의 기억 내용이 각각의 비트 선 쌍에 공급된다. 비트 선 쌍을 구성하는 비트 선(BLa와 BLb)중 어느 한쪽은 메모리 셀(MC)의 기억 내용에 따라 전원 전위보다도 저 전위로 되고, 다른쪽의 비트 선은 전원 전위 그대로 유지된다. 2개의 비트 선의 전위차를 감지 증폭기(도시하지 않음)로 증폭하여, 열 디코더(도시하지 않음)에 의해 선택된 한 개의 비트 선 쌍을 통해 출력회로(도시하지 않음)로 송출함으로써 한 개의 기억 내용에 대한 독출 동작을 종료한다. 그리고 다음 독출전의 제어 신호()를 활성 레벨로 함으로써, 비트 선(BLa와 BLb)가 전기적으로 접속되고, 또 비트 선 전위 공급 회로(1 및 2)에 의해 비트 선(BLa 및 BLb)는 모두 전원전위를 회복한다.
이와 같이, 비트 선 전위공급 회로(1 및 2)와 비트 선 평형화 회로(3)에 의해 비트 선 쌍을 구성하는 2개의 비트 선의 전위를 모두 전원 전위로 회복시킨 후 다음에 독출 동작이 행해진다.
제3도는 제2도에 도시한 반도체 기억 장치의 비트 선 전위 공급 회로(1 및 2)와 비트 선 평형화 회로(3) 및 더미 배선 영역(7)을 도시한 평면도이다. 제2도와 동일 구성 부분에는 동일 부호를 붙인다.
트랜지스터(MP 10)은 확산층 형성 영역(13)내에 형성되고, 폴리실리콘 층(8a)로 이루어지는 게이트 전극은 폴리실리콘 배선(8b)와 일체로 형성되며, 소오스 영역은 알루미늄 막으로 이루어지는 비트 선(BLa)에 복수의 접촉 구멍(12a-1)을 통해서 접속되고, 드레인 영역은 알루미늄 막으로 이루어지는 전원 배선(11)에 복수의 접촉 구멍(12b)를 통해서 접속되어 있다.
비트 선 전위 공급 회로(2)를 구성하는 트랜지스터(MP 20)도 확산층 형성 영역(13)내에 형성되고, 폴리실리콘 층(9a)로 이루어지는 게이트 전극은 폴리실리콘 배선(9b)와 일체로 형성되며, 소오스 영역은 복수의 접촉 구멍(12a-2)를 통해 알루미늄 막으로 이루어지는 비트 선(BLa)에 접속되며, 드레인 영역은 트랜지스터(MP 10)과 공통인 드레인 영역에 의해 형성되어 복수의 접촉 구멍(12b)를 통해 알루미늄 막으로 이루어지는 전원 배선(11)에 접속되어 있다.
비트 선 평형화 회로(3)을 구성하는 트랜지스터(MP 30)은 확산층 형성 영역(16)내에 형성되고, 그의 게이트 전극은 3개의 폴리실리콘 배선(10)으로 이루어지며, 소오스 및 드레인 영역이 접촉 구멍(15)를 통해 비트 선(BLa 및 BLb)에 각각 접속되어 있다.
더미 배선 영역(7)은 폴리실리콘 배선(10)과 동일 갯수, 배선폭 및 피치의 폴리실리콘 배선(20)으로 구성되고, 비트 선 전위 공급 회로(2)와 비트 선 평형화 회로(3) 사이의 거리와 동일한 거리만큼 비트 선 공급 회로(1)에서 떨어져 배치되어 있다.
다음에, 본 실시예의 제조 공정에 대해서 설명한다. 반도체 기판 표면을 선택적으로 산화해서 메모리 셀 어레이 영역(4), 확산층 형성 영역(13 및 16) 등을 구획한다. 다음에 확산층 형성 영역(13 및 16)등에 게이트 산화막을 형성하여 인을 도프한 두께가 350-400nm의 폴리실리콘 막을 피착한다. 다음에 포지티브형의 포토레지스트 막을 피착하여 포토마스크 상의 패턴을 포토레지스트 막에 전사한다. 이 공정에 의해 비트 선 전위 공급 회로(1)의 게이트 전극(8a) 및 폴리실리콘 배선(8b), 비트 선 전위 공급 회로(2)의 게이트 전극(9a) 및 폴리실리콘 배선(9b), 비트 선 평형화 회로(3)의 게이트 전극(10) 등과 함께 더미 배선 영역(7)도 동시에 형성된다.
소정의 패턴이 전사된 포토레지스트 막을 마스크하여 플라즈마 에칭에 의해 폴리실리콘 막을 패터닝해서 게이트 전극(8a 및 9a), 폴리실리콘 배선(8b 및 9b) 및 더미 배선 영역(7)을 형성한다.
제4도에 동일 공정으로 형성되는 폴리실리콘 막의 배선 패턴을 도시한다. 제4도에 도시한 것처럼 더미 배선 영역(7)을 설치함으로써, 게이트 전극(8a 및 9a) 및 폴리실리콘 배선(8b 및 9b)의 패턴을 중심으로해서 반도체 칩(6)의 외측 및 내측에 각각 배선폭, 피치가 동일한 3개의 배선(10 및 20)의 패턴이 형성된다.
이와 같이 구성함으로써, 게이트 전극(8a 및 9a), 폴리실리콘 배선(8b 및 9b) 및 더미 배선 영역(7)을 게이트 전극(8a 및 9a)의 중심을 통하는 선(제4도의 CL)에 대해 대칭인 패턴형으로 형성할 수 있다.
다음에 게이트 전극(8a) 및 폴리실리콘 배선(8b)를 마스크하여 확산층 형성 영역(13 및 16)에 이온을 주입해서 소오스, 드레인 영역을 형성하여 트랜지스터(MP 10, MP 20 및 MP 30)을 형성한다.
층간 절연막의 퇴적, 접촉 구멍(12, 13 및 14)를 형성한 후, 알루미늄 막을 피착해서 전원 배선(11) 및 비트선(BLa 및 BLb)를 형성한다.
이상의 공정에 의해 본 실시예에 따른 반도체 기억 장치가 형성된다.
제5도를 참조하면, 제4도의 우단, 즉 칩 단의 게이트 전극(8a-1)을 1로 해서 왼쪽으로 헤아린 게이트(8a)의 번호를 횡축으로 취하고, 각 번호의 게이트 전극(8a)의 게이트 폭(L)을 종축으로 취한 그래프에 있어서, 본 실시예에 의해 얻어진 비트 선 전위 공급 회로(1)의 트랜지스터(MP 10)의 게이트 전극의 폭(L)의 값이 흑점으로, 종래 기술에 의한 게이트 전극의 폭(L)의 값이 X로 각각 도시되어 있다. 또한, 본 실시예는 게이트 전극(8a)의 폭(L)을 0.8㎛(제5도의 A)로 하고, 동전극(8a)의 피치를 5㎛로 했다.
제5도에 명백하게 도시한 바와 같이, 종래 기술에 의한 반도체 기억 장치의 상기 게이트 전극의 폭이 설계 목표치(0.8㎛)를 0.05㎛에서 0.06㎛ 정도 상회하는데 비해, 본 실시예에 있어서는 양자의 차가 0.03㎛ 이하에 머무르고 있다. 이와 같이 게이트 전극의 폭이 설계 목표치보다도 커지는 것을 방지할 수 있게 된 이유는 게이트 전극(8a 및 9a) 및 폴리실리콘 배선(8b 및 9b)를 포함하는 폴리실리콘층의 형성 패턴이 터미 배선 영역(7)에 의해 대칭성을 갖기 때문에(제4도 참조), 폴리실리콘 층을 형성하기 위한 마스크 패턴 노광시에 광의 회절로 인한 상기 불균일이 생기지 않기 때문이다.
게이트 전극의 폭이 커져서 결과적으로 채널 길이가 길어지면 트랜지스터의 상호 콘덕팅스가 저하하는 것은 상기와 같다.
트랜지스터의 상호 콘덕턴스 저하의 악영향을 보다 정량적으로 나타내기 위해, 횡축에 시간(t)를, 종축에 비트 선의 전위 독출 출력을 취해서 도시한 제6도를 참조하면, 비트 선 전위 공급 회로를 구성하는 트랜지스터(MP 10)의 상호 콘덕턴스 저하는 비트 선의 전위 변화가 실선[(1)a]에서 점선[(1)b]로 변화해서 지연을 일으키기 때문에, 반도체 기억 장치의 독출 출력의 개시에도 실선[(2)a]에서 점선[(2)b]로의 지연(상기 종래예에서는 약 2에서 3 nsec)를 일으킨다. 이러한 문제는 본 실시예에 의해 해소된다.
상기 실시예에 있어서, 더미 배선 영역(7)의 배선 패턴(20)은 폴리실리콘 패턴(10)과 유사한 형상, 즉 스트라이프(stripe)의 갯수, 폭 및 피치를 거의 동일하게 구성한 폴리실리콘 배선으로서 설명했으나, 배선 패턴(20)의 배선폭, 피치폭 등의 값은 배선(10)과 엄밀이 동일할 필요는 없고, 상기 대칭성을 실질적으로 유지하면 된다.
제1 실시예가 개량의 대상으로 한 메모리 칩 주변부에 배치되는 비트 선 전위 공급 회로(1)의 폴리실리콘 배선층의 폭이 증대와는 별도로, 이들 폴리실리콘 배선층의 배선 패턴의 각각 양단부에서 배선의 폭이 증대하는 것을 본 발명의 발명자는 관찰했다. 제 2실시예는 이러한 문제의 해결책을 제공한다.
보다 상세히 서술하면, 상기 폴리실리콘 배선층의 폭의 증대는 메모리 셀 어레이 영역에서 보다 메모리 칩의 주변부에 가까운 비트 선 전위 공급 회로(1 및 2)에 발생할 뿐아니라, 비트 선 전위 공급 회로(1 및 2)의 폴리실리콘 배선의 패턴 각각의 길이 방향 단부에서 마찬가지로 발견되므로 이것에 대처하기 위해 제2실시예에서는 비트 선 전위 공급 회로(1 및 2)의 각각의 양단부에 더미 배선 영역(17)을 설치한다(제7도 참조). 또 제2실시예에 있어서, 더미 배선 영역(17) 이외의 다른 구성 요소는 제1 실시예와 동일하므로 제7도에서는 그들 구성 요소를 동일 참조 부호로 표시하고 설명은 생략한다.
제8도는 제7도의 반도체 기억 장치의 비트 선 전위 공급 회로(1 및 2), 비트선 평형화 회로(3) 및 더미 배선 영역(17)을 도시한 평면도이다.
비트 선 전위 공급 회로(1 및 2)를 구성하는 트랜지스터(MP 10 및 MP 20) 및 비트 선 평형화 회로(3)을 구성하는 트랜지스터(MP 30)의 패턴 구성은 제3도와 동일하다.
더미 배선 영역(17)은 비트 선 전위 공급 회로(1 및 2)를 구성하는 폴리실리콘 층으로 이루어지는 게이트 전극(8a), 폴리실리콘 배선(8b)의 패턴 구성과 동일 패턴에 의해 구성되어 비트 선 공급 회로(1 및 2)의 양단부에 설치되어 있다. 이 패턴 구성에서 폴리실리콘 배선 패턴만을 취출해서 도시한 제9도에서 밝힌 것처럼 회로(1 및 2)의 단부의 폴리실리콘 층(8a 및 8b)의 패턴과 일체로 폴리실리콘 배선층(18a 및 18b)가 설치된다. 본 실시예에서는 더미 배선 영역(17)이 두개의 폴리실리콘 배선(18a)와 이들 배선(18a)에 접속된 배선(18b)로 구성된다.
제5도와 동일한 물리량을 동일 눈금으로 종축 및 횡축을 취해서 제10도의 그래프에 도시한 것처럼, 본 실시예에 따른 비트 선 전위 공급 회로(1 및 2)의 더미 배선 영역(17)의 효과는 종래 기술에 의한 경우(X로 표시)에 비해 우수하다. 또 이 그래프는 제5도와 마찬가지로 게이트 전극(8a)의 폭을 0.8㎛(제10도의 A)로 하고, 게이트 전극(8a)사이 피치를 5㎛로 하고 있다.
제10도에 명백하게 도시한 바와 같이, 폴리실리콘 배선의 폭(L)은 패턴단(제7도의 회로 패턴의 우단)에서 2번째, 즉 더미 배선 영역(17)의 2개의 배선(18a-2)까지는 설계 목표치에 대해 크게 되어 있으나, 3번째 이후의 폴리실리콘 배선, 즉 게이트 전극(8a-1 및 8a-2)에서는 설계 목표치와 그다지 차이가 없다.
따라서 본 실시예는 비트 선 전위 공급 회로(1 및 2)를 구성하는 트랜지스터의 게이트 전극의 폭의 증대를 억제하고, 트랜지스터의 상호 콘덕턴스의 저하를 방지한다.
본 실시예는 더미 배선 영역(17)을 2개의 폴리실리콘 배선(18b)로 구성하고 있으나, 폴리실리콘 배선(18b)를 3개 이상으로 하면 게이트 전극(8a) 및 배선(8b)의 폭과 설계 목표치와의 차는 한층 작아진다.
또 비트 선 평형화 회로(3)을 구성하는 트랜지스터(MP 30)의 게이트 전극(10)도 제8도에서 더미 배선 영역(17)의 하측까지 연장함으로써, 또한 게이트 전극(8a), 폴리실리콘 배선층(8b 및 10)의 설계 목표치에 대한 오차를 억제할 수 있게 된다.
본 실시예에 있어서도, 제1실시예와 마찬가지로 더미 배선 영역(17)을 구성하는 배선(18a 및 18b)의 배선폭, 피치폭 등의 값이 엄밀하게 게이트 전극(8a), 배선(8b)와 동일할 필요없이 이들 전극(8a), 배선(8b)와 더미 배선 영역(17)의 배선(18a 및 18b)의 패턴이 거의 유사하면 상기 효과가 얻어진다.
상기 제2실시예를 제1실시예와 병행 실시함으로써 비트 선 전위 공급 회로(1 및 2)의 메모리 셀 영역에서 보아 제3도 또는 제8도의 상하 및 좌우의 양 방향에 있어서 트랜지스터 게이트 폭의 불균일을 해소할 수 있게 되고, 기입, 독출 속도의 저하나 오동작을 방지하는 효과가 있다.
또 상기 제1 및 제2실시예에서는 트랜지스터의 게이트 전극을 폴리실리콘으로 구성한 경우에 대해 설명했으나 이들 게이트 전극이 알루미늄 등의 다른 재료로 구성되는 경우도 본 발명이 동일하게 적용 가능함은 물론이다.
또 본 발명은 제1 및 제2실시예가 구성하는 SRAM에 한정되지 않고, DRAM(Dynamic RAM), 마스크 ROM, PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically Erasable PROM)등에도 마찬가지로 적용 가능하다.
본 발명은 양호한 실시예에 대하여 상세하게 설명하였지만, 본 발명을 제한하고자 하는 것은 아니며, 본 분야에 숙련된 기술자들이라면 본 발명의 원리 및 범위를 벗어나지 않고서 여러가지로 본 발명을 변형시킬 수 있다. 그러므로, 본 발명은 첨부된 특허 청구 범위내에서만 제한된다.

Claims (4)

  1. 반도체 기판의 표면 상에 대략 사각형으로 형성된 메모리 셀 어레이 영역, 상기 메모리 셀 어레이 영역의 소정의 한변에 인접해서 배치되어 제1회로 레이아웃 패턴을 갖는 비트 선 평형화 회로, 상기 메모리 셀 어레이 영역에서 보아 상기 비트 선 평형화 회로의 외측에 배치되어 제2회로 레이아웃 패턴을 갖는 비트 선 전위 공급 회로 및 상기 비트 선 공급 회로의 더욱 외측에 배치되어 상기 제1레이아웃 패턴과 실질적으로 동일한 회로 레이아웃 패턴을 갖는 제1더미 배선 영역을 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 반도체 기판의 표면에 대략 사각형으로 형성된 메모리 셀 어레이 영역, 상기 메모리 셀 어레이 영역의 소정의 한변에 인접해서 배치되어 제1회로 레이아웃 패턴을 갖는 비트 선 평형화 회로, 상기 메모리 셀 어레이 영역에서 보아 상기 비트 선 평형화 회로의 외측에 배치되어 제2회로 레이아웃 패턴을 갖는 비트 선 전위 공급 회로 및 비트 선 전위 공급 회로의 양단부에 각각 배치되어 각각이 상기 제2회로 레이아웃 패턴과 실질적으로 동일한 레이아웃 패턴을 갖는 제2더미 배선 영역을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1더미 배선 영역이 상기 비트 선 전위 공급회로의 소정 배선과 동일한 제조공정으로 설치된 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 비트 선 전위 공급 회로의 소정 배선이 폴리실리콘 막인 것을 특징으로 하는 반도체 기억 장치.
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