JP2007129026A - 半導体装置および配線パターン形成方法、マスク配線データ発生方法 - Google Patents

Abstract

【課題】複数の０．１μｍ以下の微細配線で構成されたマクロ領域と、このマクロ回路内の微細配線と同一配線層で接続された大面積の配線部とからなるパターンのフォトリソグラフィプロセスにおいて、マクロ領域と大面積配線部とに共通する露光条件が確保できなかった。
【解決手段】引き出し配線１０２は、ＴＥＧ領域１０１内の１本のＭ１配線１０３と同一配線層で接続されている。引き出し配線１０２は、引き出し配線の外周部のみを配線が周回するような配線１１０で構成されている。
【選択図】図１

Description

本発明は、２層以上の配線層を有する半導体装置および配線パターンの形成方法、マスク配線データ発生方法に関する。特に、０．１μｍ幅以下の複数の微細配線が密集する領域とこの領域における所定の微細配線と同一配線層で接続された当該微細配線よりも外形寸法の大きい配線部とからなるパターンを有する半導体装置に関する。

本発明の背景技術について、一般的な半導体装置のプロセス評価用テストパターンを例にとって述べる（非特許文献１参照）。図７に一般的なプロセス評価用テストブロックの全体のレイアウトを示す。テストブロックの、横幅７０１と縦幅７０２の最大値は、リソグラフィー装置のフィールドサイズで定義されていることが一般的である。プロセス評価用テストブロックはサブチップ７０３と呼ばれる評価ブロックの集合体で構成されている。各サブチップ７０３のサイズはテストブロック内部では、同一で構成されている。理由は、測定用プログラムにおいて、測定用針の配置および移動が同一になることにより、プログラムの共有や測定用針の共用ができるからである。

配線プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション（Electro migration）評価パターン、リーク測定パターンなどがある。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。図８に配線プロセス評価用のテストパターンの一部を示す。図８に示すように、このテストパターンは、ＴＥＧ（Test Element Group）領域８０１と呼ばれるプロセス評価用ブロックと、電気測定用針を接触させる配線電極を含む領域であるパッド部８０２とを有する。このパッド部８０２の配線電極には全体的にビア８０３も存在している。ＴＥＧ領域８０１のマクロ回路（以下、ＴＥＧマクロと呼ぶ）とパッド部８０２の配線電極とは、引き出し配線８０４と呼ばれる配線で繋がっている。ＴＥＧマクロと引き出し配線８０４との距離８０５は２μｍ程度、ＴＥＧマクロとパッド部８０２との距離８０６は５０μｍ程度離れている。

図９にマスク配線幅（ＣＤ）の配線ピッチ依存性を示す。フォトリソログラフィーにおいて、孤立配線部は露光強度が低下する問題を有する。このため、図９のように配線ピッチが広がると配線幅（ＣＤ）が細る傾向がある。この問題を回避するために、孤立配線は密なパターンから孤立状態になる段階において、階段状に幅を太くした配線を使うことが一般的である。この事例について、図１０を用いて説明する。

図１０に、ビアチェーン評価用テストパターンにおけるＴＥＧ領域と引き出し配線の拡大平面図を示す。ビアチェーン評価ＴＥＧ領域１００１から外側に、図示しないパッド部との電気的接続を行うための引き出し配線１００２が配置されている。ＴＥＧ領域１００１に形成されたビアチェーン部はＭ１配線（第１層配線）１００３とＭ２配線（第２層配線）１００４が上下交互に配置され、これらの配線をビア１００５で接続する２層配線構造である。引き出し配線１００２はＴＥＧ領域１００１の１本のＭ１配線１００３と同一配線層で接続されている。ＴＥＧ領域１００１のＭ１配線１００３は引き出し配線１００２に繋がる段階で、符号１００６で示すように配線幅が段階的に太く形成されている。この太い配線部分１００６とＴＥＧ領域１００１との間の接続距離を符号１００７で示している。

続いて、一般的な２層配線を形成するためのプロセスを説明する。図１１は、主要な工程の断面図である。

まず、ＣＶＤ法等によりシリコン基板１１０１上にシリコン酸化膜等からなる第１層間絶縁膜１１０２を形成する（図１１（ａ））。その後、この第１層間絶縁膜１１０２上に第１のフォトリソグラフィー用レジスト１１０３を形成し、該レジストを第１のフォトリソグラフィー法によりパターニングする（図１１（ｂ））。さらに、このレジストパターンをドライエッチング技術により第１層間絶縁膜１１０２に転写した後、レジスト１１０３を除去することにより、所望の位置に配線用溝１１０４を形成する（図１１（ｃ））。

次に、配線用溝１１０４を含む第１層間絶縁膜１１０２の全面に、ＣＶＤ法等により銅、アルミニウム等の導体膜１１０５を成膜した後（図１１（ｄ））、ＣＭＰにより導体膜１１０５の表面を平坦化する。この結果、第１層間絶縁膜１１０２の所望位置に第１配線１１０６がダマシン配線構造で形成される（図１１（ｅ））。

次に、一般的なＣＰＵロジック回路における従来の形態について述べる。ある孤立した回路ブロックから、電気的に密集した回路ブロックへの接続配線の構造は、プロセス評価用のＴＥＧの引き出し配線ばかりでなく、製品においても類似した構造が使われるので、この従来例について述べる。

製品では、Ｉ／Ｏブロック、ＲＡＭブロック、ロジックブロック、ＰＬＬブロックの４つのマクロからなる。図１２にその概要を示す。

図１２において、Ｉ／Ｏブロック１２０１は１μｍ以上の配線幅の配線のみで構成されるエリアである。基本的には細い配線のニーズはまったくない。大電流許容量の限界が決まるエリアで、配線幅とビア径の最大値はこのエリアで決まる。一般的にパッドブロックに対して、１つの出力配線と１つの入力配線が存在している。

ＲＡＭブロック１２０２は、一般的に１メガバイト程度を実装している。この配線は、スピードよりも微細化が優先されており、もっとも細い配線のニーズがある。幅広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤの配線が配置されている。

高性能ロジックブロック１２０３はドライブ能力を要求するセルで、電源配線が強化されているブロックである。基本的にはゲートアレーのスタンダードセル構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。ＰＬＬに比較して、マクロ回路同士の接続は、複数存在しているのが一般的である。

ＰＬＬブロック１２０４は電源やＧＮＤおよび、容量素子の安定動作が優先されるため、配線密度はゆるいものの、配線幅はＩ／Ｏ領域に続いて広いことが一般的である。ＰＬＬは外部発信機からの信号入力を４倍または５倍などに増幅して、各マクロにクロックツリーを構成している。このクロック入力部とクロック出力部分がマクロ回路からの引き出し配線となっている。基本的に２つの入出力配線しか存在しない。

この一般的な配線配置構造において、２つのロジック部のブロック接続構造を図１３を用いて説明する。

図１３において、符号１３０１は第１のロジック領域（マクロ回路領域）を、符号１３０２は第２のロジック領域（マクロ回路領域）を、符号１３０３はマクロ回路の間の領域を示している。マクロ内部には電源線１３０４とＧＮＤ線１３０５が配置されている。マクロ内における電源線１３０４とＧＮＤ線１３０５の間には、信号線１３０６が配置されている。さらに、この信号線１３０６がマクロ同士を繋いでいる。符号１３０７はこの信号配線の接続領域を示している。マクロ同士の配線が同一配線層で接続されることもあれば、異なる配線層で接続されることもある。

図１４に信号配線の接続領域１３０７の拡大図を示す。図１４において、符号１４０１はマクロ領域、符号１４０２はマクロ同士の境界領域を示している。信号用の引き出し配線１４０３は境界領域１４０２からマクロ領域１４０１に接続されている。マクロ領域１４０１の内部には電源線１４０４とＧＮＤ線１４０５が存在する。電源線１４０４とＧＮＤ線１４０５の間には局部的に信号配線１４０６が存在し、その内の１本が引き出し配線１４０３に接続されている。マクロ回路における最小寸法配線にはこのような信号配線１４０６が使用されているのが一般的である。
株式会社半導体先端テクノロジーズ、"２００３年先端プロセス技術，バックエンドプロセス，項目「５．２００ｎｍピッチ２層Ｃｕ配線ＴＥＧおよびモジュール結果」"、［online］、［平成１７年１０月２６日検索］、インターネット＜URL : http://www.selete.co.jp/SeleteHPJ1/j_html/research/main034.html＞

一般的に配線データ率が最も高い配線が使用されるのは、配線プロセス評価用のテストパターンの場合は、引き出し配線およびパッドなどのパッド用配線である。一般的な製品では電源配線もしくは、Ｉ／Ｏブロックなどである。この領域において、配線データ率の低下は、ビア個数の低下につながり、信頼性を律促させるビア個数が低下して製品スペックを下げることになる。一方、同一配線層での微細配線プロセスにおいて、配線幅が広い配線部分や配線データ率が大きい領域が存在することがプロセス上の大きな障害になっている。例えば、配線幅が広い配線は露光時間が短くて済む一方で、微細配線の露光時間は時間的に長い。露光時間の長時間化により、大面積の配線とこれに隣接する微細配線との間隔は細りが生じる。つまり、マスク開口面積に応じて最適な露光量が異なることにより、同一配線層のパターン全体に対してフォトリソグラフィーのプロセスマージンが確保できない問題を有していた。

本発明の目的は、上述した従来技術の問題を生じないようにした構造の半導体装置およびパターン形成方法を提供することである。

本発明の半導体装置は、複数の微細配線が密集する第１の配線領域と、この第１の配線領域における所定の微細配線に同一配線層で接続された当該微細配線よりも外形寸法の大きい配線が存在する第２の配線領域と、を有し、第２の配線領域の配線がこの配線外周部のみを周回する周回配線で構成されたものである。この構造は上記の微細配線の配線幅が０．１μｍ以下である場合に特に有効である。さらに、第２の配線領域の配線データ率が第１の配線領域の配線データ率の２倍を基本データ率として５０％以下に制限されている必要がある。このような構造にすれば、第１の配線領域と第２の配線領域とのフォトリソグラフィプロセスマージンの両立が可能になる。

また、周回配線にビアを形成する場合、該ビアは、周回配線に沿って長く連続して形成されていることが好ましい。このような構造は、電流密度が大きく必要なデバイス機能部分に特に有効である。

さらに、本発明は、既存の配線データの外周部のみを残して周回配線を形成する方法と、既存のマスク配線データに対し配線外周部のデータを残しつつ配線内部のデータを削除したマスク配線データを発生させる方法とを提案する。

本発明によれば、複数の微細配線が密集する領域とこの領域における所定の微細配線と同一配線層で接続された当該微細配線よりも外形寸法の大きい配線部とからなるパターンのフォトリソグラフィープロセスにおいて、パターン全体に共通する最適な露光条件を確保することができる。

以下、本発明の実施の形態について図面を参照して説明する。

（第１の実施例）
本実施例では、配線抵抗などの電気評価に用いられる引き出し配線に関して、データ率を低下できる方法を示す。配線プロセス評価用のテストパターンの場合は、一般的に配線データ率が最も高い配線が使用されるのは、パッド用配線である。この配線領域において、配線データ率の低下は、ビア個数の低下につながり、信頼性を律促させるビア個数が低下して製品スペックを下げることになる。一方、微細配線プロセスにおいて、配線幅が広い配線部分や配線データ率が大きい領域が存在することがプロセス上の大きな障害になっている。そこで、本実施例では、同一配線層のパターン全部に共通する露光条件を確保できるように、従来の設計データに基づいて、効果的に配線データ率を低減する方法を提案する。

図１は第１の実施例としてＴＥＧ領域とこのＴＥＧからパッドへ延びる引き出し配線との拡大平面図を示す。

テストパターンは、マクロ回路領域に相当するビアチェーン評価ＴＥＧ領域１０１と、図示しないパッドへの電気的接続を行うための引き出し配線１０２とで構成されている。ＴＥＧ領域１０１に形成されたビアチェーン部はＭ１配線（第１層配線）１０３とＭ２配線（第２層配線）１０４が上下交互に配置され、これらの配線をビア１０５で接続する構造である。ここでＭ１配線１０３およびＭ２配線１０４の幅はいずれも７０ｎｍで最小配線幅１０６である。ビアチェーンは配線ピッチ１０７で配置されている。ＴＥＧ領域１０１の外側の孤立した引き出し配線１０２の全体幅１０８は０．３μｍである。引き出し配線１０２は、ＴＥＧ領域１０１内の１本のＭ１配線１０３と同一配線層で接続されている。なお、引き出し配線１０２の部分とＴＥＧ領域１０１との間の接続距離を符号１０９で示している。

引き出し配線１０２は、従来の引き出し配線の外周部のみを配線が周回するような配線（以下、周回配線と呼ぶ。）１１０で構成されている。引き出し配線１０２に対してビアを形成する場合は周回配線１１０の部分に形成される。

本実施例の効果について述べる。

引き出し配線に関して、外周部分の配線データを残しながら、配線内部のデータを削除することにより、同一配線層におけるＴＥＧマクロと引き出し配線との繋ぎ配線部に対して外形形状の設計変更を行わずに、配線データ率を低減することができる。周回配線の配線幅を変えることにより、適切なプロセスマージンが確保されると共に、従来の設計データを使いながら配線データ率を低減できるメリットを有する。特に、ＴＥＧマクロと引き出し配線との接続領域において従来は段階的に幅を変えた配線を用いていたが、本発明によれば、このような配線を用いずに単純な長方形の組み合わせでデータを作ることができる。これにより、データ量を低減できるのみならず、引き出し配線とＴＥＧマクロとの間隔を接近させることができ、集積度向上のメリットも有する。

ここで、周回配線の配線幅と、引き出し配線とＴＥＧマクロの間隔との相関を図２（Ａ）を用いて説明する。この図から分かるように、周回配線の配線幅を狭くするほど、引き出し配線とＴＥＧマクロの間隔を狭くすることができる。例えば、周回配線の配線幅が０．１５μｍの場合で間隔を０．２μｍ程度まで、０．１２μｍの場合で間隔を０．１５μｍまで近付けることができる。

（第２の実施例）
本実施例は、配線プロセス評価に用いられる電気測定用針を接触させる正方形パッドに対してデータ率を低減する事例である。

図３は第２の実施例としてＴＥＧ領域とこのＴＥＧからの引き出し配線に接続されたパッドとの拡大平面図を示す。

テストパターンは、ビアチェーン評価ＴＥＧ領域２０１と、電気測定用針を接触させるパッド部２０２と、ＴＥＧ領域２０１内の配線とパッド部２０２との電気的接続を行うための引き出し配線２０３とで構成されている。ＴＥＧ領域２０１に形成されたビアチェーン部はＭ１配線（第１層配線）２０４とＭ２配線（第２層配線）２０５が上下交互に配置され、これらの配線をビア（Ｖ１）２０６で接続する構造である。ここでＭ１配線２０４およびＭ２配線２０５の幅はいずれも７０ｎｍで最小配線幅２０７である。ビアチェーンは配線ピッチ２０８で配置されている。

ＴＥＧ領域２０１の外側の引き出し配線２０３は、ＴＥＧ領域２０１内の所定のＭ１配線２０５と同一配線層で接続されている。引き出し配線２０３は、第１の実施例と同様に周回配線で構成されている。

パッド部２０２の領域では、パッド部２０２の外周のみを配線が周回するような配線（以下、周回配線と呼ぶ）２０９が形成されている。周回配線２０９は、Ｍ１配線２０４および引き出し配線２０３と同じ配線層において形成されており、引き出し配線２０３に繋がっている。さらに、周回配線２０９上に、複数のパッド用ビア（Ｖ１）２１０が周回配線２０９に沿って配置されている。

図示していないが、複数のパッド用ビア（Ｖ１）２１０上にはＭ２配線が周回配線２０９と同じ形で配置され、このＭ２配線上には複数のパッド用ビア（Ｖ２）がビア（Ｖ１）２１０と同一形状で配置されている。そして、複数のパッド用ビア（Ｖ２）上に、１００μｍの正方形のＭ３配線（第３層配線）が配置されている。このＭ３配線が、電気測定用針を接触できるパッドとして機能する。

なお、パッド部２０２とＴＥＧ領域２０１との間の接続距離を符号２１１で示している。

次に、本実施例の効果を説明する。

第１の実施例では、引き出し配線とＴＥＧマクロとの距離を狭くできるメリットがあった。これに対し、本実施例はパッド部とＴＥＧマクロとの距離が短縮できる。この結果、パッド密度が増加できて、プロセス評価用ＴＥＧの搭載量を増加させられる。つまり、プロセス評価に必要なＴＥＧのエリアを効率良く配置することができる。

図２（Ｂ）に、パッド部における周回配線幅と、パッド部とＴＥＧマクロとの距離との相関を示す。但し、パッドが１００μｍの正方形であった場合である。この図から分かるように、周回配線の配線幅が１μｍであっても、ＴＥＧマクロからパッド部までの距離は０．５μｍまで接近させることができる。これは、図８の従来例においてＴＥＧマクロとパッド部との距離８０６が５０μｍ程度であったことと比較して、大幅に間隔を近付けることができることを示している。

さらに、効果の詳細を記載する。図４はデバイス構成要素のデータ率のばらつきを本実施例と従来例で比較したグラフである。従来のプロセス評価用パターンでは、パッドとＴＥＧマクロと引き出し配線の各データ率が大きくばらついており、最大で６０％程度の差が存在していた。しかし、本実施例のようにパッドや引き出し配線を周回配線で構成することにより、パッドおよび引き出し配線のデータ率を大幅に減少させられるため、データ率のばらつきが２０％程度以下に低減できる。また、図４から、本実施例の引き出し配線とパッドのいずれのデータ率も、デバイス領域のデータ率の２倍を基本データ率として５０％以下に制限されていることが理解できる。

図５に、データ率のばらつきと、フォトリソグラフィーのプロセスマージンとの相関を示す。この図において、ＴＥＧマクロが幅０．１μｍ以下の複数の微小配線で構成されている場合、データ率のばらつきが５０％以上存在すると、パッド領域と複数の微小配線が密集するＴＥＧマクロとのプロセスマージンの両立が不可能になることが分かる。したがって、本実施例のような周回配線をパッドや引き出し配線に適用してこれらのデータ率を低減することがプロセスマージンの拡大に効果的である。

（第３の実施例）
本実施例では、製品における実施状態を図６を用いて説明する。図６において、符号３０１はマクロ領域、符号３０２はマクロ同士の境界領域を示している。信号用の引き出し配線３０３は境界領域３０２からマクロ領域３０１に接続されている。マクロ領域３０１の内部には電源線３０４とＧＮＤ線３０５が存在する。電源線３０４とＧＮＤ線３０５の間には局部的に信号配線３０６が存在し、その内の１本が引き出し配線３０３に接続されている。マクロ回路における最小寸法配線にはこのような信号配線３０６が使用されているのが一般的である。

ここで、引き出し配線３０３は、引き出し配線の外周部のみに沿って周回する配線３０７で構成されている。また、周回する配線３０７上には、上層の配線（不図示）と接続するためのビア３０８が配線３０７に沿って長く連続して形成されている。つまり、ビア３０８は周回する配線３０７の形状と同じように形成されている。なお、図ではビア３０８の幅は配線３０７の幅より狭くしているが、同一でもよい。

本実施例の効果について述べる。

本実施例では、製品においても引き出し配線に周回配線を適用できることを示しているだけでなく、さらに、ビアを配線のように形成することにより、ビア抵抗を低減できる効果を有する。このようなビア（以下、スリットビアと呼ぶ）は、Ｉ／Ｏブロックで電流密度が大きく必要なデバイス機能部分に特に有効である。また、スリットビアの幅を配線幅と同一にすることにより、銅配線の実質的な体積を確保することは、微細配線による配線幅減少を補間することができるので、信頼性向上や電圧変動安定化には欠かせない技術となる。

本発明の第１の実施例としてＴＥＧ領域とこのＴＥＧからパッドへ延びる引き出し配線とを示す拡大平面図である。 （Ａ）は引き出し配線領域における周回配線幅と、引き出し配線とマクロの間の距離との相関を示すグラフであり、（Ｂ）はパッド部における周回配線幅と、パッド部とマクロの間の距離との相関を示すグラフである。 本発明の第２の実施例としてＴＥＧ領域とこのＴＥＧからの引き出し配線に接続されたパッドとを示す拡大平面図である。 デバイス構成要素のデータ率のばらつきを第２の実施例と従来例で比較したグラフである。 デバイス構成要素のデータ率のばらつきと、フォトリソグラフィーのプロセスマージンとの相関を示すグラフである。 本発明の製品への適用例であり、信号配線の接続領域を示す拡大図である。 一般的なプロセス評価用テストチップレイアウトの全体図である。 ＴＥＧ領域と電極パッドとの接続領域の拡大図である。 配線幅（ＣＤ）と配線ピッチの相関を示すグラフである。 従来のビアチェーン評価用テストパターンにおけるＴＥＧ領域と引き出し配線とを示す拡大平面図である。 一般的な２層配線の製造プロセスを説明するための断面図である。 一般的な製品の概要を示す平面図である。 ２つのマクロブロック間の接続構造を示す平面図である。 図１３の、信号配線の接続領域の拡大図である。

符号の説明

１０１、２０１、８０１、１００１ ビアチェーン評価ＴＥＧ領域
１０２、２０３、３０３、８０４、１００２ 引き出し配線
１０３、２０４、１００３ Ｍ１配線
１０４、２０５、１００４ Ｍ２配線
１０５、２０６、２１０、８０３、１００５ ビア
１０６、２０７ 最小配線幅
１０７、２０８ 最小ピッチ
１０８ 引き出し配線の幅
１０９、８０５ 引き出し配線とＴＥＧマクロとの距離
１１０、２０９、３０７ 周回配線
２０２、８０２ パッド部
２１１、８０６ パッド部とＴＥＧマクロとの距離
３０１ マクロ領域
３０２ 境界領域
３０４ 電源線
３０５ ＧＮＤ線
３０６ 信号配線
３０８ スリットビア
７０１ テストチップサイズの横幅
７０２ テストチップサイズの縦幅
７０３ サブチップ
１００６ 孤立配線領域の配線幅
１００７ 太い配線部とマクロとの接続距離
１１０１ シリコン基板
１１０２ 第１層間絶縁膜
１１０３ リソグラフィー用レジスト
１１０４ 配線用溝
１１０５ 導体膜
１１０６ 第１配線
１２０１ IOブロック
１２０２ RAMブロック
１２０３ 高性能ロジックブロック
１２０４ PLLブロック
１３０１ 第１ロジック領域
１３０２ 第２ロジック領域
１３０３ マクロ回路間領域
１３０４ 電源メッシュ
１３０５ GNDメッシュ
１３０６ 信号配線
１３０７ 信号配線接続領域
１４０１ マクロ領域
１４０２ 境界領域
１４０３ 引き出し配線
１４０４ 電源線
１４０５ ＧＮＤ線
１４０６ ローカル信号線

Claims (6)

1. 複数の微細配線が密集する第１の配線領域と、この第１の配線領域における所定の微細配線に同一配線層で接続された当該微細配線よりも外形寸法の大きい配線が存在する第２の配線領域と、を有する半導体装置において、
   前記第２の配線領域の配線がこの配線外周部のみを周回する周回配線で構成されていることを特徴する半導体装置。
2. 前記第２の配線領域の配線データ率が前記第１の配線領域の配線データ率の２倍を基本データ率として５０％以下に制限されていることを特徴とする請求項１に半導体装置。
3. 前記微細配線の配線幅が０．１μｍ以下である請求項１に記載の半導体装置。
4. 前記周回配線に対してビアが前記周回配線に沿って長く連続して形成されていることを特徴とする請求項１に記載の半導体装置。
5. 既存の設計配線データの外周部のみを残して周回配線を形成する半導体装置の配線パターン形成方法。
6. 半導体装置の配線パターンを形成するマスク配線データの発生方法であって、
   既存のマスク配線データに対し配線外周部のデータを残しつつ配線内部のデータを削除したマスク配線データを発生させる方法。
   
   

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