JPH0658947B2 - 半導体メモリ装置の製法 - Google Patents

半導体メモリ装置の製法

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JPH0658947B2
JPH0658947B2 JP59032444A JP3244484A JPH0658947B2 JP H0658947 B2 JPH0658947 B2 JP H0658947B2 JP 59032444 A JP59032444 A JP 59032444A JP 3244484 A JP3244484 A JP 3244484A JP H0658947 B2 JPH0658947 B2 JP H0658947B2
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Description

【発明の詳細な説明】 ［技術分野］ 本発明は、高集積な半導体メモリ装置の製法、たとえば
２５６Ｋビットあるいはそれ以上の高集積なダイナミッ
クＲＡＭのような半導体メモリ装置の製法に関するもの
である。
［背景技術］ 一般に、この種の半導体メモリ装置においては、半導体
チツプ上に、複数のメモリセルがマトリックス状に配列
し形成されたメモリセルアレイがあり、このメモリセル
アレイ上、下層側にワード線群、層間絶縁膜を間にして
上層側にデータ線群がそれぞれ形成されている。
高集積化が進んでいる折、前記ワード線およびデータ線
のパターン幅は微細化し、たとえば前記２５６Ｋビット
のダイナミックＲＡＭでは２μｍ程度となっている。
本発明者の検討によると、このような微細なパターンを
形成する場合、ホトレジストの処理上、新たな問題が生
じるおそれがあることが判明した。すなわち、要求され
るパターンの加工精度の面からホトレジストの膜厚がた
とえば１μｍ程度に制限されるのに対し、そうした膜厚
ではホトレジストがエッチングに対して充分な耐性をも
ちえない個所が出てくるということである。
ここで、本発明者による検討内容を第１図を参照しなが
ら、もう少し具体的に説明する。第１図はダイナミック
ＲＡＭの製造工程中、データ線群の形成前のチップ断面
構造を示す図である。
この第１図において半導体チツプであるシリコンチップ
１の一面には、選択酸化による厚い二酸化シリコン膜
（いわゆるフィールド酸化膜）２と、ゲート絶縁膜であ
る薄い二酸化シリコン膜３とが形成されている。そし
て、こうしたシリコンチップ１上には、第１層目の電極
材料層であるポリシリコン層４、このポリシリコン層４
の上には表面を被う二酸化シリコン層５を間にしてワー
ド線群６が形成されている。ワード線群６は互いに平行
な複数のワード線６００，６０１，６０２，６０３，…
…からなり、各ワード線はポリシリコンと高融点金属の
シリサイド、たとえばモリブデンシリサイドとからなる
ポリサイドによって形成されている。各ワード線６０
０，６０１，６０２，６０３，……はメモリセル選択の
ためのものであり、第１図の最も左側のものが０番地
で、そこから右側に１番地、２番地、３番地、……とな
っている。したがって、ワード線群６中、最も左側に位
置する０番地のワード線６００がメモリセルアレイの一
番端に位置することになる。
こうしたワード線群６の上は、リンシリケートガラス等
からなる層間絶縁膜７によって被覆され、その上に図示
しないデータ線群が形成される。このため、データ線群
を形成するに当たり、層間絶縁膜７に対してコンタクト
穴の加工が行なわれる。符号８はコンタクト穴加工用の
ホトレジスト層である。ホトレジスト層８は、パターン
の加工精度の面からたとえば厚さ１μｍ程度に制限され
る。ホトレジスト層８は、回転塗布、ベーキング等の処
理中、自身の流動性によって凸部の被覆が凹部よりも薄
く形成される。図例にしたがえば、厚いフィールド酸化
膜２および第１層目の電極材料層４のさらにその上に形
成されたワード線６００，６０１の部分が最も薄くな
る。
本発明者の検討によると、特に０番地のワード線６００
の部分が、エッチングに対するる耐性が不充分であり、
ワード線６００に虫くい状の不良あるいは断線不良が生
じるおそれがあることが判明した。これは、０番地のワ
ード６００がメモリセルアレイの最も端に位置し、その
外側に第２層目の電極材料層であるポリサイド層が存在
しないため、ホトレジストが外側に流れる傾向にあるか
らと考えられる。なお、ホトレジスト層８の耐性につい
ては、微細なパターン加工にドライエッチングが用いら
れている関係上、エッチング時ホトレジスト自身も若干
ながら除去される点から、かなりシビアである。
［発明の目的］ 本発明の目的は、高集積な半導体メモリ装置においた顕
現化したホトレジスト処理上の問題を有効に解決しうる
技術を提供することにある。
本発明の別の目的は、製造プロセスを複雑化しない解決
策を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述およ添付図面から明らかになるであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、ワード線群６の各ワード線のうち、最も端に
位置するワード線６００の外側に（第１図におけるＷ部
分に）、メモリの回路動作に無関係な追加のワード線を
配置するようにしている。追加のワード線はホトレジス
トの流れ止めとして機能するため、前記ワード線６００
上の被うホトレジスト膜厚を１番地のワード線６０１お
よび同様なその他のワード線とほぼ同じにすることがで
きる。このような追加のワード線は、ワード線群６の形
成時に同時にパターニングできるので、それを形成する
のに新たな工程を要することはない。
［実施例］ 以下、本発明の一実施例であるダイナミックＲＡＭにつ
いて詳細に説明する。
第２図はダイナミックＲＡＭのチップレイアウトパター
ンを示す図である。半導体チツプであるシリコンチップ
１上にはメモリセルアレイが４つあり、各メモリセルア
レイ９１，９２，９３，９４はチップ１の中に互いに分
離して配置されている。これら各メモリセルアレイ９１
〜９４を分離する領域には、Ｘデコーダ１０１，１０２
およびＹデコーダ１０３，１０４が十字形に配置され、
十字形の交点部分にカラム／ロウ切換え回路１１が配置
されている。そして、各メモリセルアレイ９１〜９４の
チップ内側部分にはワード線４本分に相当する冗長ビッ
ト１２があり、それとＹデコーダ１０３，１０４との間
にそれぞれダミーセルアレイ１３およびセンスアンプ１
４が配置されている。また、半導体チツプ１の上下部分
には、入出力バッファおよび信号発生回路等を含む周辺
回路１５が配置されている。
さて、ここでは、前述したホトレジスト層８の膜厚低減
を防ぐための追加のワード線１６を、スクライブライン
に近いチップ１の周辺部分、冗長ビット１２の外側部分
およびダミーセルアレイ１３の内部にそれぞれ配置して
いる。
このような追加のワード線１６の位置づけを明らかにす
る前に、説明の便宜上、まずダイナミックＲＡＭの基本
となるメモリセルの構成について簡単に説明する。ダイ
ナミックＲＡＭのメモリセルは、第３図の回路図に示す
ように、選択ゲートとなる１個のＭＩＳＦＥＴ Ｑとこ
のＭＩＳＦＥＴ Ｑのソースにつながる情報蓄積用のキ
ャパシタＣとから構成されている。なお、第３図中、符
号６ｍはワード線群６のワード線の一つを代表的に示す
ものであり、符号ＤＬｎはアルミニウムパターンからな
るデータ線群のデータ線の一つを代表的に示すものであ
る。またこの場合、第４図に示す半導体チツプ１の縦方
向の断面構造から判るように、前記ＭＩＳＦＥＴ Ｑお
よび前記キャパシタＣはそれぞれ次のような構成であ
る。すなわち、ＭＩＳＦＥＴ Ｑは、半導体チツプ１の
表面に形成されたＮ＋型の半導体領域１７，１８をソー
スおよびドレイン、薄い二酸化シリコン膜３をゲート絶
縁膜、ポリシリコン１９とモリブデンシリサイド２０と
からなるワード線６ｍの一部をゲートとしたＭＯＳＦＥ
Ｔによって構成されている。一方、キャパシタＣは、半
導体チツプ１の表面のＮ型の半導体領域２１を一方の電
極、ゲート絶縁膜３を誘電体層、そしてゲート絶縁膜３
上に形成したポリシリコンからなる第１層目の電極材料
層４を他方の電極として構成されている。なお、第４図
中、符号２２はコンタクト穴であり、層間絶縁膜７上に
位置するデータ線（図示せず）はこのコンタクト穴２２
を通してチップ表面のＮ＋型の半導体領域１８に対して
電気的に接続される。
次に、第５図は第２図におけるＡ部分を拡大して示すレ
イアウトパターンの部分図であり、第６図は第５図にお
けるVI−VI線に沿ったチップの断面構造を示す図であ
る。これらの図中、既に述べた構成要素と同様の部分に
は同一の符号を付し、その説明を省略する。
主として第５図から判るように、メモリセルアレイ９４
には、多数のメモリセルがマトリックス状に配列されて
いる。この点は他のメモリセルアレイ９１〜９３でも同
じである。このため、ワード線群６を構成する各ワード
線600,601,602,603,……(6m)はメモリセルアレイ上を互
いに平行に走っている。ワード線群６の上側を走るデー
タ線ＤＬ0，ＤＬ1，ＤＬ2，ＤＬ3，……(DLn)も方向は
異なるが同じである。なお、第５図中、データ線ＤＬ０
の上部の配線２３は電源電圧Ｖccが供給されるもので、
その途中がコンタクト穴２２０を通して第１層目の電極
材料層４に電気的に接続されている。また、符号２４は
Ｎ＋型の半導体領域からなるガードリング領域であり、
メモリセルアレイ９４の周囲に少数キャリア対策のため
に設けられている。
ここでは、メモリセルアレイ９４の最も端に位置する０
番地のワード線６００の外側に、前述した追加のワード
線１６が１本設けられている。追加のワード線１６はメ
モリマット上、０番地のワード線６００とガードリング
領域２４との間に位置している。このため追加のワード
線１６はメモリマット側に延びるガードリング領域２４
の枝部分２４ａを横切ることになる。そこで、この枝部
分２４ａのチャネル領域下には、予めＮ型不純物である
ヒ素が導入される。このヒ素の導入は、キャパシタＣの
一方の電極となるＮ型の半導体領域２１の形成と同時に
行なうことができる。なお、追加のワード線１６は、ワ
ード線群６の各ワード線600,601,602,603,…(6m)と同一
の工程で形成するため、その構成も各ワード線６ｍと同
様である。しかし、各ワード線６ｍにはアドレス信号が
加わるが、追加のワード線１６は半導体チツプ１の接地
電位に保持されており、メモリの回路動作には無関係で
ある。
以上述べた点は、前記第２図のＢ部分についても全く同
様である。Ｂ部分には、ワード線４本分に相当する冗長
ビット１２が配置されているが、冗長性という機能のち
がはあるもののチップの断面構造は共通にしている。し
たがって、このＢ部分の説明は省略する。
また、前記第２図のダミーセルアレイ１３の部分には、
中央に位置する接地電位線の両側に、各１本のダミーセ
ルの電荷をディスチャージするためのＭＩＳＦＥＴのゲ
ート電極となるワード線群６と同時に設けられた配線、
およびダミーセル選択用のワード線がそれぞれ対称的に
配置されている。ここでは、これらディスチャージ用配
線とダミーセル選択用ワード線との間にそれぞれ追加の
ワード線１６を１本ずつ配置するようにしている。これ
も、線の配列度合をなるべく均一化し、前述したような
断線のおそれを防止するためからである。
［効果］ （１）半導体メモリ装置におけるワード線群の各ワード
線のうち、最も端に位置するワード線の外側に、メモリ
の回路動作に無関係な追加のワード線を配置しているの
で、その追加のワード線がホトレジストの流れ止めとし
て機能し、最も端に位置していたワード線上のホトレジ
スト塗布膜厚が低減することを防止することができる。
したがって、ホトレジスト塗布膜厚の低減化に起因して
生じていた０番地のワード線の断線問題を有効に解決す
ることができる。
（２）前記追加のワード線は従来からあるワード線群の
各ワード線と同一の工程によって形成することができる
ので、追加のワード線を形成するのに対し何ら工程を増
すことはない。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、追加のワード
線１６については、スペースが許されるなら、１本のみ
ならず複数本設けるようにすることもできる。また、追
加のワード線１６は、ワード線群６の各ワード線と同様
のパターン構成とすることが望ましく、その材料として
は各ワード線と同一にするのが良い。したがって、追加
のワード線１６の材料としては各ワード線を構成する材
料、たとえば、ポリサイド以外にポリシリコンあるいは
他の高融点電極材料(Ti,Ta,W)またはそのシリサイドを
用いることができる。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックＲＡＭ
に適用した場合について説明したが、それに限定される
ものではなく、たとえば、フローティングゲートの上に
ワード線を有するＥＰＲＯＭあるいはその他の半導体メ
モリ装置にも適用することができる。特に、本発明はワ
ード線群が２層目の電極材料層によって形成され、その
上にデータ線群が形成される場合に有効に適用すること
ができる。なお、本発明は前記実施例のような４マット
方式のもののみならず、２マットあるいは８マットなど
の他のマット方式の半導体メモリ装置にも適用できるこ
とは勿論である。
【図面の簡単な説明】
第１図は、本発明の起点となった問題点を説明するため
の断面図、 第２図は、本発明の一実施例であるダイナミックＲＡＭ
のレイアウトパターン図、 第３図は、メモリセルの回路図、 第４図は、メモリセルの素子構造を示す断面図、 第５図は、第２図におけるＡ部分を拡大して示すレイア
ウトパターンの部分図、 第６図は、第５図におけるVI−VI線に沿ったチップの断
面構造を示す図である。 １……半導体チツプ（シリコンチップ）、２……厚い二
酸化シリコン膜、３……ゲート絶縁膜（薄い二酸化シリ
コン膜）、４……第１層目の電極材料層、５……二酸化
シリコン層、６……ワード線群、600,601,602,603……
ワード線、７……層間絶縁膜、８……ホトレジスト層、
91,92,93,94……メモリセルアレイ、101,102……Ｘデコ
ーダ、103,104……Ｙデコーダ、11……カラム／ロウ切
換え回路、12……冗長ビット、13……ダミーセルアレ
イ、14……センスアンプ、15……周辺回路、16……追加
のワード線、17,18……Ｎ＋型の半導体領域、19……ポ
リシリコン、20……モリブデンシリサイド、６ｍ……ワ
ード線、ＤＬn……データ線、21……半導体領域、22,22
0……コンタクト穴、23……Ｖcc線、24……ガードリン
グ領域、２４ａ……枝部分。
フロントページの続き (72)発明者 杉浦 順 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 堀野 望 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 遠藤 彰 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 竹内 芳治 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 荒川 雄史 千葉県茂原市早野3350―２ 日立デバイス エンジニアリング株式会社内 (56)参考文献 特開 昭58−43520（ＪＰ，Ａ) 特開 昭57−13180（ＪＰ，Ａ) 実開 昭56−32463（ＪＰ，Ｕ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体チツプの第１導電型半導体主面がフ
    ィールド酸化膜によって選択的に覆われ、上記半導体主
    面上に複数のメモリセルがマトリツクス状に配列して形
    成されたメモリセルアレイが形成され、上記メモリセル
    アレイ上に規則的に互いに並行に配列されそれぞれメモ
    リセルの電極に接続される複数の第１導体層が形成され
    てなるとともに該第１導体層上に層間絶縁膜を介して規
    則的に互いに並行に配列されそれぞれメモリセルの他の
    電極に接続される複数の第２導体層がそれぞれ形成さ
    れ、メモリセルアレイの外側であるとともにかかるメモ
    リセルアレイに近接した位置の上記第１導電型半導体主
    面の上記フィールド酸化膜によって覆われていない主面
    に第２導電型半導体領域が形成されてなる半導体メモリ
    装置の製法において、 (a)メモリの回路動作に無関係な追加の導体層であつて
    上記複数の第１導体層の内のメモリセルアレイの最も端
    に位置する第１導体層と上記第２導電型半導体領域との
    間において上記複数の第１導体層と規則的かつ並行に配
    列された追加の導体層を上記複数の第１導体層の形成と
    同時に形成した後、上記層間絶縁膜を形成する工程と、 (b)上記(a)工程の後、上記層間絶縁膜上にホトレジスト
    塗布膜を塗布する工程と、 (c)上記(b)工程の後、上記ホトレジスト塗布膜をエツチ
    ング用マスクとして使用する上記層間絶縁膜の選択エツ
    チングによって上記層間絶縁膜に上記第２導電層のメモ
    リセルの他の電極への接続のための接続穴を選択的に形
    成する工程と、 (d)上記(c)工程の後上記第２導体層を形成する工程と、 をもつことを特徴とする半導体メモリ装置の製法。
  2. 【請求項２】前記半導体メモリ装置はダイナミツクＲＡ
    Ｍであり、前記各メモリセルは選択ゲートとなる１個の
    ＭＩＳトランジスタとこのＭＩＳトランジスタのソース
    につながるキャパシタとから構成されている特許請求の
    範囲第１項記載の半導体メモリ装置の製法。
  3. 【請求項３】前記(a)工程は、上記メモリセルアレイ上
    に上記キャパシタの一方の電極をなす電極材料層を形成
    する工程を含むものであることを特徴とする特許請求の
    範囲第１項記載の半導体メモリ装置の製法。
  4. 【請求項４】前記第２導電型半導体領域は、ガードリン
    グ領域であることを特徴とする特許請求の範囲第２項又
    は第３項記載の半導体メモリ装置の製法。
  5. 【請求項５】前記第１導体層とメモリセルのゲート電極
    とは互いに一体に形成されたシリサイド層からなるワー
    ド線を構成してなることを特徴とする特許請求の範囲第
    ２項ないし第４項のうちの１に記載の半導体メモリ装置
    の製法。
  6. 【請求項６】前記第１導体層及び追加の導体層はシリサ
    イドからなるワード線及び追加のワード線であり、前記
    第２導体層はアルミニウムからなるデータ線であること
    を特徴とする特許請求の範囲第５項記載の半導体メモリ
    装置の製法。
JP59032444A 1984-02-24 1984-02-24 半導体メモリ装置の製法 Expired - Lifetime JPH0658947B2 (ja)

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GB08501787A GB2156581B (en) 1984-02-24 1985-01-24 A semiconductor memory device with redunant wiring
KR1019850000951A KR920010191B1 (ko) 1984-02-24 1985-02-15 반도체 메모리장치
US06/704,572 US4731642A (en) 1984-02-24 1985-02-22 Semiconductor memory device with means to prevent word line breakage
US07/148,956 US4830977A (en) 1984-02-24 1988-01-27 Method of making a semiconductor memory device
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