JPH06283612A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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JPH06283612A
JPH06283612A JP5068185A JP6818593A JPH06283612A JP H06283612 A JPH06283612 A JP H06283612A JP 5068185 A JP5068185 A JP 5068185A JP 6818593 A JP6818593 A JP 6818593A JP H06283612 A JPH06283612 A JP H06283612A
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JP
Japan
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metal silicide
refractory metal
silicon
silicide layer
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JP5068185A
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English (en)
Inventor
Junichi Tsuchimoto
淳一 土本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US08/313,937 priority patent/US5518960A/en
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

(57)【要約】 【目的】 高融点金属シリサイド膜を含む配線層に対し
て、低抵抗のコンタクトを実現する半導体装置および半
導体装置の製造方法を提供する。 【構成】 シリコン電極３０，３１は、シリコン層８，
２０とこのシリコン層８，２０の上に形成された高融点
金属シリサイド層１０，２２とを含む配線層のシリコン
層８，２０に接続されている。これにより、高融点金属
シリサイド層表面に形成される自然酸化膜に影響される
ことなく良好なシリコン電極と配線層とのコンタクトを
得ることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置および半導
体装置の製造方法に関し、特に、半導体装置に用いられ
る配線構造のコンタクト抵抗の低減による半導体装置の
高性能化を図る半導体装置および半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】近年、シリコン薄膜は、シリコン半導体
デバイスにおける配線材料および電極材料として用いら
れている。これは、シリコン薄膜が熱的に安定している
こと、リン，砒素，ボロンなどの不純物添加により低抵
抗化が行なえることおよび堆積・加工が比較的容易であ
ることに起因している。
【０００３】しかし、シリコン半導体デバイスの集積度
が向上し、配線層の幅が減少することにより、不純物が
添加されたシリコン薄膜でも、その配線抵抗が問題とな
るようになってきた。
【０００４】このために、シリコン薄膜の上層に高融点
金属シリサイド層を体積した高融点金属シリサイド／シ
リコン薄膜構造を用いることが多くなってきている。
【０００５】このとき用いられる高融点金属シリサイド
としては、タングステンシリサイド、モリブデンシリサ
イド、ニッケルシリサイド、コバルトシリサイド、チタ
ンシリサイドなどが用いられている。これは、タングス
テン、モリブデン、ニッケル、コバルト、チタンなどが
熱的に安定であること、不純物添加シリコン薄膜より低
抵抗であること、配線層として用いた場合上下の層にお
いて相互拡散が少なく、積層構造として安定であること
などが挙げられる。
【０００６】上記のように、高融点金属シリサイド／シ
リコン薄膜構造は、低抵抗配線材料として用いられてい
る。しかし、シリコン半導体デバイスにおいては、配線
層は１層のみではなく、この上層にも多数の配線層が、
絶縁膜を介して存在している。
【０００７】このとき、問題となるのは、上層配線と下
層配線とのコンタクト抵抗である。すなわち、従来のシ
リコン薄膜単層のみの際と異なって、高融点金属シリサ
イドが配線層の上層にある場合には、この上層にある高
融点金属シリサイドへのコンタクト抵抗が、従来のシリ
コン薄膜へのコンタクト抵抗よりも高くなってしまうと
いう問題点があった。
【０００８】これは、高融点金属シリサイド上に、自然
酸化膜が形成されやすく、また、その除去が容易でない
こと等から、コンタクト抵抗が高くなるためである。
【０００９】この問題点を解決する技術として、たとえ
ば特開平２−３２５３７号公報に開示されている。
【００１０】上記技術によれば、高融点金属シリサイド
層の表面に形成された酸化膜を除去するために、半導体
基板を水素雰囲気中において、８００℃の加熱処理を行
なっている。
【００１１】この加熱処理を行なうことにより、自然酸
化膜は除去され、コンタクト抵抗の低いコンタクトを得
ることが可能となる。
【００１２】
【発明が解決しようとする課題】しかしながら上記従来
技術によれば、以下に示すような問題点を有している。
【００１３】まず第１に、８００℃の水素雰囲気中にお
いて加熱処理を行なうことにより、自然酸化膜を除去す
ることが可能である。
【００１４】しかし、高融点金属シリサイド層上に形成
された自然酸化膜を１００％除去することができないた
めに、図２７の断面図に示すように、コンタクト部に部
分的に自然酸化膜３４が残り、コンタクト抵抗値を希望
の値にまで下げることができないという問題点があっ
た。
【００１５】なお、図２７に示す断面図は、半導体基板
２の素子分離領域４によって囲まれた活性領域におい
て、ソース／ドレイン領域１４，１５へのコンタクト部
の断面図を示している。
【００１６】ソース／ドレイン領域１４，１５の表面に
は、ポリシリコン層２０と高融点金属シリサイド層２２
とが形成されている。シリコン電極３２は、層間絶縁膜
２４を介して高融点金属シリサイド層２２と接続されて
いる。高融点金属シリサイド層２２の表面には、除去さ
れずに残存した自然酸化膜３４が形成されている。
【００１７】第２に、シリコン酸化膜が除去された高融
点金属シリサイド膜２２であっても、この高融点金属シ
リサイド層２２の結晶構造は、図２８に示すように、大
きな結晶２２ａが配列されるようになっている。
【００１８】このために、この高融点金属シリサイド層
２２上にシリコン薄膜を形成しようとした場合、結晶２
２ａの隙間をシリコン薄膜を形成するためのモノシラン
が通過してしまう。
【００１９】したがって、図２９を参照して、高融点金
属シリサイド膜２２の下のシリコン層２０上に、新たな
シリコン層３２が形成されてしまう。これにより、高融
点金属シリサイド膜２２が持ち上げられ、シリコン層２
０から高融点金属シリサイド膜２２が剥離してしまうと
いう問題点があった。
【００２０】この発明の目的は上記問題点を解決するた
めになされたもので、高融点金属シリサイド層を含む配
線層に対して、低抵抗のコンタクトを可能とする半導体
装置および半導体装置の製造方法を提供することを目的
とする。
【００２１】
【課題を解決するための手段】この発明に基づいた半導
体装置の１つの局面においては、シリコン層と上記シリ
コン層の上に形成された高融点金属シリサイド層とを含
む配線層と、上記配線層の上に形成された絶縁層と、上
記絶縁層に設けられたコンタクトホールを通じて、上記
配線層に電気的に接続されたシリコン電極とを備えてい
る。さらに、上記シリコン電極は、上記シリコン層に接
続されている。
【００２２】さらに好ましくは、上記シリコン電極と上
記高融点金属シリサイド層との間に絶縁膜を含んでい
る。
【００２３】次に、この発明に基づいた半導体装置の他
の局面においては、第１シリコン層と上記第１シリコン
層の上に形成された高融点金属シリサイド層と上記高融
点金属シリサイド層の上に形成された第２シリコン層と
を含む配線層と、上記配線層の上に形成された絶縁層
と、上記絶縁層に形成されたコンタクトホールを通じ
て、上記配線層に電気的に接続されたシリコン電極とを
備えている。さらに、上記シリコン電極は、上記第２シ
リコン層に接続されている。
【００２４】次に、この発明に基づいた半導体装置の製
造方法の１つの局面においては、以下の工程を備えてい
る。
【００２５】まず、所定厚さのシリコン層が形成され
る。その後、上記シリコン層の上に高融点金属シリサイ
ド層が形成される。
【００２６】次に、上記高融点金属シリサイド層の上
に、絶縁膜が形成される。その後、上記絶縁膜にフォト
リソグラフィ技術により高融点金属シリサイド層に通ず
るコンタクトホールが形成される。
【００２７】次に、上記コンタクトホール内において露
出した高融点金属シリサイド層の表面が水素雰囲気中に
おいて８５０℃以上の温度で加熱処理が行なわれる。そ
の後、上記加熱処理と同一の炉内において、上記コンタ
クトホール内にシリコンを堆積し、高融点金属シリサイ
ド層に電気的に接続されたシリコン電極が形成される。
【００２８】さらに好ましくは、上記加熱処理時に１０
０ｐｐｍ以下のモノシランが添加される。
【００２９】さらに好ましくは、上記高融点金属シリサ
イド層を形成する工程は、所定厚さの第１高融点金属シ
リサイド層を形成する工程と、上記第１高融点金属シリ
サイド層を炉内から取出して、上記第１高融点金属シリ
サイド層の表面に自然酸化膜を形成する工程と、上記自
然酸化膜の上に所定厚さの第２高融点金属シリサイド膜
を形成する工程とを含んでいる。
【００３０】次に、この発明に基づいた半導体装置の他
の局面においては、以下の工程を備えている。
【００３１】まず、所定厚さのシリコン層が形成され
る。その後、上記シリコン層の上に高融点金属シリサイ
ド層が形成される。
【００３２】次に、上記高融点金属シリサイド層の上に
絶縁膜が形成される。その後、上記絶縁膜にフォトリソ
グラフィ技術より高融点金属シリサイド層に通ずるコン
タクトホールが形成される。
【００３３】次に、上記コンタクトホール内において露
出した高融点金属シリサイド層の表面を水素雰囲気中に
おいて７５０℃以上８２０℃以下の温度で加熱処理が行
なわれる。その後、上記加熱処理と同一の炉内におい
て、上記コンタクトホール内にアモルファスシリコンを
堆積し、所定の加熱処理を施すことにより、高融点金属
シリサイド層に電気的に接続されたシリコン電極が形成
される。
【００３４】
【作用】この発明に基づいた半導体装置の１つの局面に
よれば、配線層を構成するシリコン層にシリコン電極を
接続させている。
【００３５】これより、高融点金属シリサイド層に形成
される自然酸化膜の影響を受けることなくシリコン電極
と配線層とのコンタクトを得ることが可能となる。
【００３６】次に、この発明に基づいた半導体装置の他
の局面によれば、配線層の構造を第１シリコン層と高融
点金属シリサイド層と第２シリコン層との３層構造とし
ている。さらに、シリコン電極とのコンタクトは、第２
シリコン層と行なっている。これにより、高融点金属シ
リサイド層に形成される自然酸化膜の影響を受けること
なくシリコン電極と配線層とのコンタクトを得ることが
可能となる。
【００３７】次に、この発明に基づいた半導体装置の製
造方法の１つの局面によれば、高融点金属シリサイド層
の表面を水素雰囲気中において、８５０℃以上の温度で
加熱処理を行なう。これにより、高融点金属シリサイド
層の表面に形成された自然酸化膜をほぼ完全に除去する
ことが可能となる。
【００３８】さらに好ましくは、加熱処理時に１００ｐ
ｐｍ以下のモノシランを添加することにより、高融点金
属シリサイド層の表面に形成される自然酸化膜を効果的
にかつ完全に除去することが可能となる。
【００３９】さらに好ましくは、高融点金属シリサイド
膜を形成する工程において、まず、第１高融点金属シリ
サイド膜を形成した後、この第１高融点金属シリサイド
膜の上に自然酸化膜を形成する。その後、この自然酸化
膜の上に第２高融点金属シリサイド膜を形成する。
【００４０】これにより、高融点金属シリサイド膜の上
にシリコン膜を形成するときに用いられるモノシラン
が、自然酸化膜のために高融点金属シリサイド膜下のシ
リコン層に到達することができなくなる。
【００４１】したがって、高融点金属シリサイド膜の下
のシリコン層の上に、シリコン膜が新たに形成されない
ために、高融点金属シリサイド膜の持ち上げおよび剥離
を防止することが可能となる。
【００４２】これにより、シリコン電極とのコンタクト
において、コンタクト抵抗の低減を図ることができる。
【００４３】次に、この発明に基づいた半導体装置の製
造方法の他の局面によれば、高融点金属シリサイド層の
表面を水素雰囲気中において７５０℃以上８２０℃以下
の温度で加熱処理を施している。これにより、高融点金
属シリサイド層の表面に形成される自然酸化膜が、完全
に除去することなく、薄い自然酸化膜が残存する。
【００４４】その後、この高融点金属シリサイド層の上
にアモルファスシリコンを堆積する。このとき、薄い自
然酸化膜が残存していることにより高融点金属シリサイ
ド膜下のシリコン層の上に、モノシランが到達しない。
【００４５】したがって、高融点金属シリサイド膜下の
シリコン層の上にシリコン膜が新たに形成されないため
に、高融点金属シリサイド膜の持ち上げおよび剥離を防
止することが可能となる。
【００４６】その後、アモルファスシリコンをポリシリ
コンとするための加熱処理を施すことにより、自然酸化
膜は消滅する。
【００４７】したがって、シリコン電極と配線層との間
に良好なコンタクトを得ることが可能となる。
【００４８】
【実施例】以下、この発明に基づいた第１の実施例につ
いて図を参照して説明する。
【００４９】まず、図１を参照して、この実施例におけ
る半導体装置の構造について説明する。
【００５０】半導体基板２の上に素子分離領域が４が形
成されている。素子分離領域４によって囲まれた活性領
域の上には、ゲート酸化膜６を介してポリシリコン層８
が形成されている。
【００５１】ポリシリコン層８の上にはタングスンテン
シリサイド、モリブデンシリサイド、ニッケルシリサイ
ド、コバルトシリサイド、またはチタンシリサイドなど
からなる高融点金属シリサイド層１０が形成されてい
る。このポリシリコン層８と高融点金属シリサイド層１
０とによりゲート電極を構成する。
【００５２】高融点金属シリサイド層１０の上に、上部
絶縁膜１２が形成されている。この上部絶縁膜１２と、
高融点金属シリサイド層１０と、ポリシリコン層８と、
ゲート酸化膜６との側面には、側壁絶縁膜１６が形成さ
れている。
【００５３】半導体基板２の上記活性領域には、上述し
たゲート電極を挟む位置に、低濃度不純物領域１４と、
高濃度不純物領域１５とが形成されている。この低濃度
不純物領域１４と高濃度不純物領域１５とによりトラン
ジスタのソース／ドレイン領域を構成している。
【００５４】このソース／ドレイン領域の一方の領域
は、絶縁膜１８により覆われている。また、ソース／ド
レイン領域の他方の領域には、ソース／ドレイン領域と
電気的にコンタクトをとるために、ポリシリコン層２０
と高融点金属シリサイド層２２とが形成されている。ま
た、半導体基板２の表面全面には、層間絶縁膜２４が所
定の厚さ堆積されている。
【００５５】この層間絶縁膜２４には、ゲート電極を構
成するポリシリコン層８に通ずるコンタクトホール２６
と、ポリシリコン層２２まで通ずるコンタクトホール２
８が形成されている。
【００５６】これらのコンタクトホール２６およびコン
タクトホール２８には、それぞれポリシリコン層８およ
びポリシリコン層２０と電気的に接続するためのシリコ
ン電極３０，シリコン電極３１が形成されている。
【００５７】上記構造を用いることにより、高融点金属
シリサイド層１０と高融点金属シリサイド層２２との表
面に形成されるシリコン酸化膜からなる自然酸化膜の影
響を受けることなく、シリコン電極３０，シリコン電極
３１と配線層とのコンタクトを良好に得ることが可能と
なる。
【００５８】次に、上記構成よりなる半導体装置の製造
工程について図２ないし図１２を参照して説明する。
【００５９】まず、図２を参照して、半導体基板２の上
に、ＬＯＣＯＳ法を用いて、素子分離領域４を形成す
る。
【００６０】次に、図３を参照して、半導体基板２の表
面に、ゲート酸化膜６を形成する。このゲート酸化膜６
の上にＣＶＤ法によりポリシリコン層８を約８００〜１
０００Å形成する。
【００６１】このポリシリコン層８の上に、スパッタリ
ング法を用いて高融点金属シリサイド膜としてタングス
テンシリサイド膜１０を約８００〜１０００Å形成す
る。このタングステンシリサイド膜１０の上に、上部絶
縁膜１２を形成する。この上部絶縁膜１２の所定の位置
に、フォトリソグラフィ法により所定の形状にパターニ
ングされたレジスト膜１３を形成する。
【００６２】次に、図４を参照して、上記レジスト膜１
３をマスクとして、上部絶縁膜１２、タングステンシリ
サイド膜１０、ポリシリコン層８およびゲート酸化膜６
のエッチングを行なう。その後レジスト膜１３を除去す
る。
【００６３】次に、図５を参照して、上部絶縁膜１２、
タングステンシリサイド膜１０、ポリシリコン膜８、ゲ
ート酸化膜６をマスクとして、半導体基板２の表面に、
たとえばリンなどの不純物を注入し、低濃度不純物領域
１４を形成する。
【００６４】次に、図６を参照して、半導体基板２の表
面全面にポリシリコン層１６を堆積する。その後、図７
を参照して、ポリシリコン層１６を異方性エッチングす
ることにより、側壁絶縁膜１６を形成する。
【００６５】次に、図８を参照して、上部絶縁膜１２お
よび側壁絶縁膜１６をマスクとして、半導体基板２の表
面に、再びたとえばリンなどの不純物を注入することに
より、高濃度不純物領域１５を形成する。
【００６６】次に、図９を参照して、半導体基板２の表
面全面に絶縁膜１８を堆積する。その後、図１０を参照
して、低濃度不純物領域１４および高濃度不純物領域１
５の一方の領域の上面に堆積された絶縁膜１８をエッチ
ングにより除去する。
【００６７】次に、半導体基板２の表面全面にポリシリ
コン層２０を５００〜１０００Å堆積する。このポリシ
リコン層２０の上に、高融点金属シリサイド層としてタ
ングステンシリサイド層２２を５００〜１０００Å堆積
する。
【００６８】次に、図１１を参照して、ポリシリコン層
１８とタングステンシリサイド層２２とを所定の形状に
エッチングする。
【００６９】次に、図１２を参照して、半導体基板２の
表面全面に層間絶縁膜２４を堆積する。次に、この層間
絶縁膜２４に、それぞれポリシリコン層８とポリシリコ
ン層２０とに接続するコンタクトホール２６とコンタク
トホール２８をＣｌ2 またはＣＦ4 系のドライエッチン
グにより開口する。
【００７０】その後、このコンタクトホール２６とコン
タクトホール２８の内部に、モノシランを原料として、
シリコン薄膜からなるシリコン電極３０とシリコン電極
３１とを形成する。これにより、図１に示す半導体装置
が完成する。
【００７１】次に、この発明に基づいた第２の実施例に
ついて図を参照して説明する。まず、図１３を参照し
て、この実施例における半導体装置の構造について説明
する。
【００７２】この第２の実施例における半導体装置の構
造は、ほぼ第１の実施例における半導体装置と同様の構
造を有しており、コンタクトホール２６および２８にお
いて、シリコン電極３０とシリコン電極３１との界面に
側部絶縁膜３８を有している。
【００７３】これは、図１を再び参照して、シリコン電
極３０およびシリコン電極３１が、高融点金属シリサイ
ド層１０および高融点金属シリサイド層２２と直接接続
されているためである。
【００７４】次に、上記第２の実施例における半導体装
置の製造工程について、図１４を参照して説明する。な
お、この実施例における製造工程において、コンタクト
ホール２６およびコンタクトホール２８を開口するまで
の工程は、第１の実施例で説明した図２〜図１２までの
工程と同一であるためにここでの説明は省略する。
【００７５】図１４を参照して、コンタクトホール２６
およびコンタクトホール２８を開口した後、基板表面全
面に堆積温度６５０℃の条件で熱酸化法により酸化膜３
８を約５００Å形成する。その後、ドライエッチング法
を用いて垂直方向に酸化膜３８のエッチングを行ないコ
ンタクトホール２６およびコンタクトホール２８の側壁
にのみ側部絶縁膜３８を形成する。
【００７６】次に、第１の実施例と同様にコンタクトホ
ール２６およびコンタクトホール２８の内部にモノシラ
ンを原料としてシリコン薄膜を堆積し、シリコン電極３
０およびシリコン電極３１を形成することにより、図１
３に示す第２の実施例における半導体装置を形成するこ
とが可能となる。
【００７７】次に、この発明に基づいた第３の実施例に
ついて図を参照して説明する。まず、図１５を参照し
て、この実施例における半導体装置の構造について説明
する。
【００７８】この第３の実施例における半導体装置の構
造は、図１に示す第１の半導体装置の構造と比較した場
合、高融点金属シリサイド層１０および高融点金属シリ
サイド層２２の上にポリシリコン層４０がそれぞれ形成
されており、このポリシリコン層４０とシリコン電極３
０，シリコン電極３１とがコンタクトをとっている。
【００７９】上記構造を用いることによっても、高融点
金属シリサイド層１０および高融点金属シリサイド層２
２とに形成される自然酸化膜の影響を受けることなく、
シリコン電極と配線層とのコンタクトを良好に得ること
が可能となる。
【００８０】次に、上記構造よりなる半導体装置の製造
工程について、図１６ないし図１８を参照して説明す
る。
【００８１】なお、上述した第１の実施例と比較し、共
通する製造工程においてはその説明を省略し、この実施
例において特徴のある部分について説明する。
【００８２】まず、図１６を参照して、素子分離領域４
が形成された半導体基板２の上に、ゲート酸化膜６を形
成する。このゲート酸化膜６の上にポリシリコン層８を
８００〜１０００Å堆積する。このポリシリコン層８の
上に高融点金属シリサイド層を通してタングステンシリ
サイド層１０を８００〜１０００Å堆積する。
【００８３】このタングステンシリサイド層１０の上
に、同一の炉内においてポリシリコン層４０を約３０〜
５０Å堆積する。このポリシリコン層４０の上に上部絶
縁膜１２を堆積し、フォトリソグラフィ技術により所定
の形状にエッチングを行なう。
【００８４】その後、第１の実施例で説明した図５〜図
１０に示す工程と同様の工程を施す。その後、図１７を
参照して、高融点金属シリサイド層としてのタングステ
ンシリサイド層２２の上に、ポリシリコン層４０を３０
〜５０Å堆積する。
【００８５】次に、図１８を参照して、ポリシリコン層
４０、チタンシリサイド層２２、ポリシリコン層２０を
所定の形状にエッチングする。その後、基板表面全面に
層間絶縁膜２４を堆積する。
【００８６】次に、それぞれポリシリコン層４０に通ず
るコンタクトホール２６およびコンタクトホール２８を
開口する。このコンタクトホール２６およびコンタクト
ホール２８内にモノシランを原料としてシリコン薄膜を
堆積して、シリコン電極３０およびシリコン電極３１を
形成することにより、図１５に示す半導体装置が完成す
る。
【００８７】次に、この発明に基づいた第４の実施例に
ついて図を参照して説明する。まず、図１９を参照し
て、この実施例における半導体装置の構造について説明
する。
【００８８】この実施例における半導体装置は、シリコ
ン電極３０およびシリコン電極３１が、高融点金属シリ
サイド層１０および高融点金属シリサイド層２２に接続
されており、従来の構造と変化はない。
【００８９】しかし、このシリコン電極３０およびシリ
コン電極３１と高融点金属シリサイド層１０および高融
点金属シリサイド層２２のコンタクト部において、従来
のようなシリコン酸化膜が全く形成されていない。
【００９０】以下、この自然酸化膜が形成されずにシリ
コン電極と高融点金属シリサイド層とのコンタクトをと
るための製造工程について、以下説明する。
【００９１】まず、従来技術においては、コンタクトホ
ール２６およびコンタクトホール２８を開口した後、高
融点金属シリサイド層１０および高融点金属シリサイド
層２２の表面に形成される自然酸化膜を除去するために
約８００℃の水素雰囲気中での加熱処理を行なってい
た。しかし、上記加熱処理においては、高融点金属シリ
サイド層１０および高融点金属シリサイド層２２の表面
に形成される自然酸化膜を完全に除去することは無理で
あった。
【００９２】この実施例においては、図２０に示すグラ
フからわかるように、コンタクトホール２８およびコン
タクトホール２６を開口した後に、８５０℃以上の温度
により、水素雰囲気中にて約８０ａｔｏｍの下、約１分
間の加熱処理を行なうことにより、ほぼ完全に自然酸化
膜の除去を行なっている。
【００９３】また、さらに好ましくは、この加熱処理時
に、１００ｐｐｍのモノシランを添加することにより、 ＳｉＨ4 ＋ＳｉＯ2 →ＳｉＯ↑＋Ｈ2 の化学反応により、高融点金属シリサイド層１０および
高融点金属シリサイド層２２の上の自然酸化膜が、揮発
性のＳｉＯとなり、より効果的に、高融点金属シリサイ
ド層上の自然酸化膜を除去することが可能となる。
【００９４】なお、この場合において１００ｐｐｍより
も多くモノシランを添加すると、このモノシランが酸化
膜の除去のためだけに働かず、堆積物となってしまうた
めに、加熱処理時に添加するモノシランは、１００ｐｐ
ｍ以下である必要がある。
【００９５】次に、この発明に基づいた第５の実施例に
ついて、図面を参照して説明する。この第５の実施例に
おいて製造される半導体装置は、図１９に示す半導体装
置と同じであり、高融点金属シリサイド層１０および高
融点金属シリサイド層２２の形成工程に特徴を有してい
る。よって、この高融点金属シリサイド層１０および高
融点金属シリサイド層２２の形成工程についてのみ説明
する。
【００９６】まず、図２１を参照して、ポリシリコン層
８およびポリシリコン層２０の上に、通常のスパッタリ
ング法を用いて、厚さ３００〜５００Åの高融点金属シ
リサイド層１０ａおよび高融点金属シリサイド層２２ａ
を堆積する。
【００９７】その後、一度スパッタリング装置の炉内か
ら半導体基板を取出し、高融点金属シリサイド層１０ａ
および高融点金属シリサイド層２２ａの表面に薄い自然
酸化膜３６を形成する。
【００９８】その後、図２２を参照して、再びこの自然
酸化膜３６上に、同様にして厚さ３００〜５００Åの高
融点金属シリサイド層１０ｂおよび高融点金属シリサイ
ド層２２ｂを堆積する。
【００９９】その後、この高融点金属シリサイド層１０
ｂおよび高融点金属シリサイド層２２ｂに通ずるコンタ
クトホールを開口した後、モノシラン雰囲気中において
シリコン電極３０およびシリコン電極３１を堆積する。
【０１００】このとき、自然酸化膜３６により、シリコ
ン電極３０およびシリコン電極３１を形成するときに用
いられるモノシランが高融点金属シリサイド層１０ａお
よび高融点金属シリサイド層２２ａの下のシリコン層８
およびシリコン層２０に到達することができない。
【０１０１】したがって、従来のように、高融点金属シ
リサイド層１０ａおよび高融点金属シリサイド層２２ａ
の下のシリコン層８およびシリコン層２０の上にシリコ
ン膜が新たに形成されることがなく、高融点金属シリサ
イド層１０ａおよび高融点金属シリサイド層２２ａの持
ち上げや剥離を防止することが可能となる。
【０１０２】次に、この発明に基づいた第５の実施例に
ついて、図を参照して説明する。この第５の実施例は、
図１９に示すシリコン電極３０およびシリコン電極３１
を形成する前の加熱処理に特徴を有しているために、こ
の部分についての説明について言及する。
【０１０３】まず、図２３を参照して、コンタクトホー
ル２６およびコンタクトホール２８を開口した直後にお
いては、高融点金属シリサイド層１０および高融点金属
シリサイド層２２の表面には、自然酸化膜３４が形成さ
れている。
【０１０４】次に、この自然酸化膜３４を除去するた
め、水素雰囲気中において、７５０℃以上８２０℃以下
の加熱処理を行なう。このように、加熱処理温度の上限
が８２０℃以下であるために、上述した第４の実施例の
８５０℃よりも低いために、高融点金属シリサイド層１
０および高融点金属シリサイド層２２の表面には図２４
に示すように薄い自然酸化膜３４が存在する。
【０１０５】次に、図２５を参照して、薄い自然酸化膜
３４を含む高融点金属シリサイド層１０および高融点金
属シリサイド層２２の上に、約５８０℃においてアモル
ファスシリコン層３２ａを堆積する。このとき、自然酸
化膜３４が存在するために、アモルファスシリコン層３
２ａを形成するときのモノシランは高融点金属シリサイ
ド層下のポリシリコン層８およびポリシリコン層２０の
表面に到達することができなくなる。
【０１０６】したがって、高融点金属シリサイド層下の
ポリシリコン層の上には、新たなシリコン膜が形成され
ないために、高融点金属シリサイド層の持ち上げおよび
剥離を防止することが可能となる。
【０１０７】その後、図２６を参照して、アモルファス
シリコン３２ａをポリシリコン化するために、約７００
℃〜８５０℃の加熱処理を施すことにより、アモルファ
スシリコン層３２ａはポリシリコン層３２となる。
【０１０８】このとき、自然酸化膜３４は、ポリシリコ
ン層３２に取り込まれ、高融点金属シリサイド層１０お
よび高融点金属シリサイド層２２とシリコン電極３０お
よびシリコン電極３１との間に良好なコンタクトをとる
ことが可能となる。
【０１０９】なお、上述したアモルファスシリコン層を
ポリシリコン層とするための熱処理は、必ずしも上記工
程を必要とするものではなく、半導体装置の製造工程に
おける他の加熱処理時に同時にポリシリコン化すること
によっても、同様の効果を得ることができる。
【０１１０】なお、上記各実施例において、高融点金属
シリサイド層としてタングステンシリサイド層を用いて
いるが、これに限られることなくたとえばモリブデンシ
リサイド、ニッケルシリサイド、コバルトシリサイド、
チタンシリサイドなどを用いることによっても同様の作
用効果を得ることが可能である。
【０１１１】
【発明の効果】この発明に基づいた半導体装置の１の局
面によれば、シリコン電極を配線層で構成するシリコン
層に接続させている。
【０１１２】これにより、高融点金属シリサイド層に形
成される自然酸化膜の影響を受けることなくシリコン電
極と配線層とのコンタクトを得ることが可能となる。
【０１１３】この発明に基づいた半導体装置の他の局面
によれば、配線層の構造を第１シリコン層と高融点金属
シリサイド層と第２シリコン層との３層構造としてい
る。さらに、シリコン電極とのコンタクトを第２シリコ
ン層と行なっている。
【０１１４】これにより、高融点金属シリサイド層に形
成される自然酸化膜の影響を受けることなくシリコン電
極と配線層とのコンタクトを得ることが可能となる。
【０１１５】次に、この発明に基づいた半導体装置の製
造方法の１つの局面によれば、高融点金属シリサイド層
の表面を水素雰囲気中において８５０℃以上の温度で加
熱処理を行なっている。
【０１１６】これにより、高融点金属シリサイド層の表
面に形成された自然酸化膜をほぼ完全に除去することが
可能となる。
【０１１７】さらに好ましくは、加熱処理時に１００ｐ
ｐｍ以下のモノシランを添付することにより、高融点金
属シリサイド層の表面に形成される自然酸化膜を効果的
にかつ完全に除去することが可能となる。
【０１１８】したがって、シリコン電極とのコンタクト
において、コンタクト抵抗の低減を図ることが可能とな
る。
【０１１９】さらに好ましくは、高融点金属シリサイド
層を形成する工程において、まず第１高融点金属シリサ
イド層を形成した後、この高融点金属シリサイド層の上
に自然酸化膜を形成する。その後、この自然酸化膜の上
に第２高融点金属シリサイド層を形成する。
【０１２０】これにより、高融点金属シリサイド層の上
にシリコン層を形成するときに用いられるモノシランが
自然酸化膜のために、高融点金属シリサイド層の下にシ
リコン層に到達することができなくなる。
【０１２１】したがって、高融点金属シリサイド層の下
にシリコン層の上には、シリコン膜が新たに形成されな
いために、高融点金属シリサイド膜の持ち上げおよび剥
離を防止することが可能となる。
【０１２２】次に、この発明に基づいた半導体装置の製
造方法の他の局面によれば、高融点金属シリサイド層の
表面を水素雰囲気中において、７５０℃以上８２０℃以
下の温度で加熱処理を行なう。これにより、高融点金属
シリサイド膜の表面に形成された自然酸化膜は、完全に
除去されることなく、薄い自然酸化膜を残存することと
なる。
【０１２３】その後、この薄い自然酸化膜を含む高融点
金属シリサイド層の上にアモルファスシリコンを堆積す
る。
【０１２４】このとき、薄い自然酸化膜が残存している
ことで、高融点金属シリサイド膜下のシリコン層の上に
まで、モノシランが到達しない。したがって、高融点金
属シリサイド膜の下のシリコン層の上には、シリコン膜
が新たに形成されないために、高融点金属シリサイド膜
の持ち上げおよび剥離を防止することが可能となるその
後、アモルファスシリコンをポリシリコンとするための
加熱処理を施すことにより、自然酸化膜は消滅する。
【０１２５】したがって、シリコン電極と配線層との間
に良好なコンタクトを得ることが可能となり、信頼性の
高い半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明に基づいた第１実施例における半導体
装置の構造を示す断面図である。
【図２】この発明に基づいた第１実施例における半導体
装置の第１製造工程を示す断面図である。
【図３】この発明に基づいた第１実施例における半導体
装置の第２製造工程を示す断面図である。
【図４】この発明に基づいた第１実施例における半導体
装置の第３製造工程を示す断面図である。
【図５】この発明に基づいた第１実施例における半導体
装置の第４製造工程を示す断面図である。
【図６】この発明に基づいた第１実施例における半導体
装置の第５製造工程を示す断面図である。
【図７】この発明に基づいた第１実施例における半導体
装置の第６製造工程を示す断面図である。
【図８】この発明に基づいた第１実施例における半導体
装置の第７製造工程を示す断面図である。
【図９】この発明に基づいた第１実施例における半導体
装置の第８製造工程を示す断面図である。
【図１０】この発明に基づいた第１実施例における半導
体装置の第９製造工程を示す断面図である。
【図１１】この発明に基づいた第１実施例における半導
体装置の第１０製造工程を示す断面図である。
【図１２】この発明に基づいた第１実施例における半導
体装置の第１１製造工程を示す断面図である。
【図１３】この発明に基づいた第２実施例における半導
体装置の構造を示す断面図である。
【図１４】この発明に基づいた第２実施例における半導
体装置の製造工程の特徴部分を示す断面図である。
【図１５】この発明に基づいた第３実施例における半導
体装置の構造を示す断面図である。
【図１６】この発明に基づいた第３実施例における半導
体装置の製造工程の特徴部分を示す第１の断面図であ
る。
【図１７】この発明に基づいた第３実施例における半導
体装置の製造工程の特徴部分を示す第２の断面図であ
る。
【図１８】この発明に基づいた第３実施例における半導
体装置の製造工程の特徴部分を示す第３の断面図であ
る。
【図１９】この発明に基づいた第４実施例における半導
体装置の構造を示す断面図である。
【図２０】加熱処理温度とコンタクト抵抗の関係を示す
図である。
【図２１】この発明に基づいた第４実施例における半導
体装置の製造工程の特徴を示す第１の図である。
【図２２】この発明に基づいた第４実施例における半導
体装置の製造工程の特徴部分を示す第２の図である。
【図２３】この発明に基づいた第５実施例における半導
体装置の製造工程の特徴を示す第１の図である。
【図２４】この発明に基づいた第５実施例における半導
体装置の製造方法の特徴部分を示す第２の断面図であ
る。
【図２５】この発明に基づいた第５実施例における半導
体装置の製造工程の特徴部分を示す第３の断面図であ
る。
【図２６】この発明に基づいた第５実施例における半導
体装置の製造工程の特徴部分を示す第４の断面図であ
る。
【図２７】従来技術における問題点を示す第１の図であ
る。
【図２８】従来技術における問題点を示す第２の図であ
る。
【図２９】従来技術における問題点を示す第３の図であ
る。
【符号の説明】
２ 半導体基板 ４ 素子分離領域 ６ ゲート酸化膜 ８，２０，４０ シリコン層 １０，２２ 高融点金属シリサイド層 １２ 上部絶縁膜 １４ 低濃度不純物領域 １５ 高濃度不純物領域 １６ 側壁絶縁膜 １８ 絶縁膜 ２４ 層間絶縁膜 ２６，２８ コンタクトホール ３０，３１ シリコン電極 ３２ａ アモルファスシリコン層 ３２ シリコン層 ３４ 自然酸化膜 ３８ 側部絶縁膜 なお、図中同一符号は、同一または相当部分を示す。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 シリコン層と前記シリコン層の上に形成
    された高融点金属シリサイド層とを含む配線層と、 前記配線層の上に形成された絶縁層と、 前記絶縁層に設けられたコンタクトホールを通じて、前
    記配線層に電気的に接続されたシリコン電極と、 を備え、 前記シリコン電極は、前記シリコン層に接続されている
    半導体装置。
  2. 【請求項２】 前記シリコン電極と、前記高融点金属シ
    リサイド層との間に絶縁層を含む、請求項１に記載の半
    導体装置。
  3. 【請求項３】 第１シリコン層と前記第１シリコン層の
    上に形成された高融点金属シリサイド層と前記高融点金
    属シリサイド層の上に形成された第２シリコン層とを含
    む配線層と前記配線層の上に形成された絶縁層と、 前記絶縁層に設けられたコンタクトホールを通じて、前
    記配線層に電気的に接続されたシリコン電極と、 を備え、 前記シリコン電極は、前記第２シリコン層に接続されて
    いる半導体装置。
  4. 【請求項４】 所定厚さのシリコン層を形成する工程
    と、 前記シリコン層の上に高融点金属シリサイド層を形成す
    る工程と、 前記高融点金属シリサイド層の上に、絶縁膜を形成する
    工程と、 前記絶縁膜にフォトリソグラフィ技術により高融点金属
    シリサイド層に通ずるコンタクトホールを形成する工程
    と、 前記コンタクトホール内において露出した高融点金属シ
    リサイド層の表面を、水素雰囲気中において８５０℃以
    上の温度で加熱処理を行なう工程と、 前記加熱処理と同一の炉内において、前記コンタクトホ
    ール内にシリコンを堆積し、高融点金属シリサイド層に
    電気的に接続されたシリコン電極を形成する工程と、 を備えた半導体装置の製造方法。
  5. 【請求項５】 前記加熱処理時に、１００ｐｐｍ以下の
    モノシランを添加する、請求項４に記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記高融点金属シリサイド層を形成する
    工程は、 所定厚さの第１高融点金属シリサイド層を形成する工程
    と、 前記第１高融点金属シリサイド層を炉内から取出して、
    前記第１高融点金属シリサイド層の表面に自然酸化膜を
    形成する工程と、 前記自然酸化膜の上に所定厚さの第２高融点金属シリサ
    イド層を形成する工程とを含む、 請求項３ないし請求項４のいずれか１に記載の半導体装
    置の製造方法。
  7. 【請求項７】 所定厚さのシリコン層を形成する工程
    と、 前記シリコン層の上に高融点金属シリサイド層を形成す
    る工程と、 前記高融点金属シリサイド層の上に絶縁膜を形成する工
    程と、 前記絶縁膜にフォトリソグラフィ技術により高融点金属
    シリサイド層に通ずるコンタクトホールを形成する工程
    と、 前記コンタクトホール内において露出した高融点金属シ
    リサイド層の表面を水素雰囲気中において７５０℃以上
    ８２０℃以下の温度で加熱処理を行なう工程と、 前記加熱処理と同一の炉内において、前記コンタクトホ
    ール内にアモルファスシリコンを堆積し、所定の加熱処
    理を施すことにより、高融点金属シリサイド層に電気的
    に接続されたシリコン電極を形成する工程と、 を備えた半導体装置の製造方法。
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