JP2005285991A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高精度なリソグラフィ技術を不要にして付加抵抗を含む配線を容易に製造し、リソグラフィ工程におけるマージンを緩和してメモリセルサイズの縮小化を図る。
【解決手段】ポリシリコン層１０４上にシリサイド層１０７を有するサリサイド構造のゲート電極を備えるトランジスタを形成し、層間絶縁膜１１０を形成し、ゲート電極に接続するためのコンタクトホール１１２を開口し、コンタクトホールの底面に露呈されたシリサイド層１０７を除去し、コンタクトホールを通してゲート電極に接続されるノード配線１１１（ＮＬ１，ＮＬ２）を形成し、シリサイド層が存在しないコンタクトを高抵抗化して付加抵抗とする。コンタクトホールを利用した自己整合法によってシリサイド層を除去しているので、高精度のリソグラフィ工程が不要で製造が容易になり、リソグラフィ工程でのマージンを低減し、メモリセルサイズを縮小化する。
【選択図】図３

Description

本発明は半導体装置に関し、特に、付加抵抗を備えたＳＲＡＭ（スタティック型ランダムアクセスメモリ）等の半導体記憶装置に適用して好適な半導体装置とその製造方法に関する。

近年、ＳＲＡＭにおけるチップサイズ、ないしメモリセルの縮小化並びに大容量化が進むにつれてＳＥＲ（Soft Error Rate ）耐性の低下が問題になっている。このＳＥＲは、α線、宇宙線が例えば半導体基板に入射されると多数の電子・正孔対が発生し、ＳＲＡＭのメモリセルを構成している対をなすＮＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）の一方のＮＭＯＳトランジスタのドレインに収集される。これにより、当該ＮＭＯＳトランジスタのゲートに接続される一方の記憶ノード（Ｈノード）の電位がハイレベル（Ｈ）からローレベル（Ｌ）に変化し、この変化は対をなす他方のＮＭＯＳトランジスタのゲートに接続される記憶ノード（対極ノード）の電位がローレベル（Ｌ）からハイレベル（Ｈ）に変化し、結果として当該メモリセルの記憶情報が破壊されることになる。

このようなＳＥＲ耐性の向上を図るための技術として、メモリセルのノードに抵抗や容量を付加し、これら付加抵抗と付加容量との積で決まる時定数ＣＲで、α線、宇宙線などにより生じるＨノード電位の低下時に対極ノードがハイレベル（Ｈ）になるのを遅らせてＳＥＲ耐性を向上させる技術が提案されている。特に、付加抵抗を設ける技術として特許文献１〜４の技術がある。

特許文献１の技術は、付加抵抗を接続しないＭＯＳトランジスタのゲート電極を半導体層と金属半導体化合物層とを積層した構造、いわゆるサリサイド構造とし、付加抵抗を接続するゲート電極を半導体層のみの構造とすることで、当該半導体層の抵抗を付加抵抗として利用する技術である。この技術は特許文献２においてもほぼ同様であり、特許文献２では特にＳＲＡＭのＳＥＲについては触れられていないが、配線中に高抵抗を付加する技術として、配線をサリサイド構造とノンサリサイド構造とを併存させ、ノンサリサイド構造ではない領域においてバリアメタルを介在しない構造のコンタクトを形成することで当該コンタクトにつながる配線の高抵抗化を図る技術である。また、特許文献３の技術は、ゲート電極を構成する半導体層の一部に不純物濃度の低い領域を設け、この低不純物濃度の領域を高抵抗化して付加抵抗として構成したものである。さらに、特許文献４の技術は、ＭＯＳトランジスタのゲートとノードとの接続部を金属層とポリシリコン層との積層構造とし、この金属層とポリシリコン層との接触抵抗を付加抵抗として利用する技術である。
特開２００３−６００８７号公報 特開２０００−２６９３３８号公報 平２−１５００６２号公報 特開２００４−１３９２０号公報

特許文献１〜４の技術はいずれも低抵抗の領域の一部に高抵抗の領域を形成する技術に基づくものである。すなわち、特許文献１，２はサリサイド構造をした低抵抗の領域の一部にノンサリサイド構造の領域を形成して高抵抗を形成しており、特許文献３は低抵抗の領域の一部の不純物濃度を低くして高抵抗を形成しており、特許文献４は低抵抗の領域の一部にポリシリコン層を形成して高抵抗を形成している。このため、特許文献１〜４のいずれも高抵抗の領域を形成するためにリソグラフィ技術が必要であり、特に微細化が進んだＳＲＡＭのメモリセル内の一部に高抵抗の領域を形成するためには極めて微小でかつ高い寸法精度のリソグラフィパターンが必要となり、高抵抗を高精度に製造することが困難なものになる。また、ＳＲＡＭのメモリセル中において高抵抗としたくない箇所への影響を避ける為には、高抵抗を製造するためのリソグラフィパターンにある程度のマージンを取る必要があり、そのマージンの分だけメモリセルサイズが増大するという問題も生じる。

本発明の目的は、高精度なリソグラフィ技術を不要にして付加抵抗を含む配線を容易に製造することを可能にするとともに、リソグラフィ工程におけるマージンを緩和してメモリセルサイズの縮小化を図った半導体装置及びその製造方法を提供するものである。

本発明は、半導体層上にシリサイド層を有するサリサイド構造の導体層を備える半導体装置であって、前記導体層は上層配線に接続するコンタクト接続領域にのみシリサイド層が存在しないことを特徴とする。すなわち、本発明を、一対の駆動トランジスタを備え、一方の駆動トランジスタのゲート電極と他方の駆動トランジスタのドレインとをノード配線により接続するとともに、当該ノード配線に付加抵抗を接続したメモリセルを備えるＳＲＡＭ構成の半導体装置に適用する場合に、ゲート電極をサリサイド構造とし、ゲート電極の上層に配設されるノード配線をゲート電極にコンタクトで接続し、当該コンタクトの接続領域にのみシリサイド層が存在しない構成とする。この場合、導体層又はゲート電極を覆う層間絶縁膜を備え、層間絶縁膜に開口されたコンタクトホールを通して上層配線又はノード配線が導体層又はゲート電極に接続する構成とされ、コンタクトホールの底面においてのみシリサイド層が存在していない構成とする。

また、本発明は、半導体層上にシリサイド層を有するサリサイド構造の導体層を形成する工程と、導体層を被覆する層間絶縁膜を形成する工程と、層間絶縁膜に導体層のシリサイド層を露呈するコンタクトホールを開口する工程と、コンタクトホール内に露呈されたシリサイド層を自己整合的に除去する工程と、コンタクトホールを通して上層配線を導体層に接続する工程とを含んでいる。

本発明は一対の駆動トランジスタを備え、一方の駆動トランジスタのゲート電極と他方の駆動トランジスタのドレインとをノード配線により接続するとともに、当該ノード配線に付加抵抗を接続したメモリセルを備えるＳＲＡＭ構成の半導体装置を製造する際には、半導体層上にシリサイド層を有するサリサイド構造のゲート電極と、ソース・ドレイン領域とを備える複数のＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタを覆う層間絶縁膜を形成する工程と、少なくとも前記ＭＯＳトランジスタのうち前記駆動トランジスタのゲート電極に電気接続を行うためのコンタクトホールを前記層間絶縁膜に開口する工程と、前記駆動トランジスタのゲート電極に電気接続を行うコンタクトホールの底面に露呈された前記シリサイド層を除去する工程と、前記コンタクトホールを通して前記ゲート電極に電気接続されるノード配線を形成する工程を含んでいる。

本発明の製造方法においては、駆動トランジスタのゲート電極に電気接続を行うコンタクトホールと共に当該コンタクトホール以外の他のコンタクトホールを同時に開口した後、当該他のコンタクトホールをマスクで覆う工程を備え、マスクで覆われていないコンタクトホール内のシリサイド層を除去することが好ましい。また、層間絶縁膜の表面に前記シリサイド層とのエッチング選択比の大きなエッチングストッパ層を形成する工程を備えることが好ましい。

本発明の半導体装置によれば、上層配線又はノード配線が電気接続される導体層又はゲート電極には、当該接続のコンタクト領域にシリサイド層が存在せず、導体層又はゲート電極に直接接続されているため、シリサイド層による低抵抗化が行われず、これらのコンタクトにおける電気抵抗が高くなり、結果として上層配線又はノード配線に高抵抗を付加した配線となる。

また、本発明の製造方法では、層間絶縁膜に開口したコンタクトホールを利用した自己整合法によって導体層又はゲート電極上のシリサイド層を除去しているので、サリサイドを選択的に形成するための高精度のリソグラフィ工程が不要になり、製造が容易なものになる。また、シリサイド層を選択的に除去する際にコンタクトホールを利用した自己整合法を利用しているので、リソグラフィパターンにある程度のマージンを確保する必要はなく、メモリセルサイズが増大することもない。

本発明の実施例１を図面を参照して説明する。図１は本発明を６個のＭＯＳトランジスタで構成した、いわゆる６Ｔｒメモリセルで構成されるＳＲＡＭに適用した実施例１の等価回路図である。図１に示すように、前記メモリセルＭＣはそれぞれＮＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）からなる一対の駆動トランジスタＱ３，Ｑ４と、これら駆動トランジスタＱ３，Ｑ４にそれぞれソース・ドレインが縦続接続されるＰＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）からなる一対の負荷トランジスタＱ１，Ｑ２と、これら駆動トランジスタＱ３，Ｑ４と負荷トランジスタＱ１，Ｑ２の接続点であるノードＮ１，Ｎ２にソース・ドレインが接続されるＮＭＯＳトランジスタからなる一対の転送トランジスタＱ５，Ｑ６とで構成されている。

すなわち、一方の前記負荷トランジスタＱ１のソースは電源ＶＤＤに接続され、ドレインは駆動トランジスタＱ３のドレインに接続され、ゲートは駆動トランジスタＱ３のゲートに接続される。また、駆動トランジスタＱ３のソースは接地ＧＮＤに接続される。前記駆動トランジスタＱ３のドレインは第１ノードとして付加抵抗Ｒ１を含むノード配線ＮＬ１によって対向する駆動トランジスタＱ４のゲートに接続される。さらに、前記駆動トランジスタＱ３のドレインは転送トランジスタＱ５を介してデジット線ＤＬ１に接続されている。また、他方の前記負荷トランジスタＱ２のソースは電源ＶＤＤに接続され、ドレインは駆動トランジスタＱ４のドレインに接続され、ゲートは駆動トランジスタＱ４のゲートに接続される。また、駆動トランジスタＱ４のソースは接地ＧＮＤに接続される。前記駆動トランジスタＱ４のドレインは第２ノードＮ２として付加抵抗Ｒ２を含むノード配線ＮＬ２によって対向する駆動トランジスタＱ３のゲートに接続される。前記駆動トランジスタＱ４のドレインは転送トランジスタＱ６を介してデジット線ＤＬ２に接続されている。そして、これら転送トランジスタＱ５，Ｑ６の各ゲートはワード線ＷＬに接続されている。

図２は前記メモリセルのレイアウト図である。図２（ａ）はシリコン基板１０１に形成された拡散層及びポリシリコン層であり、Ｎ型拡散層１０２とＰ型拡散層１０３が所要のパターンに形成され、これらの拡散層１０２，１０３と交差するように所要パターンのポリシリコン層１０４が形成されている。このポリシリコン層１０４は前記各ＭＯＳトランジスタのゲートとなるゲート電極（Ｇ１，Ｇ２）及びワード線（ＷＬ）となるゲート電極（Ｇ３）を構成するものであり、これら拡散層１０２，１０３とポリシリコン層１０４とによって同図に示すようにそれぞれ対をなす前記ＰＭＯＳトランジスタＱ１，Ｑ２、ＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６が形成される。図２（ｂ）はアルミニウム層からなる第１配線層１１１であり、前記各拡散層１０２，１０３及びポリシリコン層１０４に対してコンタクトＣ（総称）を介して電気接続されている。この第１配線層１１１は一部において前記ＰＭＯＳトランジスタＱ１，Ｑ２、ＮＭＯＳトランジスタＱ３，Ｑ４を相互に接続しており、特にコンタクトＣ１１とＣ１２との間、及びコンタクトＣ２１とＣ２２との間の配線領域は前記第１ノードＮ１、第２ノードＮ２を対向している駆動トランジスタＱ３，Ｑ４のゲートに接続するノード配線ＮＬ１，ＮＬ２として構成されている。図２（ｃ）は前記デジット線ＤＬ１，ＤＬ２を構成している第２配線層１２１であり、ビア（スルーホール）１２２によって下層の第１配線層１１１に接続される。

図３（ａ），（ｂ）は図２（ｂ）のＡＡ線、ＢＢ線に沿う断面図であり、特に同図に示した第１配線層１１１に設けたコンタクトＣ１１，Ｃ２１を含む構造を示すものである。シリコン基板１０１の主面に設けられた素子分離絶縁膜１０５により前記Ｎ型拡散層１０２，Ｐ型拡散層１０３が区画形成されている。また、前記シリコン基板１０１の主面上にはゲート絶縁膜１０６を介してポリシリコン層１０４が形成され、前記各トランジスタＱ１〜Ｑ６のゲートを構成するゲート電極Ｇ１，Ｇ２，Ｇ３（ワード線ＷＬ）が形成されている。ここで、ゲート電極Ｇ１，Ｇ２，Ｇ３（ワード線ＷＬ）は、前記ポリシリコン層１０５の表面にＴｉ（チタン）、Ｃｏ（コバルト）等のシリサイド層１０７が形成されており、このシリサイド層１０７によってポリシリコン層１０４の低抵抗化が図られている。また、前記シリサイド層１０７は前記Ｎ型拡散層１０２及びＰ型拡散層１０３の表面にも形成されてこれらの低抵抗化が図られている。なお、実施例１ではポリシリコン層１０４の側壁には絶縁膜のサイドウォール１０８が形成されている。そして、全面に層間絶縁膜１１０が形成され、この層間絶縁膜１１０にコンタクトホール１１２が開口され、このコンタクトホール１１２により前記コンタクトＣが形成されている。ここで、前記コンタクトホール１１２の内面にはＴｉＮ（窒化チタン）／Ｔｉ構造のバリアメタル層１１３が形成されるとともに、このバリアメタル層１１３内にＷ（タングステン）が埋設されてコンタクトプラグ１１４が形成されている。ここで、前記コンタクトホール１１２内では、その下層の前記ポリシリコン層１０４の表面に形成されているシリサイド層１０７はコンタクトホール１１２の底面において除去されており、前記バリアメタル層１１３は前記ポリシリコン層１０４に直接接続された構成となっている。そして、その上に形成されたアルミニウムからなる第１配線層１１１の一部によって前記ノード配線ＮＬ１，ＮＬ２が構成されている。

図４は以上の構成のメモリセルを製造する方法を説明するための工程断面図であり、図３（ａ），（ｂ）に対応する図である。先ず、図４（ａ１），（ｂ１）に示すように、シリコン基板１０１に素子分離絶縁膜１０５を形成した後、当該シリコン基板１０１の全面にゲート酸化膜１０６を形成し、その上にポリシリコン層１０４を形成する。そして、前記ポリシリコン層１０４を選択的にパターニングしてゲート電極Ｇ１，Ｇ２，Ｇ３（ワード線ＷＬ）を形成し、続いてこれらのゲート電極の側面にサイドウォール１０８を形成した後、これらを利用した自己整合法によりシリコン基板１０１に不純物を注入してＮ型拡散層１０２とＰ型拡散層１０３を形成する。さらに、全面にＴｉ，Ｃｏを積層し、かつ熱処理することでポリシリコン層１０４と拡散層１０２，１０３の表面にシリサイド層１０７を形成する。しかる上で、これらを覆うように層間絶縁膜１１０を形成する。

次いで、図４（ａ２），（ｂ２）に示すように、前記層間絶縁膜１１０の所要箇所にコンタクトホール１１２を開口する。このコンタクトホール１１２は前記シリサイド層１０７に達するまで開口する。そして、図４（ａ３），（ｂ３）に示すように、前記コンタクトＣ１１，Ｃ２１のコンタクトホール１１２を除く領域のコンタクトホール１１２をフォトレジストからなるレジストマスク１３１によって被覆した上で、被覆されていないコンタクトホール１１２（Ｃ１１，Ｃ２１）の底面に露呈しているシリサイド層１０７をドライエッチング又はウェットエッチング、もしくはドライエッチングとウェットエッチングを組み合わせた技術により自己整合的にエッチング除去する。これにより、コンタクトホール１１２（Ｃ１１，Ｃ２１）の底面においてのみシリサイド層１０７が除去され、この部分だけにポリシリコン層１０４が露呈されることになる。

次いで、前記レジストマスク１３１を除去した後、図３（ａ），（ｂ）に示したように、Ｔｉ／ＴｉＮをスパッタ技術等を用いて成膜してバリアメタル層１１３を形成し、さらに、ＣＶＤ技術等を用いてコンタクトプラグを構成するＷ層１１４を成膜し、その後ＣＭＰ（化学的機械研磨）技術もしくはエッチバック技術を用いて層間絶縁膜１１０上のこれらのＷ層１１４、バリアメタル層１１３を除去する。さらに、その上にアルミニウム層を形成し、これを所要のパターンにパターニングして第１配線層１１１を形成する。さらに、図示は省略するがその上に第２層間絶縁膜を形成し、コンタクトを介してアルミニウム膜による第２配線層１２１（図２（ｃ）参照）を形成し、デジット線ＤＬ１，ＤＬ２をパターニングすることによりメモリセルＭＣが完成される。

以上のように製造された実施例１のメモリセルでは、各ＭＯＳトランジスタＱ１〜Ｑ４のゲート電極Ｇ１，Ｇ２は表面にシリサイド層１０７を有するポリシリコン層１０４で形成されるため、ゲート電極自体は低抵抗に構成できる。勿論ワード線ＷＬとしてのＭＯＳトランジスタＱ５，Ｑ６のゲート電極Ｇ３も同様であり、低抵抗に構成される。その一方で、当該ゲート電極Ｇ１，Ｇ２と対向する駆動トランジスタのドレインとを接続する第１配線層１１１からなるノード配線ＮＬ１，ＮＬ２は、Ｗ／ＴｉＮ／Ｔｉ構造のコンタクトＣ１１，Ｃ２１において、シリサイド層１０７を介することなくポリシリコン層１０４に直接接続された構成となっている。そのため、このコンタクトＣ１１，Ｃ２１における第１配線層１１１とポリシリコン層１０４との接続構造は、シリサイド層１０７を介して接続している場合に比較してコンタクト抵抗が高くなり、結果として図１に示したようにノード配線ＮＬ１，ＮＬ２に高抵抗Ｒ１，Ｒ２を付加した等価回路が構成されることになる。前記付加抵抗Ｒ１，Ｒ２を接続しない配線の他のコンタクトＣではコンタクトホール１１２の底面のシリサイド層１０７は除去されていないため、上層の配線層１１１とポリシリコン層１０４のコンタクト抵抗が低抵抗に構成できることは言うまでもない。

また、実施例１のメモリセルの製造方法では、層間絶縁膜１１０に開口したコンタクトホール１１２を利用した自己整合法によってポリシリコン層１０４上のシリサイド層１０７を除去すればよいので、特許文献１〜４のようにサリサイドを選択的に形成するための高精度のリソグラフィ工程が不要になり、容易に製造することができるようになる。特に、ポリシリコン層１０４上のシリサイド層１０７を選択的に除去するためにコンタクトホールを利用した自己整合法を利用することで、リソグラフィパターンにある程度のマージンを確保する必要はなく、メモリセルサイズが増大することもない。

実施例２は実施例１と製造工程の一部が相違しており、最終的に製造されるメモリセルの構造は実施例１とほぼ同じである。図５は実施例２の製造工程を示す図であり、実施例１の図４に対応する図である。先ず、図５（ａ１），（ｂ１）に示すように、実施例１と同様に層間絶縁膜１１０を形成した後、当該層間絶縁膜１１０の表面にエッチングストッパ膜１１５を形成しておく。このエッチングストッパ膜１１５は後工程でシリサイド層１０７をエッチングする際に層間絶縁膜１１０の表面がダメージを受けないようにするためのものである。例えば、前記シリサイド層並びに層間膜に対して、エッチング選択比が高い材料を用いる。

しかる後、図５（ａ２），（ｂ２）に示すように、前記エッチングストッパ膜１１５及び層間絶縁膜１１０を選択エッチングして所定の位置にコンタクトホール１１２を開口する。これにより、実施例１と同様に、コンタクトホール１１２の底面にのみシリサイド層を露出させることができる。しかる上で、図５（ａ３），（ｂ３）に示すように、実施例１と同様に所定のコンタクトホール１１２を覆うレジストマスク１３１を形成し、このレジストマスク１３１並びにエッチングストッパ層１１５をマスクにドライエッチング又はウェットエッチング、もしくはドライエッチングとウェットエッチングを組み合わせた技術によりコンタクトホール１１２（Ｃ１１，Ｃ２１）の底面に露呈されているシリサイド層１０７を自己整合的に除去する。これにより、コンタクトホール１１２（Ｃ１１，Ｃ２１）の底面にポリシリコン層１０４が露出される。

以下の工程は実施例１と同様であり、図３（ａ），（ｂ）に示したと同様のメモリセルを製造することができる。実施例２のメモリセルにおいても、各トランジスタのゲート電極Ｇ１，Ｇ２及びワード線ＷＬとしてのゲート電極Ｇ３は表面にシリサイド層１０７を有するポリシリコン層１０４で形成されるため低抵抗に構成できる。その一方で、当該ゲート電極Ｇ１，Ｇ２と対向する駆動トランジスタＱ３，Ｑ４のドレインとを接続する第１配線層１１１からなるノード配線ＮＬ１，ＮＬ２はコンタクトＣ１１，Ｃ２１において、シリサイド層１０７を介することなくポリシリコン層１０４に直接接続された構成となっているので、このコンタクトＣ１１，Ｃ２１における第１配線層１１１とポリシリコン層１０４との接続はシリサイド層１０７を介して接続している場合に比較してコンタクト抵抗が高くなり、結果としてノード配線ＮＬ１，ＮＬ２に高抵抗Ｒ１，Ｒ２を付加することができ、図１の等価回路が構成されることになる。

また、実施例２の製造方法でも、層間絶縁膜１１０に開口したコンタクトホール１１２を利用した自己整合法によってポリシリコン層１０４上のシリサイド層１０７を除去すればよいので、特許文献１〜４のようにサリサイドを選択的に形成するための高精度のリソグラフィ工程が不要になり、容易に製造することができるようになる。特に、ポリシリコン層１０４上のシリサイド層１０７を選択的に除去するためにコンタクトホールを利用した自己整合法を利用しているので、リソグラフィパターンにある程度のマージンを確保する必要はなく、メモリセルサイズが増大することもない。さらに実施例２では、層間絶縁膜１１０上に形成したエッチングストッパ膜１１５によってレジストマスク１３１で被覆されないコンタクトホール１１２（Ｃ１１，Ｃ２１）の周囲の層間絶縁膜に対するダメージが防止でき、当該層間絶縁膜１１０の表面を掘り下げることがなくなるので、コンタクト形状に異常をきたすことがなく、信頼性のあるコンタクトが得られる。

本発明はＳＲＡＭのメモリセルの付加抵抗に適用されるのみではなく、ポリシリコン層上にシリサイド層を備えるサリサイド構造の配線に対して付加抵抗をコンタクト接続する構成であれば、当該コンタクトのコンタクトホールの底面のシリサイド層を自己整合的に除去するのみで本発明を適用することが可能である。

本発明が適用されるＳＲＡＭメモリセルの等価回路図である。 図１のメモリセルの層別のレイアウト図である。 図２のＡＡ線、ＢＢ線に沿う断面図である。 実施例１の製造方法の工程一部を示す断面図である。 実施例２の製造方法の工程一部を示す断面図である。

符号の説明

１０１ シリコン基板
１０２ Ｎ型拡散層
１０３ Ｐ型拡散層
１０４ ポリシリコン層
１０５ 素子分離絶縁膜
１０６ ゲート絶縁膜
１０７ シリサイド層
１０８ サイドウォール
１１０ 層間絶縁膜
１１１ 第１配線層
１１２ コンタクトホール
１１３ バリアメタル層
１１４ コンタクトプラグ
１１５ エッチングストッパ膜
１２１ 第２配線層
１３１ レジストマスク
Ｑ１〜Ｑ６ ＭＯＳトランジスタ
Ｎ１，Ｎ２ ノード
ＮＬ１，ＮＬ２ ノード配線
Ｒ１，Ｒ２ 付加抵抗
Ｃ（Ｃ１１，Ｃ２１） コンタクト
ＭＣ メモリセル
Ｇ１，Ｇ２，Ｇ３ ゲート電極
ＷＬ ワード線
ＤＬ１，ＤＬ２ デジット線

Claims (8)

1. 半導体層上にシリサイド層を有するサリサイド構造の導体層を備える半導体装置であって、前記導体層は上層配線に接続するコンタクト接続領域にのみ前記シリサイド層が存在しないことを特徴とする半導体装置。
2. 前記導体層はＭＯＳトランジスタのゲート電極であり、前記コンタクトの底面においてのみ前記シリサイド層が存在しないことを特徴とする請求項１に記載の半導体装置。
3. 一対の駆動トランジスタを備え、一方の駆動トランジスタのゲート電極と他方の駆動トランジスタのドレインとをノード配線により接続するとともに、当該ノード配線に付加抵抗を接続したメモリセルを備えるＳＲＡＭ構成の半導体装置であって、前記ゲート電極をサリサイド構造とし、前記ゲート電極の上層に配設される前記ノード配線を前記ゲート電極にコンタクトで接続し、当該コンタクトの接続領域にのみシリサイド層が存在しないことを特徴とする請求項２に記載の半導体装置。
4. 前記導体層又は前記ゲート電極を覆う層間絶縁膜を備え、前記層間絶縁膜に開口されたコンタクトホールを通して前記上層配線又は前記ノード配線が前記導体層又は前記ゲート電極に接続する構成とされ、前記コンタクトホールの底面においてのみ前記シリサイド層が存在していないことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
5. 半導体層上にシリサイド層を有するサリサイド構造の導体層を形成する工程と、前記導体層を被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜に前記導体層のシリサイド層を露呈するコンタクトホールを開口する工程と、前記コンタクトホール内に露呈された前記シリサイド層を自己整合的に除去する工程と、前記コンタクトホールを通して上層配線を前記導体層に接続する工程とを含むことを特徴とする半導体装置の製造方法。
6. 一対の駆動トランジスタを備え、一方の駆動トランジスタのゲート電極と他方の駆動トランジスタのドレインとをノード配線により接続するとともに、当該ノード配線に付加抵抗を接続したメモリセルを備えるＳＲＡＭ構成の半導体装置の製造方法であって、半導体層上にシリサイド層を有するサリサイド構造のゲート電極と、ソース・ドレイン領域とを備える複数のＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタを覆う層間絶縁膜を形成する工程と、少なくとも前記ＭＯＳトランジスタのうち前記駆動トランジスタのゲート電極に電気接続を行うためのコンタクトホールを前記層間絶縁膜に開口する工程と、前記駆動トランジスタのゲート電極に電気接続を行うコンタクトホールの底面に露呈された前記シリサイド層を除去する工程と、前記コンタクトホールを通して前記ゲート電極に電気接続されるノード配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
7. 前記駆動トランジスタのゲート電極に電気接続を行うコンタクトホールと共に当該コンタクトホール以外の他のコンタクトホールを同時に開口した後、当該他のコンタクトホールをマスクで覆う工程を備え、前記マスクで覆われていないコンタクトホール内の前記シリサイド層を除去することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記層間絶縁膜の表面に前記シリサイド層とのエッチング選択比の大きなエッチングストッパ層を形成する工程を備えることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
   
   

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