JPH05102430A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05102430A JPH05102430A JP4073890A JP7389092A JPH05102430A JP H05102430 A JPH05102430 A JP H05102430A JP 4073890 A JP4073890 A JP 4073890A JP 7389092 A JP7389092 A JP 7389092A JP H05102430 A JPH05102430 A JP H05102430A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【構成】 本発明は、Ｐ型半導体基板１上に形成された
メモリセルアレイ領域２０１と、メモリセルアレイ領域
２０１の上方に、メモリセルアレイ領域と電気的に接続
するように形成された周辺回路領域２０２とを備えてい
る。 【効果】 上記のように構成することにより、半導体チ
ップの面積の大部分がメモリセルアレイ領域として利用
される。これにより、半導体装置の集積度をより向上さ
せることができる。
メモリセルアレイ領域２０１と、メモリセルアレイ領域
２０１の上方に、メモリセルアレイ領域と電気的に接続
するように形成された周辺回路領域２０２とを備えてい
る。 【効果】 上記のように構成することにより、半導体チ
ップの面積の大部分がメモリセルアレイ領域として利用
される。これにより、半導体装置の集積度をより向上さ
せることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、データ信号の記憶保持を行な
うＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）およびその製造方法に関する。
の製造方法に関し、特に、データ信号の記憶保持を行な
うＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）およびその製造方法に関する。
【０００２】
【従来の技術】従来、記憶情報のランダムな入出力が可
能な半導体装置として、ＤＲＡＭが知られている。一般
に、ＤＲＡＭは、多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイ部と、外部との入出力に必要な周
辺回路部とから構成されている。
能な半導体装置として、ＤＲＡＭが知られている。一般
に、ＤＲＡＭは、多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイ部と、外部との入出力に必要な周
辺回路部とから構成されている。
【０００３】図３０は、従来のＤＲＡＭの構成を示した
ブロック図である。図３０を参照して、従来のＤＲＡＭ
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ６１と、単位記憶回路を構成するメモリセルを選
択するための信号を外部から受け、ワード線を選択する
ためのＸ−アドレスバッファ・デコーダ６２と、メモリ
セルを選択するための信号を外部から受け、ビット線を
選択するためのＹ−アドレスバッファ・デコーダ６３
と、メモリセルに蓄積された信号を増幅して読出すため
のセンスアンプ６４と、外部にデータを出力するための
データ出力バッファ６５と、データの書込み／読出しの
指示を行なうためのＲ（Ｒｅａｄ）／Ｗ（Ｗｒｉｔｅ）
制御回路６６とを備えている。
ブロック図である。図３０を参照して、従来のＤＲＡＭ
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ６１と、単位記憶回路を構成するメモリセルを選
択するための信号を外部から受け、ワード線を選択する
ためのＸ−アドレスバッファ・デコーダ６２と、メモリ
セルを選択するための信号を外部から受け、ビット線を
選択するためのＹ−アドレスバッファ・デコーダ６３
と、メモリセルに蓄積された信号を増幅して読出すため
のセンスアンプ６４と、外部にデータを出力するための
データ出力バッファ６５と、データの書込み／読出しの
指示を行なうためのＲ（Ｒｅａｄ）／Ｗ（Ｗｒｉｔｅ）
制御回路６６とを備えている。
【０００４】メモリセルアレイ６１には、複数のワード
線および複数のビット線が互いに交差するように配置さ
れている。これらのワード線とビット線との各交点に
は、メモリセル（図示せず）が設けられている。メモリ
セルの選択は、Ｘ−アドレスバッファ・デコーダ６２に
よって選択された１つのワード線と、Ｙ−アドレスバッ
ファ・デコーダ６３によって選択された１つのビット線
との交点に基づいて行なわれる。選択されたメモリセル
に、データが書込まれ、または、選択されたメモリセル
に蓄えられていたデータが読出される。このデータの書
込み／読出しの指示は、Ｒ／Ｗ制御回路６６によって与
えられる読出し／書込み制御信号（Ｒ／Ｗ）によって行
なわれる。
線および複数のビット線が互いに交差するように配置さ
れている。これらのワード線とビット線との各交点に
は、メモリセル（図示せず）が設けられている。メモリ
セルの選択は、Ｘ−アドレスバッファ・デコーダ６２に
よって選択された１つのワード線と、Ｙ−アドレスバッ
ファ・デコーダ６３によって選択された１つのビット線
との交点に基づいて行なわれる。選択されたメモリセル
に、データが書込まれ、または、選択されたメモリセル
に蓄えられていたデータが読出される。このデータの書
込み／読出しの指示は、Ｒ／Ｗ制御回路６６によって与
えられる読出し／書込み制御信号（Ｒ／Ｗ）によって行
なわれる。
【０００５】データの書込み時には、入力データ（Ｄｉ
ｎ）がＲ／Ｗ制御回路６６を介して、選択されたメモリ
セルに入力される。データの読出し時には、選択された
メモリセルに蓄えられているデータが、センスアンプ６
４によって検出される。検出されたデータは、センスア
ンプ６４によって増幅される。増幅されたデータは、デ
ータ出力バッファ６５を介して出力データ（Ｄｏｕｔ）
として外部へ出力される。
ｎ）がＲ／Ｗ制御回路６６を介して、選択されたメモリ
セルに入力される。データの読出し時には、選択された
メモリセルに蓄えられているデータが、センスアンプ６
４によって検出される。検出されたデータは、センスア
ンプ６４によって増幅される。増幅されたデータは、デ
ータ出力バッファ６５を介して出力データ（Ｄｏｕｔ）
として外部へ出力される。
【０００６】図３１は、ＤＲＡＭのメモリセルの等価回
路図である。図３１を参照して、メモリセルアレイ６１
（図３０参照）に含まれる１つのメモリセル８０は、１
組の電界効果型トランジスタ６７と、キャパシタ６８と
から構成される。電界効果型トランジスタ６７のゲート
電極は、ワード線６９に接続される。キャパシタ６８に
接続される側の電界効果型トランジスタ６７のソース／
ドレイン電極は、ビット線７０に接続される。
路図である。図３１を参照して、メモリセルアレイ６１
（図３０参照）に含まれる１つのメモリセル８０は、１
組の電界効果型トランジスタ６７と、キャパシタ６８と
から構成される。電界効果型トランジスタ６７のゲート
電極は、ワード線６９に接続される。キャパシタ６８に
接続される側の電界効果型トランジスタ６７のソース／
ドレイン電極は、ビット線７０に接続される。
【０００７】次に、メモリセルの書込み／読出し動作を
説明する。データの書込み時には、ワード線９に所定の
電位が印加される。それによって、電界効果型トランジ
スタ６７が導通し、ビット線７０に印加された電荷がキ
ャパシタ６８に蓄えられる。
説明する。データの書込み時には、ワード線９に所定の
電位が印加される。それによって、電界効果型トランジ
スタ６７が導通し、ビット線７０に印加された電荷がキ
ャパシタ６８に蓄えられる。
【０００８】データの読出し時には、ワード線６９に所
定の電位が印加される。それによって、電界効果型トラ
ンジスタ６７が導通する。そして、キャパシタ６８に蓄
えられていた電荷がビット線７０を介して取出される。
このようにしてメモリセルの書込み／読出し動作が行な
われる。
定の電位が印加される。それによって、電界効果型トラ
ンジスタ６７が導通する。そして、キャパシタ６８に蓄
えられていた電荷がビット線７０を介して取出される。
このようにしてメモリセルの書込み／読出し動作が行な
われる。
【０００９】図３２は、従来のＤＲＡＭの断面構造を示
した断面図である。図３３は、図３２に示したＤＲＡＭ
の平面レイアウト図である。
した断面図である。図３３は、図３２に示したＤＲＡＭ
の平面レイアウト図である。
【００１０】図３２および図３３を参照して、従来のＤ
ＲＡＭは、メモリセルアレイ部２０１と、周辺回路部２
０２とから構成されている。
ＲＡＭは、メモリセルアレイ部２０１と、周辺回路部２
０２とから構成されている。
【００１１】メモリセルアレイ部２０１は、Ｐ型半導体
基板１０１と、素子分離のためのフィールド酸化膜１０
２と、フィールド酸化膜１０２下に形成された素子分離
用Ｐ型拡散層１０３と、フィールド酸化膜１０２に隣接
して形成されたｎ型ソース・ドレイン拡散層１０５と、
ｎ型ソース・ドレイン拡散層１０５から所定の間隔を隔
てて形成されたｎ型ソース・ドレイン拡散層１０４と、
ｎ型ソース・ドレイン拡散層１０４，１０５間およびフ
ィールド酸化膜１０２上にゲート酸化膜１０６を介して
形成されたゲート電極１０７と、ゲート電極１０７の上
面部分に形成された上部絶縁膜１０８と、ゲート電極１
０７の側壁部分に形成された側壁絶縁膜１０９とを備え
ている。ここで、１対のｎ型ソース・ドレイン拡散層１
０４，１０５と、ゲート電極１０７とにより電界効果型
トランジスタが構成されている。
基板１０１と、素子分離のためのフィールド酸化膜１０
２と、フィールド酸化膜１０２下に形成された素子分離
用Ｐ型拡散層１０３と、フィールド酸化膜１０２に隣接
して形成されたｎ型ソース・ドレイン拡散層１０５と、
ｎ型ソース・ドレイン拡散層１０５から所定の間隔を隔
てて形成されたｎ型ソース・ドレイン拡散層１０４と、
ｎ型ソース・ドレイン拡散層１０４，１０５間およびフ
ィールド酸化膜１０２上にゲート酸化膜１０６を介して
形成されたゲート電極１０７と、ゲート電極１０７の上
面部分に形成された上部絶縁膜１０８と、ゲート電極１
０７の側壁部分に形成された側壁絶縁膜１０９とを備え
ている。ここで、１対のｎ型ソース・ドレイン拡散層１
０４，１０５と、ゲート電極１０７とにより電界効果型
トランジスタが構成されている。
【００１２】メモリセルアレイ部２０１は、さらに、ｎ
型ソース・ドレイン拡散層１０５に電気的に接続され、
ゲート電極１０７の上方に延びるように形成されたスト
レージノード１１０と、ストレージノード１１０上にキ
ャパシタ絶縁膜１１１を介して形成されたセルプレート
１１２とを備えている。ストレージノード１１０と、キ
ャパシタ絶縁膜１１１と、セルプレート１１２とによっ
て、信号電荷を蓄積するためのキャパシタが構成されて
いる。
型ソース・ドレイン拡散層１０５に電気的に接続され、
ゲート電極１０７の上方に延びるように形成されたスト
レージノード１１０と、ストレージノード１１０上にキ
ャパシタ絶縁膜１１１を介して形成されたセルプレート
１１２とを備えている。ストレージノード１１０と、キ
ャパシタ絶縁膜１１１と、セルプレート１１２とによっ
て、信号電荷を蓄積するためのキャパシタが構成されて
いる。
【００１３】メモリセルアレイ部２０１は、さらに、全
面を覆うように形成されｎ型ソース・ドレイン拡散層１
０４上にコンタクトホール１１３ｂを有する層間絶縁膜
１１３と、コンタクトホール１１３ｂを介してｎ型ソー
ス・ドレイン拡散層１０４に対して電気的に接続され、
セルプレート１１２の上方に延びるように形成された多
結晶シリコン層（ポリシリコン層）からなるビット線１
１４とを備えている。
面を覆うように形成されｎ型ソース・ドレイン拡散層１
０４上にコンタクトホール１１３ｂを有する層間絶縁膜
１１３と、コンタクトホール１１３ｂを介してｎ型ソー
ス・ドレイン拡散層１０４に対して電気的に接続され、
セルプレート１１２の上方に延びるように形成された多
結晶シリコン層（ポリシリコン層）からなるビット線１
１４とを備えている。
【００１４】周辺回路部２０２は、不純物拡散層１１６
を備えている。この不純物拡散層１１６には、層間絶縁
膜１１３に設けられたコンタクトホール１１３ａを介し
てビット線１１４が電気的に接続されている。なお、不
純物拡散層１１６は、周辺回路部２０２の一端を示すも
のであり、この不純物拡散層１１６に隣接して複数のト
ランジスタ等の周辺回路（図示せず）が形成されてい
る。
を備えている。この不純物拡散層１１６には、層間絶縁
膜１１３に設けられたコンタクトホール１１３ａを介し
てビット線１１４が電気的に接続されている。なお、不
純物拡散層１１６は、周辺回路部２０２の一端を示すも
のであり、この不純物拡散層１１６に隣接して複数のト
ランジスタ等の周辺回路（図示せず）が形成されてい
る。
【００１５】図３４ないし図４４は、図３２に示したＤ
ＲＡＭの製造プロセスを説明するための断面図である。
ＲＡＭの製造プロセスを説明するための断面図である。
【００１６】図３４ないし図４４を参照して、次に製造
プロセスについて説明する。まず、図３４に示すよう
に、Ｓｉ基板からなるＰ型半導体基板１０１上に、ＬＯ
ＣＯＳ法を用いて、素子分離用のフィールド酸化膜１０
２を形成する。フィールド酸化膜１０２にボロン（Ｂ）
をイオン注入することにより、素子分離を強化するため
の素子分離用Ｐ型拡散層１０３を形成する。
プロセスについて説明する。まず、図３４に示すよう
に、Ｓｉ基板からなるＰ型半導体基板１０１上に、ＬＯ
ＣＯＳ法を用いて、素子分離用のフィールド酸化膜１０
２を形成する。フィールド酸化膜１０２にボロン（Ｂ）
をイオン注入することにより、素子分離を強化するため
の素子分離用Ｐ型拡散層１０３を形成する。
【００１７】次に、図３５に示すように、ゲート酸化膜
（層）１０６、ゲート電極（層）１０７および上部絶縁
膜（層）１０８をそれぞれ形成する。上部絶縁膜（層）
１０８上の所定領域に、フォトレジストパターン１２２
を形成する。
（層）１０６、ゲート電極（層）１０７および上部絶縁
膜（層）１０８をそれぞれ形成する。上部絶縁膜（層）
１０８上の所定領域に、フォトレジストパターン１２２
を形成する。
【００１８】次に、図３６に示すように、フォトレジス
トパターン１２２（図３５参照）をマスクとして、異方
性エッチングをすることにより、ゲート電極１０７およ
び上部絶縁膜１０８を形成する。ゲート電極１０７およ
び上部絶縁膜１０８をマスクとして、Ｐ型半導体基板１
０１に不純物をイオン注入する。これによって、ｎ型ソ
ース・ドレイン拡散層１０４，１０５を形成する。同時
に、Ｎ型不純物拡散層１１６も形成する。
トパターン１２２（図３５参照）をマスクとして、異方
性エッチングをすることにより、ゲート電極１０７およ
び上部絶縁膜１０８を形成する。ゲート電極１０７およ
び上部絶縁膜１０８をマスクとして、Ｐ型半導体基板１
０１に不純物をイオン注入する。これによって、ｎ型ソ
ース・ドレイン拡散層１０４，１０５を形成する。同時
に、Ｎ型不純物拡散層１１６も形成する。
【００１９】次に、図３７に示すように、全面に側壁絶
縁膜（層）１０９を形成する。次に、図３８に示すよう
に、側壁絶縁膜（層）１０９（図３７参照）を異方性エ
ッチングすることによって、ゲート電極１０７の側壁部
分に側壁絶縁膜１０９を形成する。
縁膜（層）１０９を形成する。次に、図３８に示すよう
に、側壁絶縁膜（層）１０９（図３７参照）を異方性エ
ッチングすることによって、ゲート電極１０７の側壁部
分に側壁絶縁膜１０９を形成する。
【００２０】次に、図３９に示すように、全面にストレ
ージノード（層）１１０を形成する。ストレージノード
（層）１１０上の所定領域にフォトレジストパターン１
２３を形成する。フォトレジスト１２３をマスクとし
て、ストレージノード（層）１１０を異方性エッチング
することによって、図４０に示すようなストレージノー
ド１１０を形成する。
ージノード（層）１１０を形成する。ストレージノード
（層）１１０上の所定領域にフォトレジストパターン１
２３を形成する。フォトレジスト１２３をマスクとし
て、ストレージノード（層）１１０を異方性エッチング
することによって、図４０に示すようなストレージノー
ド１１０を形成する。
【００２１】次に、図４１に示すように、全面にキャパ
シタ絶縁膜（層）１１１およびセルプレート（層）１１
２を形成する。セルプレート（層）１１２上の所定領域
にフォトレジストパターン１２４を形成する。フォトレ
ジストパターン１２４をマスクとして、セルプレート
（層）１１２およびキャパシタ絶縁膜（層）１１１を選
択的にエッチングする。これによって、図４２に示すよ
うに、所定形状のキャパシタ絶縁膜１１１およびセルプ
レート１１２が得られる。このストレージノード１１
０、キャパシタ絶縁膜１１１およびセルプレート１１２
によって、信号電荷を蓄積するためのキャパシタが構成
される。
シタ絶縁膜（層）１１１およびセルプレート（層）１１
２を形成する。セルプレート（層）１１２上の所定領域
にフォトレジストパターン１２４を形成する。フォトレ
ジストパターン１２４をマスクとして、セルプレート
（層）１１２およびキャパシタ絶縁膜（層）１１１を選
択的にエッチングする。これによって、図４２に示すよ
うに、所定形状のキャパシタ絶縁膜１１１およびセルプ
レート１１２が得られる。このストレージノード１１
０、キャパシタ絶縁膜１１１およびセルプレート１１２
によって、信号電荷を蓄積するためのキャパシタが構成
される。
【００２２】次に、図４３に示すように、全面に層間絶
縁膜１１３を形成する。層間絶縁膜１１３上に、コンタ
クトホールが必要な部分が開孔したフォトレジストパタ
ーン１２５を形成する。ここで、コンタクトホールが必
要な部分が開孔したフォトレジストパターン１２５の形
成方法としては、まず、全面にレジストを形成する。そ
して、マスクを用いて縮小投影することによって、レジ
ストの開孔すべき部分を露光する。これによって、コン
タクトホールが必要な部分が開孔したフォトレジストパ
ターン１２５が得られる。フォトレジストパターン１２
５をマスクとして、層間絶縁膜１１３を選択的にエッチ
ングした後、フォトレジストパターン１２５を除去す
る。これによって、図４４に示すように、コンタクトホ
ール１１３ａおよび１１３ｂが形成される。最後に、図
３２に示したように、ｎ型ソース・ドレイン拡散層１０
４および不純物拡散層１１６に接続され、セルプレート
１１２の上方に延びる多結晶シリコン層からなるビット
線１１４を形成する。
縁膜１１３を形成する。層間絶縁膜１１３上に、コンタ
クトホールが必要な部分が開孔したフォトレジストパタ
ーン１２５を形成する。ここで、コンタクトホールが必
要な部分が開孔したフォトレジストパターン１２５の形
成方法としては、まず、全面にレジストを形成する。そ
して、マスクを用いて縮小投影することによって、レジ
ストの開孔すべき部分を露光する。これによって、コン
タクトホールが必要な部分が開孔したフォトレジストパ
ターン１２５が得られる。フォトレジストパターン１２
５をマスクとして、層間絶縁膜１１３を選択的にエッチ
ングした後、フォトレジストパターン１２５を除去す
る。これによって、図４４に示すように、コンタクトホ
ール１１３ａおよび１１３ｂが形成される。最後に、図
３２に示したように、ｎ型ソース・ドレイン拡散層１０
４および不純物拡散層１１６に接続され、セルプレート
１１２の上方に延びる多結晶シリコン層からなるビット
線１１４を形成する。
【００２３】このようにして、従来のＤＲＡＭのメモリ
セルアレイ部２０１と周辺回路部２０２は形成されてい
た。
セルアレイ部２０１と周辺回路部２０２は形成されてい
た。
【００２４】
【発明が解決しようとする課題】前述のように、従来の
ＤＲＡＭでは、図３２に示したように、メモリセルアレ
イ部２０１と、周辺回路部２０２とが、隣接して形成さ
れていた。したがって、メモリセルアレイ部２０１の面
積と周辺回路部２０２の面積とを加えた面積を有する素
子チップが必要であった。一方、半導体装置の分野にお
いては集積度をより向上させるという要望がある。しか
し、従来ではこの要望に十分に応えることは困難であっ
た。
ＤＲＡＭでは、図３２に示したように、メモリセルアレ
イ部２０１と、周辺回路部２０２とが、隣接して形成さ
れていた。したがって、メモリセルアレイ部２０１の面
積と周辺回路部２０２の面積とを加えた面積を有する素
子チップが必要であった。一方、半導体装置の分野にお
いては集積度をより向上させるという要望がある。しか
し、従来ではこの要望に十分に応えることは困難であっ
た。
【００２５】また、製造プロセス上では、以下のような
問題点があった。図４５および図４６は、リソグラフィ
におけるレンズの焦点位置とレジストの断面形状との関
係を示した模式図である。図４５を参照して、被エッチ
ング層１５０上に形成されたレジスト１５１の所定領域
にレンズ１５２を介して光を露光する。この場合、レン
ズ１５２の焦点位置１５３が高いため、露光によって形
成されるコンタクトホール１５１ａは完全な開口となら
ない。
問題点があった。図４５および図４６は、リソグラフィ
におけるレンズの焦点位置とレジストの断面形状との関
係を示した模式図である。図４５を参照して、被エッチ
ング層１５０上に形成されたレジスト１５１の所定領域
にレンズ１５２を介して光を露光する。この場合、レン
ズ１５２の焦点位置１５３が高いため、露光によって形
成されるコンタクトホール１５１ａは完全な開口となら
ない。
【００２６】これに対して、図４６の状態では、レンズ
１５２の焦点位置１５３が低いため、コンタクトホール
１５１ａは完全な開口となる。しかし、コンタクトホー
ル１５１ａは上方に向かってその開口径が大きくなり、
設計どおりのコンタクトホール１５１ａを得ることは困
難であり、形状不良となる。
１５２の焦点位置１５３が低いため、コンタクトホール
１５１ａは完全な開口となる。しかし、コンタクトホー
ル１５１ａは上方に向かってその開口径が大きくなり、
設計どおりのコンタクトホール１５１ａを得ることは困
難であり、形状不良となる。
【００２７】図４７は、レジストの厚みと最適な焦点位
置との関係を示した模式図である。図４７を参照して、
Ａ側部分に位置するコンタクトホール１６１ａを形成す
るための最適な焦点位置は１６５ａに示される位置であ
り、Ｂ側部分に位置するコンタクトホール１６１ｂを形
成するための最適な焦点位置は１６５ｂに示される位置
である。このように、被エッチング層１６０が段差を有
する場合には、Ａ側部分とＢ側部分とで最適な焦点位置
の高さが異なる。しかし、同一工程でコンタクトホール
１６１ａおよび１６１ｂを形成する場合、焦点位置の高
さはＡ側部分もＢ側部分も同じである。
置との関係を示した模式図である。図４７を参照して、
Ａ側部分に位置するコンタクトホール１６１ａを形成す
るための最適な焦点位置は１６５ａに示される位置であ
り、Ｂ側部分に位置するコンタクトホール１６１ｂを形
成するための最適な焦点位置は１６５ｂに示される位置
である。このように、被エッチング層１６０が段差を有
する場合には、Ａ側部分とＢ側部分とで最適な焦点位置
の高さが異なる。しかし、同一工程でコンタクトホール
１６１ａおよび１６１ｂを形成する場合、焦点位置の高
さはＡ側部分もＢ側部分も同じである。
【００２８】図４８ないし図５０は、レンズの焦点位置
と形成されるコンタクトホールとの関係を示した模式図
である。まず、図４８を参照して、レンズ１６２ａおよ
び１６２ｂの焦点位置をＡ側部分に形成されるコンタク
トホール１６１ａの最適位置に合わせた場合には、Ａ側
部分では設計どおりのコンタクトホール１６１ａを形成
することができる。しかし、Ｂ側部分では、所定位置１
６５ａが高すぎるため、形成されるコンタクトホール１
６１ｂは完全な開口とならない。
と形成されるコンタクトホールとの関係を示した模式図
である。まず、図４８を参照して、レンズ１６２ａおよ
び１６２ｂの焦点位置をＡ側部分に形成されるコンタク
トホール１６１ａの最適位置に合わせた場合には、Ａ側
部分では設計どおりのコンタクトホール１６１ａを形成
することができる。しかし、Ｂ側部分では、所定位置１
６５ａが高すぎるため、形成されるコンタクトホール１
６１ｂは完全な開口とならない。
【００２９】次に、図４９を参照して、レンズ１６２ａ
および１６２ｂの焦点位置をＢ側部分のコンタクトホー
ル１６１ｂの最適位置に合わせると、Ｂ側部分には設計
どおりのコンタクトホール１６１ｂを得ることができ
る。しかし、Ａ側部分では焦点位置１６５ｂが低すぎる
ため、コンタクトホール１６１ａは上方に向かうに従っ
てその開口径が大きくなるような形状になる。この結
果、設計どおりのコンタクトホール１６１ａを得ること
ができない。
および１６２ｂの焦点位置をＢ側部分のコンタクトホー
ル１６１ｂの最適位置に合わせると、Ｂ側部分には設計
どおりのコンタクトホール１６１ｂを得ることができ
る。しかし、Ａ側部分では焦点位置１６５ｂが低すぎる
ため、コンタクトホール１６１ａは上方に向かうに従っ
てその開口径が大きくなるような形状になる。この結
果、設計どおりのコンタクトホール１６１ａを得ること
ができない。
【００３０】また、図５０を参照して、レンズ１６２ａ
と１６２ｂの焦点位置を、図４８に示した焦点位置と図
４９に示した焦点位置との中間の位置に合わせると、Ａ
側部分およびＢ側部分にそれぞれ形成されるコンタクト
ホール１６１ａおよび１６１ｂは両方とも形状不良とな
る。すなわち、Ａ側部分のコンタクトホール１６１ａは
上方に向かってその開口径が大きくなるような形状とな
り、Ｂ側部分のコンタクトホール１６１ｂは下方に向か
ってその開口径が小さくなるような形状になる。
と１６２ｂの焦点位置を、図４８に示した焦点位置と図
４９に示した焦点位置との中間の位置に合わせると、Ａ
側部分およびＢ側部分にそれぞれ形成されるコンタクト
ホール１６１ａおよび１６１ｂは両方とも形状不良とな
る。すなわち、Ａ側部分のコンタクトホール１６１ａは
上方に向かってその開口径が大きくなるような形状とな
り、Ｂ側部分のコンタクトホール１６１ｂは下方に向か
ってその開口径が小さくなるような形状になる。
【００３１】このように、被エッチング層１６０が段差
部分を有し、このためその上に形成されるレジスト１６
１の高さが異なる場合には、その異なる高さの部分でそ
れぞれ設計どおりのコンタクトホールを同一工程で形成
することは困難である。このような場合に、そのレジス
トマスクを用いてエッチングを行なうと、被エッチング
層１６０の仕上がり寸法に誤差を生じる。すなわち、設
計寸法より大きいコンタクトホールを有するレジストを
エッチングすると、被エッチング層に形成される開口部
も設計寸法より大きくなる。これに対して、設計寸法よ
り小さいコンタクトホールを有するレジストを用いてエ
ッチングを行なうと、被エッチング層に形成される開口
部も設計寸法より小さくなる。
部分を有し、このためその上に形成されるレジスト１６
１の高さが異なる場合には、その異なる高さの部分でそ
れぞれ設計どおりのコンタクトホールを同一工程で形成
することは困難である。このような場合に、そのレジス
トマスクを用いてエッチングを行なうと、被エッチング
層１６０の仕上がり寸法に誤差を生じる。すなわち、設
計寸法より大きいコンタクトホールを有するレジストを
エッチングすると、被エッチング層に形成される開口部
も設計寸法より大きくなる。これに対して、設計寸法よ
り小さいコンタクトホールを有するレジストを用いてエ
ッチングを行なうと、被エッチング層に形成される開口
部も設計寸法より小さくなる。
【００３２】図５１は被エッチング層に設計寸法よりも
大きい開口部が形成された場合の模式図であり、図５２
は被エッチング層に設計寸法よりも小さい開口部が形成
された場合を示した模式図である。図５３は、図５１に
示した設計寸法よりも大きい開口部が形成された場合の
問題点を説明するための概略図である。まず、図５１お
よび図５２を参照して、被エッチング層１７０上に配線
層１７１ａおよび１７１ｂが形成された場合を考える。
図５１の状態では、開口部が設計寸法よりも大きいの
で、被エッチング層１７０と配線層１７１ａとの接触面
積が大きくなる。このため、接触抵抗が高くなるなどの
問題は生じない。しかし、開口部が設計寸法よりも大き
い場合には、図５３に示すように、被エッチング層１７
０上に形成された配線層１７１ａの重ね合わせマージン
が小さくなるという問題点がある。すなわち、所定の間
隔を隔てて複数本の被エッチング層１７０がある場合に
は、そのうちの１本のエッチング層１７０に接続される
配線層１７１ａは、隣接する被エッチング層１７０に電
気的に接続しないことが必要である。したがって、図５
３に示すように、コンタクト径が大きい配線層１７１ａ
ではその配線層１７１ａの形成位置の許容範囲ｂは正常
なコンタクト径を有する配線層１７１ｃの形成位置の許
容範囲ａに比べて小さいという問題点があった。
大きい開口部が形成された場合の模式図であり、図５２
は被エッチング層に設計寸法よりも小さい開口部が形成
された場合を示した模式図である。図５３は、図５１に
示した設計寸法よりも大きい開口部が形成された場合の
問題点を説明するための概略図である。まず、図５１お
よび図５２を参照して、被エッチング層１７０上に配線
層１７１ａおよび１７１ｂが形成された場合を考える。
図５１の状態では、開口部が設計寸法よりも大きいの
で、被エッチング層１７０と配線層１７１ａとの接触面
積が大きくなる。このため、接触抵抗が高くなるなどの
問題は生じない。しかし、開口部が設計寸法よりも大き
い場合には、図５３に示すように、被エッチング層１７
０上に形成された配線層１７１ａの重ね合わせマージン
が小さくなるという問題点がある。すなわち、所定の間
隔を隔てて複数本の被エッチング層１７０がある場合に
は、そのうちの１本のエッチング層１７０に接続される
配線層１７１ａは、隣接する被エッチング層１７０に電
気的に接続しないことが必要である。したがって、図５
３に示すように、コンタクト径が大きい配線層１７１ａ
ではその配線層１７１ａの形成位置の許容範囲ｂは正常
なコンタクト径を有する配線層１７１ｃの形成位置の許
容範囲ａに比べて小さいという問題点があった。
【００３３】これに対して、図５２に示すように、被エ
ッチング層１７０に形成される開口径が設計寸法よりも
小さい場合には、配線層１７１ｂと被エッチング層１７
０との接触面積が小さくなり，コンタクト抵抗が増大す
るという問題点がある。また、アスペクト比が大きくな
るため、カバレッジ特性が悪化するという問題点もあ
る。
ッチング層１７０に形成される開口径が設計寸法よりも
小さい場合には、配線層１７１ｂと被エッチング層１７
０との接触面積が小さくなり，コンタクト抵抗が増大す
るという問題点がある。また、アスペクト比が大きくな
るため、カバレッジ特性が悪化するという問題点もあ
る。
【００３４】このように、設計寸法どおりのコンタクト
ホールが形成されない場合には、種々の不都合を生ず
る。具体的には、以下のような問題点があった。
ホールが形成されない場合には、種々の不都合を生ず
る。具体的には、以下のような問題点があった。
【００３５】すなわち、図４３に示した製造プロセスに
おいて、コンタクトホールに対応する開孔部を有するフ
ォトレジストパターン１２５を形成するのは困難であっ
た。つまり、フォトレジストパターン１２５の２つの開
孔部下に位置する層間絶縁膜１１３の高さが、互いに異
なる。この結果、その上に形成するフォトレジストパタ
ーン１２５の２つの開孔部の深さが互いに異なり、最適
な焦点位置も異なることになる。このため、設計寸法ど
おりに開孔部を形成するのは困難であった。このように
設計寸法どおりに加工されていない開孔部を有するフォ
トレジストパターン１２５を用いて層間絶縁膜１１３を
エッチングすると、層間絶縁膜１１３に形成されるコン
タクトホール１１３ａ，１１３ｂも設計寸法どおりに形
成することができなくなる。この結果、このコンタクト
ホール内に形成されるビット線１１４とＰ型半導体基板
１０１とのコンタクト抵抗を設計どおりに設定すること
は困難であった。
おいて、コンタクトホールに対応する開孔部を有するフ
ォトレジストパターン１２５を形成するのは困難であっ
た。つまり、フォトレジストパターン１２５の２つの開
孔部下に位置する層間絶縁膜１１３の高さが、互いに異
なる。この結果、その上に形成するフォトレジストパタ
ーン１２５の２つの開孔部の深さが互いに異なり、最適
な焦点位置も異なることになる。このため、設計寸法ど
おりに開孔部を形成するのは困難であった。このように
設計寸法どおりに加工されていない開孔部を有するフォ
トレジストパターン１２５を用いて層間絶縁膜１１３を
エッチングすると、層間絶縁膜１１３に形成されるコン
タクトホール１１３ａ，１１３ｂも設計寸法どおりに形
成することができなくなる。この結果、このコンタクト
ホール内に形成されるビット線１１４とＰ型半導体基板
１０１とのコンタクト抵抗を設計どおりに設定すること
は困難であった。
【００３６】この発明は、上記のような課題を解決する
ためになされたもので、請求項１に記載の発明の目的
は、半導体装置において、集積度をより向上させること
である。
ためになされたもので、請求項１に記載の発明の目的
は、半導体装置において、集積度をより向上させること
である。
【００３７】請求項２および請求項３に記載の発明の目
的は、半導体装置の製造方法において、ビット線コンタ
クトのためのコンタクトホールを形成する際の加工精度
を向上させることである。
的は、半導体装置の製造方法において、ビット線コンタ
クトのためのコンタクトホールを形成する際の加工精度
を向上させることである。
【００３８】
【課題を解決するための手段】請求項１における半導体
装置は、半導体基板上に形成されたメモリセルアレイ領
域と、メモリセルアレイ領域の全面を覆うとともにコン
タクトホールを有する絶縁層と、コンタクトホール内に
形成された導電層と、絶縁層上に形成され導電層と電気
的に接続された周辺回路領域とを備えている。
装置は、半導体基板上に形成されたメモリセルアレイ領
域と、メモリセルアレイ領域の全面を覆うとともにコン
タクトホールを有する絶縁層と、コンタクトホール内に
形成された導電層と、絶縁層上に形成され導電層と電気
的に接続された周辺回路領域とを備えている。
【００３９】請求項２における半導体装置の製造方法
は、半導体基板上に不純物領域を有するメモリセルを形
成する工程と、メモリセルを含む半導体基板上に第１の
絶縁層を形成する工程と、第１の絶縁層内に不純物領域
を露出させるように第１のコンタクトホールを形成する
工程と、第１のコンタクトホール内で不純物領域と電気
的に接続するとともに第１の絶縁層上に延びる第１の導
電層を形成する工程と、第１の導電層および第１の絶縁
層上に第２の絶縁層を形成する工程と、第２の絶縁層内
に第１のコンタクトホールから横方向にずれた位置の第
１の導電層を露出させるように第２のコンタクトホール
を形成する工程と、第１の導電層と電気的に接続するよ
うに第２のコンタクトホール内および第２の絶縁層上に
第２の導電層を形成する工程と、メモリセルアレイ領域
の上方に第２の導電層と電気的に接続して周辺回路を形
成する工程とを備えている。
は、半導体基板上に不純物領域を有するメモリセルを形
成する工程と、メモリセルを含む半導体基板上に第１の
絶縁層を形成する工程と、第１の絶縁層内に不純物領域
を露出させるように第１のコンタクトホールを形成する
工程と、第１のコンタクトホール内で不純物領域と電気
的に接続するとともに第１の絶縁層上に延びる第１の導
電層を形成する工程と、第１の導電層および第１の絶縁
層上に第２の絶縁層を形成する工程と、第２の絶縁層内
に第１のコンタクトホールから横方向にずれた位置の第
１の導電層を露出させるように第２のコンタクトホール
を形成する工程と、第１の導電層と電気的に接続するよ
うに第２のコンタクトホール内および第２の絶縁層上に
第２の導電層を形成する工程と、メモリセルアレイ領域
の上方に第２の導電層と電気的に接続して周辺回路を形
成する工程とを備えている。
【００４０】請求項３における半導体装置の製造方法
は、半導体基板上の所定領域に第１のゲート電極と１対
の不純物領域とを含むトランジスタを形成する工程と、
一方の不純物領域に電気的に接続するようにキャパシタ
を形成する工程と、トランジスタおよびキャパシタを覆
う第１の絶縁層を形成した後第１の絶縁層の所定領域を
エッチングすることによって他方の不純物領域を露出さ
せる工程と、露出された他方の不純物領域に電気的に接
続されて第１の絶縁層上に延びるようにビット線を形成
する工程と、ビット線上に第２の絶縁層を形成した後第
２の絶縁層の所定領域をエッチングすることによりビッ
ト線の一部を露出させる工程と、露出されたビット線に
電気的に接続されて絶縁層の表面上に延びるように多結
晶シリコン層を形成する工程と、多結晶シリコン層上に
第２のゲート電極を形成する工程と、第２のゲート電極
をマスクとして多結晶シリコン層に不純物をイオン注入
する工程とを備えている。
は、半導体基板上の所定領域に第１のゲート電極と１対
の不純物領域とを含むトランジスタを形成する工程と、
一方の不純物領域に電気的に接続するようにキャパシタ
を形成する工程と、トランジスタおよびキャパシタを覆
う第１の絶縁層を形成した後第１の絶縁層の所定領域を
エッチングすることによって他方の不純物領域を露出さ
せる工程と、露出された他方の不純物領域に電気的に接
続されて第１の絶縁層上に延びるようにビット線を形成
する工程と、ビット線上に第２の絶縁層を形成した後第
２の絶縁層の所定領域をエッチングすることによりビッ
ト線の一部を露出させる工程と、露出されたビット線に
電気的に接続されて絶縁層の表面上に延びるように多結
晶シリコン層を形成する工程と、多結晶シリコン層上に
第２のゲート電極を形成する工程と、第２のゲート電極
をマスクとして多結晶シリコン層に不純物をイオン注入
する工程とを備えている。
【００４１】
【作用】請求項１に係る半導体装置では、メモリセルア
レイ領域の全面を覆うとともにコンタクトホールを有す
る絶縁層が形成され、そのコンタクトホール内に導電層
が形成され、絶縁層上に導電層と電気的に接続された周
辺回路領域が形成されるので、チップ面積の大部分がメ
モリセルアレイ領域として利用される。
レイ領域の全面を覆うとともにコンタクトホールを有す
る絶縁層が形成され、そのコンタクトホール内に導電層
が形成され、絶縁層上に導電層と電気的に接続された周
辺回路領域が形成されるので、チップ面積の大部分がメ
モリセルアレイ領域として利用される。
【００４２】請求項２に係る半導体装置の製造方法で
は、不純物領域を有するメモリセルが形成され、そのメ
モリセルを含む半導体基板上に第１の絶縁層が形成さ
れ、第１の絶縁層内に不純物領域を露出させるように第
１のコンタクトホールが形成され、第１のコンタクトホ
ール内で不純物領域と電気的に接続するとともに第１の
絶縁層上に延びる第１の導電層が形成され、第１の導電
層および第１の絶縁層上に第２の絶縁層が形成され、そ
の第２の絶縁層内に第１のコンタクトホールから横方向
にずれた位置の第１の導電層を露出させるように第２の
コンタクトホールが形成されるので、第１のコンタクト
ホールと第２のコンタクトホールとが別々の工程で形成
される。
は、不純物領域を有するメモリセルが形成され、そのメ
モリセルを含む半導体基板上に第１の絶縁層が形成さ
れ、第１の絶縁層内に不純物領域を露出させるように第
１のコンタクトホールが形成され、第１のコンタクトホ
ール内で不純物領域と電気的に接続するとともに第１の
絶縁層上に延びる第１の導電層が形成され、第１の導電
層および第１の絶縁層上に第２の絶縁層が形成され、そ
の第２の絶縁層内に第１のコンタクトホールから横方向
にずれた位置の第１の導電層を露出させるように第２の
コンタクトホールが形成されるので、第１のコンタクト
ホールと第２のコンタクトホールとが別々の工程で形成
される。
【００４３】請求項３に係る半導体装置の製造方法で
は、半導体基板上に形成されたトランジスタおよびキャ
パシタを覆うように第１の絶縁層が形成され、その第１
の絶縁層の所定領域をエッチングすることによってトラ
ンジスタを構成する不純物領域が露出され、その露出さ
れた不純物領域に電気的に接続するようにビット線が形
成され、ビット線上に第２の絶縁層を形成した後第２の
絶縁層の所定領域をエッチングすることによりビット線
の一部が露出される。これにより、ビット線をメモリセ
ルアレイ領域に接続するためのコンタクトホールの形成
とビット線を周辺回路領域に接続するためのコンタクト
ホールの形成とが別の工程で行なわれる。
は、半導体基板上に形成されたトランジスタおよびキャ
パシタを覆うように第１の絶縁層が形成され、その第１
の絶縁層の所定領域をエッチングすることによってトラ
ンジスタを構成する不純物領域が露出され、その露出さ
れた不純物領域に電気的に接続するようにビット線が形
成され、ビット線上に第２の絶縁層を形成した後第２の
絶縁層の所定領域をエッチングすることによりビット線
の一部が露出される。これにより、ビット線をメモリセ
ルアレイ領域に接続するためのコンタクトホールの形成
とビット線を周辺回路領域に接続するためのコンタクト
ホールの形成とが別の工程で行なわれる。
【００４４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００４５】図１は、本発明の一実施例に従ったＤＲＡ
Ｍを示した断面図である。図２は、図１に示したＤＲＡ
Ｍの構成を示したブロック図である。図３は、図１に示
したＤＲＡＭの構成を示した斜視ブロック図である。
Ｍを示した断面図である。図２は、図１に示したＤＲＡ
Ｍの構成を示したブロック図である。図３は、図１に示
したＤＲＡＭの構成を示した斜視ブロック図である。
【００４６】まず、図１を参照して、本実施例のＤＲＡ
Ｍの構成について説明する。本実施例のＤＲＡＭは、メ
モリセルアレイ部２０１と、周辺回路部２０２とを備え
ている。そして、周辺回路部２０２は、メモリセルアレ
イ部２０１の上方に形成されている。
Ｍの構成について説明する。本実施例のＤＲＡＭは、メ
モリセルアレイ部２０１と、周辺回路部２０２とを備え
ている。そして、周辺回路部２０２は、メモリセルアレ
イ部２０１の上方に形成されている。
【００４７】メモリセルアレイ部２０１は、Ｐ型半導体
基板１と、Ｐ型半導体基板１上に形成された素子分離の
ためのフィールド酸化膜２と、フィールド酸化膜２下に
形成された素子分離を強化するための素子分離用Ｐ型拡
散層３と、フィールド酸化膜２に隣接し、所定の間隔を
隔てて形成されたｎ型ソース・ドレイン拡散層４，５
と、ｎ型ソース・ドレイン拡散層４，５間およびフィー
ルド酸化膜２上にゲート酸化膜６を介して形成されたゲ
ート電極７と、ゲート電極７上に形成された上部絶縁膜
８と、ゲート電極７の側壁部分に形成された側壁絶縁膜
９と、ｎ型ソース・ドレイン拡散層５に電気的に接続さ
れ、ゲート電極７上に延びるように形成されたストレー
ジノード１０と、ストレージノード１０上にキャパシタ
絶縁膜１１を介して形成されたセルプレート１２と、全
面を覆うように形成され、ｎ型ソース・ドレイン拡散層
４上に開口部を有する層間絶縁膜１３と、ｎ型ソース・
ドレイン拡散層４に電気的に接続されセルプレート１２
の上方に延びるように形成された多結晶シリコン層から
なるビット線１４とを備えている。ｎ型ソース・ドレイ
ン拡散層４，５と、ゲート電極７とによって、電界効果
型トランジスタが構成される。ストレージノード１０、
キャパシタ絶縁膜１１およびセルプレート１２によっ
て、信号電荷を蓄積するためのキャパシタが構成され
る。
基板１と、Ｐ型半導体基板１上に形成された素子分離の
ためのフィールド酸化膜２と、フィールド酸化膜２下に
形成された素子分離を強化するための素子分離用Ｐ型拡
散層３と、フィールド酸化膜２に隣接し、所定の間隔を
隔てて形成されたｎ型ソース・ドレイン拡散層４，５
と、ｎ型ソース・ドレイン拡散層４，５間およびフィー
ルド酸化膜２上にゲート酸化膜６を介して形成されたゲ
ート電極７と、ゲート電極７上に形成された上部絶縁膜
８と、ゲート電極７の側壁部分に形成された側壁絶縁膜
９と、ｎ型ソース・ドレイン拡散層５に電気的に接続さ
れ、ゲート電極７上に延びるように形成されたストレー
ジノード１０と、ストレージノード１０上にキャパシタ
絶縁膜１１を介して形成されたセルプレート１２と、全
面を覆うように形成され、ｎ型ソース・ドレイン拡散層
４上に開口部を有する層間絶縁膜１３と、ｎ型ソース・
ドレイン拡散層４に電気的に接続されセルプレート１２
の上方に延びるように形成された多結晶シリコン層から
なるビット線１４とを備えている。ｎ型ソース・ドレイ
ン拡散層４，５と、ゲート電極７とによって、電界効果
型トランジスタが構成される。ストレージノード１０、
キャパシタ絶縁膜１１およびセルプレート１２によっ
て、信号電荷を蓄積するためのキャパシタが構成され
る。
【００４８】上記のように構成されたメモリセルアレイ
部２０１の上方に本実施例では周辺回路部２０２が形成
される。すなわち、ビット線１４上には、ビット線１４
の端部上にそれぞれコンタクトホールを有する層間絶縁
膜１６，１７が形成されている。
部２０１の上方に本実施例では周辺回路部２０２が形成
される。すなわち、ビット線１４上には、ビット線１４
の端部上にそれぞれコンタクトホールを有する層間絶縁
膜１６，１７が形成されている。
【００４９】周辺回路部２０２は、上記層間絶縁膜１６
および１７に形成されたコンタクトホールを介してビッ
ト線１４に電気的に接続されるとともに層間絶縁膜１７
の表面上に延びるように形成されたポリシリコン層１８
と、ポリシリコン層１８に所定の間隔を隔てて形成され
たＴＦＴソース／ドレイン１８ａと、ＴＦＴソース／ド
レイン１８ａ間にＴＦＴゲート絶縁膜１９を介して形成
されたＴＦＴゲート２０とを備えている。隣接する１対
のＴＦＴソース／ドレイン１８ａと、ＴＦＴゲート２０
とによって、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）が構成されている。なお、ポリシリコン層
１８は、他の半導体層であってもよく、たとえば単結晶
シリコン層、ゲルマニウム層またはガリウム砒素などを
用いてもよい。
および１７に形成されたコンタクトホールを介してビッ
ト線１４に電気的に接続されるとともに層間絶縁膜１７
の表面上に延びるように形成されたポリシリコン層１８
と、ポリシリコン層１８に所定の間隔を隔てて形成され
たＴＦＴソース／ドレイン１８ａと、ＴＦＴソース／ド
レイン１８ａ間にＴＦＴゲート絶縁膜１９を介して形成
されたＴＦＴゲート２０とを備えている。隣接する１対
のＴＦＴソース／ドレイン１８ａと、ＴＦＴゲート２０
とによって、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）が構成されている。なお、ポリシリコン層
１８は、他の半導体層であってもよく、たとえば単結晶
シリコン層、ゲルマニウム層またはガリウム砒素などを
用いてもよい。
【００５０】次に、図２および図３を参照して、ＤＲＡ
Ｍのブロック図で見ると、メモリセルアレイ３１上に、
Ｘ−アドレスバッファ・デコーダ３２、Ｙ−アドレスバ
ッファ・デコーダ３３，Ｒ／Ｗ制御回路３４，センスア
ンプ３５およびデータ出力バッファ３６が位置している
のがわかる。このように、メモリセルアレイ３１の上方
にセンスアンプ３５などの周辺回路領域を形成すること
により、図２４に示した従来のＤＲＡＭに比べて、半導
体チップ面積を小さくすることが可能となる。すなわ
ち、図２４に示したＤＲＡＭでは、メモリセルアレイ６
１に必要な面積と、センスアンプ６４などの周辺回路に
必要な面積とを加えた面積を有する半導体チップが必要
であった。これに対して、図３に示した本実施例では、
半導体チップは、メモリセルアレイ３１とほぼ同一の面
積を有していればよく、図２４に示した従来のＤＲＡＭ
に比べて半導体チップの面積を小さくすることができ
る。
Ｍのブロック図で見ると、メモリセルアレイ３１上に、
Ｘ−アドレスバッファ・デコーダ３２、Ｙ−アドレスバ
ッファ・デコーダ３３，Ｒ／Ｗ制御回路３４，センスア
ンプ３５およびデータ出力バッファ３６が位置している
のがわかる。このように、メモリセルアレイ３１の上方
にセンスアンプ３５などの周辺回路領域を形成すること
により、図２４に示した従来のＤＲＡＭに比べて、半導
体チップ面積を小さくすることが可能となる。すなわ
ち、図２４に示したＤＲＡＭでは、メモリセルアレイ６
１に必要な面積と、センスアンプ６４などの周辺回路に
必要な面積とを加えた面積を有する半導体チップが必要
であった。これに対して、図３に示した本実施例では、
半導体チップは、メモリセルアレイ３１とほぼ同一の面
積を有していればよく、図２４に示した従来のＤＲＡＭ
に比べて半導体チップの面積を小さくすることができ
る。
【００５１】図４ないし図１９は、図１に示したＤＲＡ
Ｍの製造プロセスを説明するための断面図である。図４
ないし図１９を参照して、ＤＲＡＭの製造プロセスにつ
いて説明する。
Ｍの製造プロセスを説明するための断面図である。図４
ないし図１９を参照して、ＤＲＡＭの製造プロセスにつ
いて説明する。
【００５２】まず、図４に示すように、シリコン基板か
らなるＰ型半導体基板１上の所定領域に、ＬＯＣＯＳ法
を用いて素子分離のためのフィールド酸化膜２を形成す
る。フィールド酸化膜２を介してＰ型半導体基板１に硼
素（Ｂ）をイオン注入することにより、素子分離を強化
するための素子分離用Ｐ型拡散層３を形成する。
らなるＰ型半導体基板１上の所定領域に、ＬＯＣＯＳ法
を用いて素子分離のためのフィールド酸化膜２を形成す
る。フィールド酸化膜２を介してＰ型半導体基板１に硼
素（Ｂ）をイオン注入することにより、素子分離を強化
するための素子分離用Ｐ型拡散層３を形成する。
【００５３】次に、図５に示すように、ゲート酸化膜
（層）６、ゲート電極（層）７、上部絶縁膜（層）８を
それぞれ形成する。上部絶縁膜（層）８上の所定領域に
フォトレジストパターン２２を形成する。
（層）６、ゲート電極（層）７、上部絶縁膜（層）８を
それぞれ形成する。上部絶縁膜（層）８上の所定領域に
フォトレジストパターン２２を形成する。
【００５４】次に、図６に示すように、フォトレジスト
パターン２２（図５参照）をマスクとして、選択的にエ
ッチングすることにより、ゲート電極７および上部絶縁
膜８を形成する。フォトレジストパターン２２（図５参
照）を除去する。その後、ゲート電極７および上部絶縁
膜８ならびにフィールド酸化膜２をマスクとして、ｎ型
ソース・ドレイン拡散層４，５およびＮ型の不純物拡散
層１１６を形成する。
パターン２２（図５参照）をマスクとして、選択的にエ
ッチングすることにより、ゲート電極７および上部絶縁
膜８を形成する。フォトレジストパターン２２（図５参
照）を除去する。その後、ゲート電極７および上部絶縁
膜８ならびにフィールド酸化膜２をマスクとして、ｎ型
ソース・ドレイン拡散層４，５およびＮ型の不純物拡散
層１１６を形成する。
【００５５】次に、図７に示すように、全面に側壁絶縁
膜（層）９を形成する。次に、図８に示すように、異方
性エッチングを用いて、全面エッチングを行なうことに
より、ゲート電極７の側壁部分に側壁絶縁膜９を形成す
る。
膜（層）９を形成する。次に、図８に示すように、異方
性エッチングを用いて、全面エッチングを行なうことに
より、ゲート電極７の側壁部分に側壁絶縁膜９を形成す
る。
【００５６】次に、図９に示すように、全面にストレー
ジノード（層）１０を形成する。ストレージノード
（層）１０上の所定領域にフォトレジストパターン２３
を形成する。フォトレジストパターン２３をマスクとし
て選択的にエッチングすることにより、図１０に示すよ
うな形状のストレージノード１０を形成する。
ジノード（層）１０を形成する。ストレージノード
（層）１０上の所定領域にフォトレジストパターン２３
を形成する。フォトレジストパターン２３をマスクとし
て選択的にエッチングすることにより、図１０に示すよ
うな形状のストレージノード１０を形成する。
【００５７】次に、図１１に示すように、全面にキャパ
シタ絶縁膜（層）１１およびセルプレート（層）１２を
形成する。セルプレート（層）１２上の所定領域に、フ
ォトレジストパターン２４を形成する。フォトレジスト
パターン２４をマスクとして、選択的にエッチングす
る。これにより、図１２に示すような形状のキャパシタ
絶縁膜１１およびセルプレート１２を形成する。ここ
で、ストレージノード１０、キャパシタ絶縁膜１１およ
びセルプレート１２によって、信号電荷を蓄積するため
のキャパシタが構成される。
シタ絶縁膜（層）１１およびセルプレート（層）１２を
形成する。セルプレート（層）１２上の所定領域に、フ
ォトレジストパターン２４を形成する。フォトレジスト
パターン２４をマスクとして、選択的にエッチングす
る。これにより、図１２に示すような形状のキャパシタ
絶縁膜１１およびセルプレート１２を形成する。ここ
で、ストレージノード１０、キャパシタ絶縁膜１１およ
びセルプレート１２によって、信号電荷を蓄積するため
のキャパシタが構成される。
【００５８】次に、図１３に示すように、全面に層間絶
縁膜１３を形成する。層間絶縁膜１３上にコンタクトホ
ールが必要な部分が開孔したフォトレジストパターン２
５を形成する。フォトレジストパターン２５をマスクと
して、選択的にエッチングすることによって、図１４に
示したようなコンタクトホール１３ａが形成される。こ
こで、図１３および図１４に示した本実施例の製造プロ
セスでは、従来と異なり層間絶縁膜１３に形成されるコ
ンタクトホール１３ａは１ヶ所である。したがって、フ
ォトレジストパターン２５に形成するべき開孔部の１ヶ
所でよい。この結果、従来のように２つの深さの異なる
開孔部をフォトレジストパターン２５を形成する際の焦
点のずれが生じない。この結果、フォトレジストパター
ン２５の開孔部を設計寸法どおり正確に加工することが
できる。これにより、層間絶縁膜１３に形成されるコン
タクトホール１３ａ（図１４参照）も正確に形成でき
る。
縁膜１３を形成する。層間絶縁膜１３上にコンタクトホ
ールが必要な部分が開孔したフォトレジストパターン２
５を形成する。フォトレジストパターン２５をマスクと
して、選択的にエッチングすることによって、図１４に
示したようなコンタクトホール１３ａが形成される。こ
こで、図１３および図１４に示した本実施例の製造プロ
セスでは、従来と異なり層間絶縁膜１３に形成されるコ
ンタクトホール１３ａは１ヶ所である。したがって、フ
ォトレジストパターン２５に形成するべき開孔部の１ヶ
所でよい。この結果、従来のように２つの深さの異なる
開孔部をフォトレジストパターン２５を形成する際の焦
点のずれが生じない。この結果、フォトレジストパター
ン２５の開孔部を設計寸法どおり正確に加工することが
できる。これにより、層間絶縁膜１３に形成されるコン
タクトホール１３ａ（図１４参照）も正確に形成でき
る。
【００５９】次に、図１５に示すように、ｎ型ソース・
ドレイン拡散層４に電気的に接続され層間絶縁膜１３上
に延びるように多結晶シリコン層からなるビット線１４
を形成する。
ドレイン拡散層４に電気的に接続され層間絶縁膜１３上
に延びるように多結晶シリコン層からなるビット線１４
を形成する。
【００６０】次に、図１６に示すように、全面に層間絶
縁膜１６および１７を形成した後平坦化する。ビット線
１４上にコンタクトホールを形成するための開孔部を有
するフォトレジストパターン２６を形成する。フォトレ
ジストパターン２６を選択的にエッチングすることによ
って、図１７に示すようなコンタクトホール１６ａ，１
７ａを形成する。次に、ポリシリコン層１８を全面に形
成する。フォトリソグラフィ技術および選択性エッチン
グ技術を用いて、周辺回路のパターニングを行なう。な
お、ポリシリコン層１８を、熱処理することによって、
単結晶化させてもよい。
縁膜１６および１７を形成した後平坦化する。ビット線
１４上にコンタクトホールを形成するための開孔部を有
するフォトレジストパターン２６を形成する。フォトレ
ジストパターン２６を選択的にエッチングすることによ
って、図１７に示すようなコンタクトホール１６ａ，１
７ａを形成する。次に、ポリシリコン層１８を全面に形
成する。フォトリソグラフィ技術および選択性エッチン
グ技術を用いて、周辺回路のパターニングを行なう。な
お、ポリシリコン層１８を、熱処理することによって、
単結晶化させてもよい。
【００６１】次に、図１８に示すように、全面にＴＦＴ
ゲート絶縁膜（層）１９およびポリシリコンからなるＴ
ＦＴゲート（層）２０を形成する。ＴＦＴゲート（層）
２０上の所定領域にフォトレジストパターン２７を形成
する。フォトレジストパターン２７をマスクとして、Ｔ
ＦＴゲート（層）２０を異方性エッチングする。これに
よって、図１９に示したような、ＴＦＴゲート絶縁膜１
９およびＴＦＴゲート２０を形成する。ＴＦＴゲート２
０をマスクとして、ポリシリコン層１８に不純物をイオ
ン注入する。これによって、図１に示したようなＴＦＴ
ソース／ドレイン１８ａが形成される。
ゲート絶縁膜（層）１９およびポリシリコンからなるＴ
ＦＴゲート（層）２０を形成する。ＴＦＴゲート（層）
２０上の所定領域にフォトレジストパターン２７を形成
する。フォトレジストパターン２７をマスクとして、Ｔ
ＦＴゲート（層）２０を異方性エッチングする。これに
よって、図１９に示したような、ＴＦＴゲート絶縁膜１
９およびＴＦＴゲート２０を形成する。ＴＦＴゲート２
０をマスクとして、ポリシリコン層１８に不純物をイオ
ン注入する。これによって、図１に示したようなＴＦＴ
ソース／ドレイン１８ａが形成される。
【００６２】このように、本実施例の製造方法では、ビ
ット線１４とｎ型ソース・ドレイン拡散層４とを接続す
るためのコンタクトホール１３ａと、ビット線１４と周
辺回路を構成するポリシリコン層１８とを接続するため
のコンタクトホール１６ａ，１７ａとを互いに別の工程
で形成する。これによって、従来のようにコンタクトホ
ールを形成するためのフォトレジストパターンの開孔部
が設計寸法どおり正確に形成できないという問題点が解
消される。この結果、コンタクトホール１３ａも設計寸
法どおり正確に加工することができる。これにより、設
計寸法どおりのコンタクト抵抗を有するビット線１４を
形成することができる。
ット線１４とｎ型ソース・ドレイン拡散層４とを接続す
るためのコンタクトホール１３ａと、ビット線１４と周
辺回路を構成するポリシリコン層１８とを接続するため
のコンタクトホール１６ａ，１７ａとを互いに別の工程
で形成する。これによって、従来のようにコンタクトホ
ールを形成するためのフォトレジストパターンの開孔部
が設計寸法どおり正確に形成できないという問題点が解
消される。この結果、コンタクトホール１３ａも設計寸
法どおり正確に加工することができる。これにより、設
計寸法どおりのコンタクト抵抗を有するビット線１４を
形成することができる。
【００６３】図２０は、本発明の第２の実施例に従った
ＤＲＡＭを示した断面図である。図２０を参照して、こ
の第２の実施例では、多結晶シリコン層１４とタングス
テンシリサイド層１５とから構成されるビット線２１
と、周辺回路を構成するポリシリコン層１８との電気的
接続を、コンタクトホール１６ａ，１７ａ内に形成され
たタングステン層４１によって行なっている。このタン
グステン層４１を用いる方法は、コンタクトホール１６
ａ，１７ａが深い場合に有効である。すなわち、コンタ
クトホール１６ａ，１７ａが深い場合には、ポリシリコ
ン層１８をコンタクトホール１６ａ，１７ａ内に形成す
ることが困難となる。
ＤＲＡＭを示した断面図である。図２０を参照して、こ
の第２の実施例では、多結晶シリコン層１４とタングス
テンシリサイド層１５とから構成されるビット線２１
と、周辺回路を構成するポリシリコン層１８との電気的
接続を、コンタクトホール１６ａ，１７ａ内に形成され
たタングステン層４１によって行なっている。このタン
グステン層４１を用いる方法は、コンタクトホール１６
ａ，１７ａが深い場合に有効である。すなわち、コンタ
クトホール１６ａ，１７ａが深い場合には、ポリシリコ
ン層１８をコンタクトホール１６ａ，１７ａ内に形成す
ることが困難となる。
【００６４】図２１〜図２６は、図２０に示した第２実
施例のＤＲＡＭの製造プロセス（第１工程〜第６工程）
を説明するための断面構造図である。図２０および図２
１〜図２６を参照して、次に図２０に示した第２実施例
のＤＲＡＭの製造プロセスについて説明する。
施例のＤＲＡＭの製造プロセス（第１工程〜第６工程）
を説明するための断面構造図である。図２０および図２
１〜図２６を参照して、次に図２０に示した第２実施例
のＤＲＡＭの製造プロセスについて説明する。
【００６５】まず、図２１に示すように、図４ないし図
１４に示した第１実施例の製造プロセスと同様のプロセ
スを用いて、層間絶縁膜１３を形成する。次に、ｎ型ソ
ース・ドレイン拡散層４に電気的に接続し層間絶縁膜１
３上に延びるように多結晶シリコン層１４を形成する。
多結晶シリコン層１４上にタングステンシリサイド層１
５を形成する。その後、多結晶シリコン層１４およびタ
ングステンシリサイド層１５をパターニングすることに
よって、ビット線２１を形成する。次に、全面に層間絶
縁膜１６および１７を形成した後リフロー法などを用い
て層間絶縁膜１７の表面を平坦化する。ビット線２１上
にコンタクトホールを形成するための開口部を有するフ
ォトレジストパターン２８を形成する。フォトレジスト
パターン２８を選択的にエッチングすることによって、
図２２に示すようなコンタクトホール１６ａおよび１７
ａを形成する。
１４に示した第１実施例の製造プロセスと同様のプロセ
スを用いて、層間絶縁膜１３を形成する。次に、ｎ型ソ
ース・ドレイン拡散層４に電気的に接続し層間絶縁膜１
３上に延びるように多結晶シリコン層１４を形成する。
多結晶シリコン層１４上にタングステンシリサイド層１
５を形成する。その後、多結晶シリコン層１４およびタ
ングステンシリサイド層１５をパターニングすることに
よって、ビット線２１を形成する。次に、全面に層間絶
縁膜１６および１７を形成した後リフロー法などを用い
て層間絶縁膜１７の表面を平坦化する。ビット線２１上
にコンタクトホールを形成するための開口部を有するフ
ォトレジストパターン２８を形成する。フォトレジスト
パターン２８を選択的にエッチングすることによって、
図２２に示すようなコンタクトホール１６ａおよび１７
ａを形成する。
【００６６】次に、図２３に示すように、全面にバリア
層４０を形成する。このバリア層４０は、たとえばＴｉ
をスパッタ法によって５００Å程度の厚みに形成した
後、アンモニア雰囲気下で９００℃、３０秒間熱処理し
てＴｉＮとしたものを用いる。
層４０を形成する。このバリア層４０は、たとえばＴｉ
をスパッタ法によって５００Å程度の厚みに形成した
後、アンモニア雰囲気下で９００℃、３０秒間熱処理し
てＴｉＮとしたものを用いる。
【００６７】次に、図２４に示すように、全面にタング
ステン層４１をＣＶＤ法を用いて３０００〜５０００Å
程度の厚みで形成する。このタングステン層４１は、コ
ンタクト抵抗が低く耐熱性のあるものであれば他の材料
からなる層であってもよい。
ステン層４１をＣＶＤ法を用いて３０００〜５０００Å
程度の厚みで形成する。このタングステン層４１は、コ
ンタクト抵抗が低く耐熱性のあるものであれば他の材料
からなる層であってもよい。
【００６８】次に、図２５に示すように、バリア層４０
およびタングステン層４１をエッチングすることによっ
て、コンタクト部分にのみバリア層４０およびタングス
テン層４１を残す。
およびタングステン層４１をエッチングすることによっ
て、コンタクト部分にのみバリア層４０およびタングス
テン層４１を残す。
【００６９】次に、図２６に示すように、全面にポリシ
リコン層１８を形成する。この後、第１実施例と同様の
プロセスを経て、図２０に示した第２実施例のＤＲＡＭ
が完成される。
リコン層１８を形成する。この後、第１実施例と同様の
プロセスを経て、図２０に示した第２実施例のＤＲＡＭ
が完成される。
【００７０】図２７は、本発明の第３の実施例に従った
ＤＲＡＭを示した断面図である。図２７を参照して、こ
の第３の実施例では、周辺回路部２０２が多層構造とな
っている。このように周辺回路部２０２を多層構造とす
れば、より集積化を図ることができる。
ＤＲＡＭを示した断面図である。図２７を参照して、こ
の第３の実施例では、周辺回路部２０２が多層構造とな
っている。このように周辺回路部２０２を多層構造とす
れば、より集積化を図ることができる。
【００７１】図２８は、本発明の第４の実施例に従った
ＤＲＡＭの平面レイアウト図である。図２９は、図２８
に示したＤＲＡＭのＸ−Ｘにおける断面図である。図２
８および図２９を参照して、この第４の実施例では、メ
モリセルアレイ部２０１のゲート電極（ワード線）７と
周辺回路部２０２のＴＦＴゲート５３とが平面的に重な
らない位置に配置されている。すなわち、ゲート電極７
が延びる方向をＸ方向とし、Ｘ方向に対して９０度ずれ
た方向をＹ方向とした場合を考える。この場合に、メモ
リセルアレイ部２０１のゲート電極７と周辺回路部のＴ
ＦＴゲート５３とは、Ｘ方向において所定の間隔オフセ
ット（位置ずれ）するように配置されている。このよう
に、メモリセルアレイ部２０１のゲート電極（ワード
線）７と、周辺回路部２０２のＴＦＴゲート（ワード
線）５３とをオフセットすることにより、メモリセルア
レイ部２０１と周辺回路部２０２との間の配線容量やク
ロストークなどの問題を有効に解決することができる。
ＤＲＡＭの平面レイアウト図である。図２９は、図２８
に示したＤＲＡＭのＸ−Ｘにおける断面図である。図２
８および図２９を参照して、この第４の実施例では、メ
モリセルアレイ部２０１のゲート電極（ワード線）７と
周辺回路部２０２のＴＦＴゲート５３とが平面的に重な
らない位置に配置されている。すなわち、ゲート電極７
が延びる方向をＸ方向とし、Ｘ方向に対して９０度ずれ
た方向をＹ方向とした場合を考える。この場合に、メモ
リセルアレイ部２０１のゲート電極７と周辺回路部のＴ
ＦＴゲート５３とは、Ｘ方向において所定の間隔オフセ
ット（位置ずれ）するように配置されている。このよう
に、メモリセルアレイ部２０１のゲート電極（ワード
線）７と、周辺回路部２０２のＴＦＴゲート（ワード
線）５３とをオフセットすることにより、メモリセルア
レイ部２０１と周辺回路部２０２との間の配線容量やク
ロストークなどの問題を有効に解決することができる。
【００７２】
【発明の効果】請求項１に記載の半導体装置では、半導
体基板上にメモリセルアレイ領域を形成し、そのメモリ
セルアレイ領域の全面を覆うとともにコンタクトホール
を有する絶縁層を形成し、そのコンタクトホール内に導
電層を形成し、絶縁層上にその導電層と電気的に接続さ
れた周辺回路領域を形成することにより、メモリセルア
レイ領域の上方に周辺回路領域が形成され、半導体チッ
プ面積の大部分がメモリセルアレイ領域として利用され
る。これにより、集積度をより向上させることができ
る。
体基板上にメモリセルアレイ領域を形成し、そのメモリ
セルアレイ領域の全面を覆うとともにコンタクトホール
を有する絶縁層を形成し、そのコンタクトホール内に導
電層を形成し、絶縁層上にその導電層と電気的に接続さ
れた周辺回路領域を形成することにより、メモリセルア
レイ領域の上方に周辺回路領域が形成され、半導体チッ
プ面積の大部分がメモリセルアレイ領域として利用され
る。これにより、集積度をより向上させることができ
る。
【００７３】請求項２に記載の半導体装置の製造方法で
は、第１の導電層を不純物領域に電気的に接続するため
の第１のコンタクトホールと、第１の導電層と第２の導
電層とを電気的に接続するための第２のコンタクトホー
ルとを別々の工程で形成することにより、第１の導電層
（ビット線）のコンタクトのための第１のコンタクトホ
ールの形成時の加工精度を向上させることができる。
は、第１の導電層を不純物領域に電気的に接続するため
の第１のコンタクトホールと、第１の導電層と第２の導
電層とを電気的に接続するための第２のコンタクトホー
ルとを別々の工程で形成することにより、第１の導電層
（ビット線）のコンタクトのための第１のコンタクトホ
ールの形成時の加工精度を向上させることができる。
【００７４】請求項３に記載の半導体装置の製造方法で
は、半導体基板上に形成されたトランジスタおよびキャ
パシタを覆う第１の絶縁層を形成した後、第１の絶縁層
の所定領域をエッチングすることによって、他方の不純
物領域を露出させる。その後、ビット線を形成する。ビ
ット線上に第２の絶縁層を形成した後、第２の絶縁層の
所定領域をエッチングすることによりビット線の一部を
露出させる。これにより、ビット線をメモリセルアレイ
領域に接続するためのコンタクトホールの形成とビット
線を周辺回路領域に接続するためのコンタクトホールの
形成とが別の工程で行なわれる。この結果、ビット線コ
ンタクトのためのコンタクトホールの形成時の加工精度
を向上させることができる。
は、半導体基板上に形成されたトランジスタおよびキャ
パシタを覆う第１の絶縁層を形成した後、第１の絶縁層
の所定領域をエッチングすることによって、他方の不純
物領域を露出させる。その後、ビット線を形成する。ビ
ット線上に第２の絶縁層を形成した後、第２の絶縁層の
所定領域をエッチングすることによりビット線の一部を
露出させる。これにより、ビット線をメモリセルアレイ
領域に接続するためのコンタクトホールの形成とビット
線を周辺回路領域に接続するためのコンタクトホールの
形成とが別の工程で行なわれる。この結果、ビット線コ
ンタクトのためのコンタクトホールの形成時の加工精度
を向上させることができる。
【図１】本発明の一実施例に従ったＤＲＡＭを示した断
面図である。
面図である。
【図２】図１に示したＤＲＡＭの構成を示したブロック
図である。
図である。
【図３】図１に示したＤＲＡＭの構成を示した斜視ブロ
ック図である。
ック図である。
【図４】図１に示したＤＲＡＭの製造プロセスを説明す
るための断面図である。
るための断面図である。
【図５】図１に示したＤＲＡＭの製造プロセスを説明す
るための断面図である。
るための断面図である。
【図６】図１に示したＤＲＡＭの製造プロセスを説明す
るための断面図である。
るための断面図である。
【図７】図１に示したＤＲＡＭの製造プロセスを説明す
るための断面図である。
るための断面図である。
【図８】図１に示したＤＲＡＭの製造プロセスを説明す
るための断面図である。
るための断面図である。
【図９】図１に示したＤＲＡＭの製造プロセスを説明す
るための断面図である。
るための断面図である。
【図１０】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１１】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１２】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１３】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１４】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１５】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１６】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１７】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１８】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図１９】図１に示したＤＲＡＭの製造プロセスを説明
するための断面図である。
するための断面図である。
【図２０】本発明の第２の実施例に従ったＤＲＡＭを示
した断面図である。
した断面図である。
【図２１】図２０に示した第２実施例のＤＲＡＭの製造
プロセスの第１工程を説明するための断面図構造図であ
る。
プロセスの第１工程を説明するための断面図構造図であ
る。
【図２２】図２０に示した第２実施例のＤＲＡＭの製造
プロセスの第２工程を説明するための断面図構造図であ
る。
プロセスの第２工程を説明するための断面図構造図であ
る。
【図２３】図２０に示した第２実施例のＤＲＡＭの製造
プロセスの第３工程を説明するための断面図構造図であ
る。
プロセスの第３工程を説明するための断面図構造図であ
る。
【図２４】図２０に示した第２実施例のＤＲＡＭの製造
プロセスの第４工程を説明するための断面図構造図であ
る。
プロセスの第４工程を説明するための断面図構造図であ
る。
【図２５】図２０に示した第２実施例のＤＲＡＭの製造
プロセスの第５工程を説明するための断面図構造図であ
る。
プロセスの第５工程を説明するための断面図構造図であ
る。
【図２６】図２０に示した第２実施例のＤＲＡＭの製造
プロセスの第６工程を説明するための断面図構造図であ
る。
プロセスの第６工程を説明するための断面図構造図であ
る。
【図２７】本発明の第３の実施例に従ったＤＲＡＭを示
した断面図である。
した断面図である。
【図２８】本発明の第４の実施例に従ったＤＲＡＭの平
面レイアウト図である。
面レイアウト図である。
【図２９】図２８に示したＤＲＡＭのＸ−Ｘにおける断
面図である。
面図である。
【図３０】従来のＤＲＡＭの構成を示したブロック図で
ある。
ある。
【図３１】ＤＲＡＭのメモリセルの等価回路図である。
【図３２】従来のＤＲＡＭの断面構造を示した断面図で
ある。
ある。
【図３３】図３２に示したＤＲＡＭの平面レイアウト図
である。
である。
【図３４】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３５】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３６】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３７】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３８】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３９】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図４０】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図４１】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図４２】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図４３】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図４４】図３２に示したＤＲＡＭの製造プロセスを説
明するための断面図である。
明するための断面図である。
【図４５】リソグラフィ技術におけるレンズの焦点位置
と形成されるコンタクトホールとの関係を説明するため
の概略図である。
と形成されるコンタクトホールとの関係を説明するため
の概略図である。
【図４６】リソグラフィ技術におけるレンズの焦点位置
と形成されるコンタクトホールとの関係を説明するため
の概略図である。
と形成されるコンタクトホールとの関係を説明するため
の概略図である。
【図４７】リソグラフィ技術における焦点位置の最適位
置を説明するための模式図である。
置を説明するための模式図である。
【図４８】レンズの焦点位置をＡ側部分の最適位置に合
わせた場合に形成されるコンタクトホールの形状を示し
た模式図である。
わせた場合に形成されるコンタクトホールの形状を示し
た模式図である。
【図４９】レンズの焦点位置をＢ側部分の最適位置に合
わせた場合に形成されるコンタクトホールの形状を示し
た模式図である。
わせた場合に形成されるコンタクトホールの形状を示し
た模式図である。
【図５０】レンズの焦点位置を図４８と図４９との中間
の位置に合わせた場合に形成されるコンタクトホールの
形状を示した模式図である。
の位置に合わせた場合に形成されるコンタクトホールの
形状を示した模式図である。
【図５１】被エッチング層に形成されるコンタクトホー
ルが設計寸法よりも大きい場合の断面状態を説明するた
めの概略図である。
ルが設計寸法よりも大きい場合の断面状態を説明するた
めの概略図である。
【図５２】被エッチング層に形成されるコンタクトホー
ルが設計寸法よりも小さい場合の断面状態を説明するた
めの概略図である。
ルが設計寸法よりも小さい場合の断面状態を説明するた
めの概略図である。
【図５３】被エッチング層に形成されるコンタクトホー
ルが設計寸法よりも大きい場合の問題点を説明するため
の概略図である。
ルが設計寸法よりも大きい場合の問題点を説明するため
の概略図である。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ 素子分離用Ｐ型拡散層 ４，５ ｎ型ソース・ドレイン拡散層 ７ ゲート電極（ワード線） １０ ストレージノード １１ キャパシタ絶縁膜 １２ セルプレート １４ ビット線 １８ ポリシリコン層 １８ａ ＴＦＴソース／ドレイン １９ ＴＦＴゲート絶縁膜 ２０ ＴＦＴゲート ２１ ビット線 ２０１ メモリセルアレイ部 ２０２ 周辺回路部 なお、各図中、同一符号は同一、または相当部分を示
す。
す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/00 ３０１ Ｃ 8418−4Ｍ 27/04 Ａ 8427−4Ｍ Ｃ 8427−4Ｍ
Claims (3)
- 【請求項１】 半導体基板上に形成されたメモリセルア
レイ領域と、 前記メモリセルアレイ領域の全面を覆うとともに、コン
タクトホールを有する絶縁層と、 前記コンタクトホール内に形成された導電層と、 前記絶縁層上に形成され、前記導電層と電気的に接続さ
れた周辺回路領域とを備えた、半導体装置。 - 【請求項２】 半導体基板上に、不純物領域を有するメ
モリセルを形成する工程と、 前記メモリセルを含む半導体基板上に第１の絶縁層を形
成する工程と、 前記第１の絶縁層内に前記不純物領域を露出させるよう
に第１のコンタクトホールを形成する工程と、 前記第１のコンタクトホール内で前記不純物領域と電気
的に接続するとともに前記第１の絶縁層上に延びる第１
の導電層を形成する工程と、 前記第１の導電層および前記第１の絶縁層上に第２の絶
縁層を形成する工程と、 前記第２の絶縁層内に、前記第１のコンタクトホールか
ら横方向にずれた位置の前記第１の導電層を露出させる
ように第２のコンタクトホールを形成する工程と、 前記第１の導電層と電気的に接続するように前記第２の
コンタクトホール内および前記第２の絶縁層上に第２の
導電層を形成する工程と、 前記メモリセルの上方に、前記第２の導電層と電気的に
接続して周辺回路を形成する工程とを備えた、半導体装
置の製造方法。 - 【請求項３】 半導体基板上の所定領域に第１のゲート
電極と１対の不純物領域とを含むトランジスタを形成す
る工程と、 前記一方の不純物領域に電気的に接続するようにキャパ
シタを形成する工程と、前記トランジスタおよび前記キ
ャパシタを覆う第１の絶縁層を形成した後、前記第１の
絶縁層の所定領域をエッチングすることによって、前記
他方の不純物領域を露出させる工程と、 前記露出された他方の不純物領域に電気的に接続されて
前記第１の絶縁層上を延びるようにビット線を形成する
工程と、 前記ビット線上に第２の絶縁層を形成した後、前記第２
の絶縁層の所定領域をエッチングすることにより、前記
ビット線の一部を露出させる工程と、 前記露出されたビット線に電気的に接続されて前記絶縁
層の表面上に延びるように多結晶シリコン層を形成する
工程と、 前記多結晶シリコン層上に第２のゲート電極を形成する
工程と、 前記第２のゲート電極をマスクとして前記多結晶シリコ
ン層に不純物をイオン注入する工程とを備えた、半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073890A JPH05102430A (ja) | 1991-04-23 | 1992-03-30 | 半導体装置およびその製造方法 |
| US07/869,937 US5453952A (en) | 1991-04-23 | 1992-04-17 | Semiconductor device having peripheral circuit formed of TFT (thin film transistor) |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-92184 | 1991-04-23 | ||
| JP9218491 | 1991-04-23 | ||
| JP4073890A JPH05102430A (ja) | 1991-04-23 | 1992-03-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102430A true JPH05102430A (ja) | 1993-04-23 |
Family
ID=26415036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4073890A Withdrawn JPH05102430A (ja) | 1991-04-23 | 1992-03-30 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
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| US (1) | US5453952A (ja) |
| JP (1) | JPH05102430A (ja) |
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