JP2725578B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
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- G03F9/7003—Alignment type or strategy, e.g. leveling, global alignment
- G03F9/7023—Aligning or positioning in direction perpendicular to substrate surface
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- G—PHYSICS
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70216—Mask projection systems
- G03F7/703—Non-planar pattern areas or non-planar masks, e.g. curved masks or substrates
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- G03F7/70—Microphotolithographic exposure; Apparatus therefor
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/942—Masking
- Y10S438/948—Radiation resist
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- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Local Oxidation Of Silicon (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に光や電
子ビームなどの結像系を用いて形成されたパターンを有
する半導体装置およびその製造方法に関し、特に半導体
基板表面の高低差があるところに微細なパターンを持つ
半導体装置（例えば、半導体記憶装置）およびその製造
方法に関する。
子ビームなどの結像系を用いて形成されたパターンを有
する半導体装置およびその製造方法に関し、特に半導体
基板表面の高低差があるところに微細なパターンを持つ
半導体装置（例えば、半導体記憶装置）およびその製造
方法に関する。
【０００２】
【従来の技術】微細なパターンを形成するのにフォトレ
ジストの露光光源に波長の短いものを使用することが有
利なことはよく知られている。周知のように、光源の波
長をλ、投影機のレンズの開口数をＮＡとするとき、解
像度Ｒは、 Ｒ＝ｋ1 λ／ＮＡ （ｋ1 はレジストプロセスで決
まる定数） で与えられる。そのため、ハーフミクロン乃至それ以下
のデザインルールを用いたＵＬＳＩでは、露光光源はｇ
線（λ＝４３６ｎｍ）からｉ線（λ＝３６５ｎｍ）に移
行しつつある。しかし、光源の短波長化により、露光技
術における解像度と並ぶ重要な評価項目であるＤＯＦ
（Depth of Focus：焦点深度）が次式で与えられるよう
に浅くなる。 ＤＯＦ＝ｋ2 λ／（ＮＡ）2 （ｋ2 はレジストプロセ
スで決まる定数）
ジストの露光光源に波長の短いものを使用することが有
利なことはよく知られている。周知のように、光源の波
長をλ、投影機のレンズの開口数をＮＡとするとき、解
像度Ｒは、 Ｒ＝ｋ1 λ／ＮＡ （ｋ1 はレジストプロセスで決
まる定数） で与えられる。そのため、ハーフミクロン乃至それ以下
のデザインルールを用いたＵＬＳＩでは、露光光源はｇ
線（λ＝４３６ｎｍ）からｉ線（λ＝３６５ｎｍ）に移
行しつつある。しかし、光源の短波長化により、露光技
術における解像度と並ぶ重要な評価項目であるＤＯＦ
（Depth of Focus：焦点深度）が次式で与えられるよう
に浅くなる。 ＤＯＦ＝ｋ2 λ／（ＮＡ）2 （ｋ2 はレジストプロセ
スで決まる定数）
【０００３】しかるに、ＵＬＳＩでは、微細化、多機能
化、高機能化等のために表面の凹凸が大きくなってきて
おり、そのため露光装置が本来持つ解像度よりかなり低
いパターンまでしか解像できない事態を招いている。こ
こで“解像できる”とは、半導体表面に形成されたパタ
ーンがその最終形状において（すなわち例えばフォトリ
ソグラフィならばエッチング終了後に）パターンの所期
目的を実現できる（すなわち、例えば、配線層ならその
予定外の短絡・断線がない状態で形成する）ことを意味
する。例えば、スタックトキャパシタ型ＤＲＡＭでは、
微細化によるキャパシタ容量の減少を補償するために、
蓄積電極を構成するポリシリコンの膜厚を厚くしている
が、その結果、メモリセルアレイ部と周辺回路部との間
に１μｍ以上の高低差が生じるようになってきており、
このことが微細加工に対する重大な障害となっている。
化、高機能化等のために表面の凹凸が大きくなってきて
おり、そのため露光装置が本来持つ解像度よりかなり低
いパターンまでしか解像できない事態を招いている。こ
こで“解像できる”とは、半導体表面に形成されたパタ
ーンがその最終形状において（すなわち例えばフォトリ
ソグラフィならばエッチング終了後に）パターンの所期
目的を実現できる（すなわち、例えば、配線層ならその
予定外の短絡・断線がない状態で形成する）ことを意味
する。例えば、スタックトキャパシタ型ＤＲＡＭでは、
微細化によるキャパシタ容量の減少を補償するために、
蓄積電極を構成するポリシリコンの膜厚を厚くしている
が、その結果、メモリセルアレイ部と周辺回路部との間
に１μｍ以上の高低差が生じるようになってきており、
このことが微細加工に対する重大な障害となっている。
【０００４】この高低差のある表面での解像度を改善す
るための提案が、特開昭６０−７４３１号公報「半導体
装置製造用レクチル」や、特開平１−１４７４５８号公
報「ホトマスク」においてなされている。前者は、レク
チル表面の標高が異なる平面に遮光膜を設けたものであ
り、この標高の違いによって生じる結像面の違いを半導
体基板表面に対応させることにより、実効的に焦点深度
を拡大しようとするものである。また、後者は、図９に
示すように、ガラス基板９０１上に位相シフト層９０２
と遮光膜９０３とを設け、対応するシリコン基板９０４
の標高の高低に応じて位相シフト量を変化させ、このこ
とにより光強度のピーク値のでる高さを半導体基板９０
４上のそれぞれの高度に追随させようとするものであ
る。ここで、位相シフト量を変化させるための手段とし
ては、位相シフト層９０２の膜厚を変化させる、あるい
は膜厚を一定にして異なる屈折率の層を形成する、等が
採用される。
るための提案が、特開昭６０−７４３１号公報「半導体
装置製造用レクチル」や、特開平１−１４７４５８号公
報「ホトマスク」においてなされている。前者は、レク
チル表面の標高が異なる平面に遮光膜を設けたものであ
り、この標高の違いによって生じる結像面の違いを半導
体基板表面に対応させることにより、実効的に焦点深度
を拡大しようとするものである。また、後者は、図９に
示すように、ガラス基板９０１上に位相シフト層９０２
と遮光膜９０３とを設け、対応するシリコン基板９０４
の標高の高低に応じて位相シフト量を変化させ、このこ
とにより光強度のピーク値のでる高さを半導体基板９０
４上のそれぞれの高度に追随させようとするものであ
る。ここで、位相シフト量を変化させるための手段とし
ては、位相シフト層９０２の膜厚を変化させる、あるい
は膜厚を一定にして異なる屈折率の層を形成する、等が
採用される。
【０００５】
【発明が解決しようとする課題】近年、レジストプロセ
スの進歩および露光光源の短波長化によりフォトリソグ
ラフィ技術における解像度は向上しつつあるが、焦点深
度は逆に悪化している。しかるに、微細化により半導体
基板表面の高低差は大きくなってきており、それにも拘
らず、従来、半導体デバイスのパターン配置に関しては
格別の対策が立てられていなかったので、高低差のある
表面では、ミニマム・フィーチャー・サイズ（最小寸
法）を光学系が本来持つ解像度の限界までに微細化する
ことができなくなってきている。
スの進歩および露光光源の短波長化によりフォトリソグ
ラフィ技術における解像度は向上しつつあるが、焦点深
度は逆に悪化している。しかるに、微細化により半導体
基板表面の高低差は大きくなってきており、それにも拘
らず、従来、半導体デバイスのパターン配置に関しては
格別の対策が立てられていなかったので、高低差のある
表面では、ミニマム・フィーチャー・サイズ（最小寸
法）を光学系が本来持つ解像度の限界までに微細化する
ことができなくなってきている。
【０００６】また、上記特開昭６０−７４３１号公報に
記載された従来技術では、例えば標高の高いところおよ
び低いところに連続して走る配線等については、その標
高が変化している部分に対応したレチクルの遮光膜部分
の形成が困難であるという欠点があった。また、特開平
１−１４７４５８号公報に記載されたものでは、半導体
基板表面の標高に応じて位相シフト層の膜厚または屈折
率を変化させなければならないため、製造上に問題があ
り、また標高差に応じた屈折率の材料選択に問題があ
る。したがって、これらの従来技術ではレチクルやホト
マスクが極めて高価なものになるという問題点があっ
た。
記載された従来技術では、例えば標高の高いところおよ
び低いところに連続して走る配線等については、その標
高が変化している部分に対応したレチクルの遮光膜部分
の形成が困難であるという欠点があった。また、特開平
１−１４７４５８号公報に記載されたものでは、半導体
基板表面の標高に応じて位相シフト層の膜厚または屈折
率を変化させなければならないため、製造上に問題があ
り、また標高差に応じた屈折率の材料選択に問題があ
る。したがって、これらの従来技術ではレチクルやホト
マスクが極めて高価なものになるという問題点があっ
た。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板上の高低差のある層上
に結像系により同時に形成されたパターンが設けられて
いる半導体装置において、高所におけるパターンのミニ
マム・フィーチャー・サイズと低所におけるパターンの
ミニマム・フィーチャー・サイズとが異なっていること
を特徴とする半導体装置が提供される。その際に、高所
および低所の高さをｈH 、ｈL 、そこでのミニマム・フ
ィーチャー・サイズをそれぞれｆH 、ｆL とし、結像系
が寸法ｆのパターンを解像できる焦点深度をＤＯＦ
（ｆ）とするとき、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） なる不等式を満たすようになされる。
め、本発明によれば、半導体基板上の高低差のある層上
に結像系により同時に形成されたパターンが設けられて
いる半導体装置において、高所におけるパターンのミニ
マム・フィーチャー・サイズと低所におけるパターンの
ミニマム・フィーチャー・サイズとが異なっていること
を特徴とする半導体装置が提供される。その際に、高所
および低所の高さをｈH 、ｈL 、そこでのミニマム・フ
ィーチャー・サイズをそれぞれｆH 、ｆL とし、結像系
が寸法ｆのパターンを解像できる焦点深度をＤＯＦ
（ｆ）とするとき、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） なる不等式を満たすようになされる。
【０００８】
【作用】本発明によれば、図１（ａ）に示すように、シ
リコン基板１０１上に層間絶縁膜１０２を介して、配線
１０４ａ、１０４ｂを形成するとき、下地にスタックト
キャパシタの蓄積電極１０３等が形成されているため
に、層間絶縁膜１０２に高さｈH の部分と高さｈL の部
分とが存在している場合には（ｈH −ｈL ＝ｈ）、高さ
ｈH におけるミニマム・フィーチャー・サイズＦが、高
さｈL におけるミニマム・フィーチャー・サイズｆとは
異なったものとなる。具体的には、ｆ＝０．６μｍであ
るとき、Ｆ＝１．０μｍであるようになされる。
リコン基板１０１上に層間絶縁膜１０２を介して、配線
１０４ａ、１０４ｂを形成するとき、下地にスタックト
キャパシタの蓄積電極１０３等が形成されているため
に、層間絶縁膜１０２に高さｈH の部分と高さｈL の部
分とが存在している場合には（ｈH −ｈL ＝ｈ）、高さ
ｈH におけるミニマム・フィーチャー・サイズＦが、高
さｈL におけるミニマム・フィーチャー・サイズｆとは
異なったものとなる。具体的には、ｆ＝０．６μｍであ
るとき、Ｆ＝１．０μｍであるようになされる。
【０００９】図１（ｂ）は、配線１０４ａ、１０４ｂを
パターニングする前の状態を示す図であって、層間絶縁
膜１０２上にはＡｌ膜１０４およびフォトレジスト１０
５が形成されている。いま、フォトレジスト１０５の高
所（高さ：ｈH ′）と低所（高さ：ｈL ′）の間の点Ａ
（高さ：ｈA ）に解像の中心点を合わせて露光するもの
とすると、ｆを解像することができるための条件は、Ｄ
ＯＦが解像の中心点の上下方向に延びていることから、
次式で与えられることになる。 （１／２）ＤＯＦ（ｆ）≧ｈA −ｈL ′ 同様に、ミニマム・フィーチャー・サイズＦを解像でき
るための条件は、 （１／２）ＤＯＦ（Ｆ）≧ｈH ′−ｈA で与えられる。よって、 （１／２）ＤＯＦ（ｆ）＋（１／２）ＤＯＦ（Ｆ）≧ｈ
H ′−ｈL ′ の条件が満たされれば、ｆ、Ｆの双方を解像できること
になる。この場合に、露光時には、ｈH ′とｈL ′との
間の、ｈ＝ｈH ′−ｈL ′をＤＯＦ（ｆ）とＤＯＦ
（Ｆ）との比で分割した点（高さ）乃至その近傍とする
ことが望ましい。
パターニングする前の状態を示す図であって、層間絶縁
膜１０２上にはＡｌ膜１０４およびフォトレジスト１０
５が形成されている。いま、フォトレジスト１０５の高
所（高さ：ｈH ′）と低所（高さ：ｈL ′）の間の点Ａ
（高さ：ｈA ）に解像の中心点を合わせて露光するもの
とすると、ｆを解像することができるための条件は、Ｄ
ＯＦが解像の中心点の上下方向に延びていることから、
次式で与えられることになる。 （１／２）ＤＯＦ（ｆ）≧ｈA −ｈL ′ 同様に、ミニマム・フィーチャー・サイズＦを解像でき
るための条件は、 （１／２）ＤＯＦ（Ｆ）≧ｈH ′−ｈA で与えられる。よって、 （１／２）ＤＯＦ（ｆ）＋（１／２）ＤＯＦ（Ｆ）≧ｈ
H ′−ｈL ′ の条件が満たされれば、ｆ、Ｆの双方を解像できること
になる。この場合に、露光時には、ｈH ′とｈL ′との
間の、ｈ＝ｈH ′−ｈL ′をＤＯＦ（ｆ）とＤＯＦ
（Ｆ）との比で分割した点（高さ）乃至その近傍とする
ことが望ましい。
【００１０】従来は、このように高低差があって全面を
ミニマム・フィーチャー・サイズｆで解像できない場合
は、全体を例えばミニマム・フィーチャー・サイズＦで
パターニングしていた。これに対し、本発明では、高所
または低所の何れかに微細化すべきパターンを集め（図
１の例では低所に集めている）、そこではミニマム・フ
ィーチャー・サイズｆにてパターニングし、他の領域で
はミニマム・フィーチャー・サイズＦにてパターニング
するようにして、従来例に比較してより高密度化するこ
とを実現している。
ミニマム・フィーチャー・サイズｆで解像できない場合
は、全体を例えばミニマム・フィーチャー・サイズＦで
パターニングしていた。これに対し、本発明では、高所
または低所の何れかに微細化すべきパターンを集め（図
１の例では低所に集めている）、そこではミニマム・フ
ィーチャー・サイズｆにてパターニングし、他の領域で
はミニマム・フィーチャー・サイズＦにてパターニング
するようにして、従来例に比較してより高密度化するこ
とを実現している。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２は、本発明の一実施例において形成さ
れる２５６ｋビットＤＲＡＭの入出力インターフェイス
回路を省略した回路図であり、２５６ｋビットの１トラ
ンジスタ型メモリセルは２５６本のワード線および１０
２４対のビット線対の交点に接続されている。８ビット
の行アドレスバスは６本および２本に分けられ、それぞ
れのアドレス信号は主Ｘデコーダ２０１および副Ｘデコ
ーダ２０２とでデコードされ、このデコード信号に基づ
いて主ワード線Ｗ0 〜Ｗ63の内の１本および副ワード線
Ｗ0 ′〜Ｗ3 ′の内の１本が選択される。
て説明する。図２は、本発明の一実施例において形成さ
れる２５６ｋビットＤＲＡＭの入出力インターフェイス
回路を省略した回路図であり、２５６ｋビットの１トラ
ンジスタ型メモリセルは２５６本のワード線および１０
２４対のビット線対の交点に接続されている。８ビット
の行アドレスバスは６本および２本に分けられ、それぞ
れのアドレス信号は主Ｘデコーダ２０１および副Ｘデコ
ーダ２０２とでデコードされ、このデコード信号に基づ
いて主ワード線Ｗ0 〜Ｗ63の内の１本および副ワード線
Ｗ0 ′〜Ｗ3 ′の内の１本が選択される。
【００１２】２５６ｋビットのセルは４つの６４ｋビッ
トセル・アレイ２０３に分割されており、セル・アレイ
２０３間の間隙およびその両終端の外側部には副ワード
線の二種類の組即ち、Ｗ0 ′とＷ2 ′およびＷ1 ′とＷ
3 ′とが交互に走っていて、セルアレイを跨いで走って
いる主ワード線Ｗ0 〜Ｗ63と、アレイ内部のワード線ｗ
4k+n（ｎ＝０〜３）とに交差している。副ワード線Ｗ
0 ′乃至Ｗ3 ′とワード線ｗ4k乃至ｗ4k+3との間には、
ゲート電極が主ワード線Ｗk に接続されたセレクトトラ
ンジスタＱkjl （ｋ＝０〜６３、ｊ＝０〜３、ｌ＝０〜
４、但しｊとｌとは偶奇が異なる）が接続されている。
この構成により、行アドレス信号に対して選択されるワ
ード線は１本に限られることになる。
トセル・アレイ２０３に分割されており、セル・アレイ
２０３間の間隙およびその両終端の外側部には副ワード
線の二種類の組即ち、Ｗ0 ′とＷ2 ′およびＷ1 ′とＷ
3 ′とが交互に走っていて、セルアレイを跨いで走って
いる主ワード線Ｗ0 〜Ｗ63と、アレイ内部のワード線ｗ
4k+n（ｎ＝０〜３）とに交差している。副ワード線Ｗ
0 ′乃至Ｗ3 ′とワード線ｗ4k乃至ｗ4k+3との間には、
ゲート電極が主ワード線Ｗk に接続されたセレクトトラ
ンジスタＱkjl （ｋ＝０〜６３、ｊ＝０〜３、ｌ＝０〜
４、但しｊとｌとは偶奇が異なる）が接続されている。
この構成により、行アドレス信号に対して選択されるワ
ード線は１本に限られることになる。
【００１３】６４ｋビットセル・アレイ２０３内のセル
は４ビットセル単位２０４に分けられている。４ビット
セル単位２０４は、４つのメモリセルトランジスタＱ0
〜Ｑ3 とメモリキャパシタＣ0 〜Ｃ3 により構成されて
いる。メモリセルトランジスタＱ0 〜Ｑ3 のゲート電極
はワード線ｗ4k〜ｗ4k+3に接続され、そのソース・ドレ
インの一方はビット線ｄj またはｄj-（−は上線の代わ
り、以下同じ）に、またその他方はメモリキャパシタＣ
0 〜Ｃ3 の一方の電極に接続されている。メモリキャパ
シタの他方の電極は共通にセル・プレートＣＰに接続さ
れている。
は４ビットセル単位２０４に分けられている。４ビット
セル単位２０４は、４つのメモリセルトランジスタＱ0
〜Ｑ3 とメモリキャパシタＣ0 〜Ｃ3 により構成されて
いる。メモリセルトランジスタＱ0 〜Ｑ3 のゲート電極
はワード線ｗ4k〜ｗ4k+3に接続され、そのソース・ドレ
インの一方はビット線ｄj またはｄj-（−は上線の代わ
り、以下同じ）に、またその他方はメモリキャパシタＣ
0 〜Ｃ3 の一方の電極に接続されている。メモリキャパ
シタの他方の電極は共通にセル・プレートＣＰに接続さ
れている。
【００１４】ワード線ｗ4k〜ｗ4k+3により選択されたセ
ルの情報はビット線ｄj またはｄj-（ｊ＝１〜１０２
４）へ読み出され、ゲート電極がタイミングゲート線Ｔ
Ｇに接続されたゲーティングトランジスタＱDj、ＱDj-
を介して１０２４台のセンスアンプ２０５に伝達され
る。書き込みの場合は逆にセンスアンプ２０５に保持さ
れたデータがゲーティングトランジスタＱDj、ＱDj- を
介してビット線ｄj 、ｄj-へ伝達され、ワード線ｗ4k〜
ｗ4k+3により選択されたセルに書き込まれる。
ルの情報はビット線ｄj またはｄj-（ｊ＝１〜１０２
４）へ読み出され、ゲート電極がタイミングゲート線Ｔ
Ｇに接続されたゲーティングトランジスタＱDj、ＱDj-
を介して１０２４台のセンスアンプ２０５に伝達され
る。書き込みの場合は逆にセンスアンプ２０５に保持さ
れたデータがゲーティングトランジスタＱDj、ＱDj- を
介してビット線ｄj 、ｄj-へ伝達され、ワード線ｗ4k〜
ｗ4k+3により選択されたセルに書き込まれる。
【００１５】図２に示された回路を具体化する本実施例
は、ｉ線、高ＮＡステッパを用い、デザインルール０．
４μｍの周知のＣＭＯＳ技術で製造される。また、素子
分離膜にはＬＯＣＯＳ酸化膜が、ワード線にはポリサイ
ド膜が、ビット線にはシリサイド膜が、スタックトキャ
パシタの蓄積電極およびセルプレートにはポリシリコン
が、主ワード線には第１Ａｌ配線が、副ワード線には第
２Ａｌ配線が用いられている。図３乃至図５は、スイッ
チング用トランジスタＱkjl 等が形成されているメモリ
セルアレイ部およびアレイ間隙部の工程順の平面図を示
し、図３（ａ）のＡ−Ａ線（セル部）およびＢ−Ｂ線
（周辺部）での断面図が図６乃至図８に示されている。
は、ｉ線、高ＮＡステッパを用い、デザインルール０．
４μｍの周知のＣＭＯＳ技術で製造される。また、素子
分離膜にはＬＯＣＯＳ酸化膜が、ワード線にはポリサイ
ド膜が、ビット線にはシリサイド膜が、スタックトキャ
パシタの蓄積電極およびセルプレートにはポリシリコン
が、主ワード線には第１Ａｌ配線が、副ワード線には第
２Ａｌ配線が用いられている。図３乃至図５は、スイッ
チング用トランジスタＱkjl 等が形成されているメモリ
セルアレイ部およびアレイ間隙部の工程順の平面図を示
し、図３（ａ）のＡ−Ａ線（セル部）およびＢ−Ｂ線
（周辺部）での断面図が図６乃至図８に示されている。
【００１６】図３乃至図８を参照して本実施例の製造方
法について説明する。まず、ｐ型シリコン基板３０１の
表面に周知のＬＯＣＯＳ法により膜厚０．３μｍの素子
分離領域３０２を形成して、活性領域３０３、３０４、
３０５を区画する［図３（ａ）、図６（ａ）］。ここ
で、活性領域３０３は、メモリセルの形成領域、活性領
域３０４はセレクトトランジスタの形成領域、活性領域
３０５は中継端子の形成領域である。ゲート絶縁膜３０
６を形成した後、合計膜厚２５００Åのポリサイド層を
形成しこれをパターニングして、ワード線３０７、セレ
クトトランジスタのゲート電極３０８を形成する。次い
で、これらワード線３０７、ゲート電極３０８をマスク
としてヒ素をイオン注入し、メモリセルトランジスタの
ソース・ドレイン領域となるｎ型不純物領域３０９、セ
レクトトランジスタのソース・ドレイン領域となるｎ型
不純物領域３１０および中継端子となるｎ型不純物領域
３１１を形成する［図３（ｂ）、図６（ｂ）］。ここ
で、ワード線３０７の幅は０．４μｍ、最小間隔は０．
４μｍである。
法について説明する。まず、ｐ型シリコン基板３０１の
表面に周知のＬＯＣＯＳ法により膜厚０．３μｍの素子
分離領域３０２を形成して、活性領域３０３、３０４、
３０５を区画する［図３（ａ）、図６（ａ）］。ここ
で、活性領域３０３は、メモリセルの形成領域、活性領
域３０４はセレクトトランジスタの形成領域、活性領域
３０５は中継端子の形成領域である。ゲート絶縁膜３０
６を形成した後、合計膜厚２５００Åのポリサイド層を
形成しこれをパターニングして、ワード線３０７、セレ
クトトランジスタのゲート電極３０８を形成する。次い
で、これらワード線３０７、ゲート電極３０８をマスク
としてヒ素をイオン注入し、メモリセルトランジスタの
ソース・ドレイン領域となるｎ型不純物領域３０９、セ
レクトトランジスタのソース・ドレイン領域となるｎ型
不純物領域３１０および中継端子となるｎ型不純物領域
３１１を形成する［図３（ｂ）、図６（ｂ）］。ここ
で、ワード線３０７の幅は０．４μｍ、最小間隔は０．
４μｍである。
【００１７】ＣＶＤ法により第１の層間絶縁膜３１２を
形成した後、周知の補助的技法を用いて、メモリセルト
ランジスタの一方のソース・ドレイン領域上に０．２μ
ｍ□のコンタクトホール３１３を、ワード線３０７上に
コンタクトホール３１４を、セレクトトランジスタのソ
ース・ドレイン領域の一方の領域上にコンタクトホール
３１５を、そのゲート電極３０８上にコンタクトホール
３１６を、中継端子となるｎ型領域３１１上にコンタク
トホール３１７を、それぞれ開孔する。次いで、スパッ
タ法により膜厚１０００Åのシリサイド層を形成し、こ
れをパターニングして、ビット線３１８、ワード線３０
７とセレクトトランジスタのソース・ドレイン領域とを
接続する配線３１９、ゲート電極３０８と中継端子とな
るｎ型不純物領域３１１とを接続する繋ぎ配線３２０を
形成する［図４（ａ）、図７（ａ）］。ここで、ビット
線の幅および最小間隔は共に０．４μｍであり、周辺部
における各配線の最小間隔も０．４μｍである。
形成した後、周知の補助的技法を用いて、メモリセルト
ランジスタの一方のソース・ドレイン領域上に０．２μ
ｍ□のコンタクトホール３１３を、ワード線３０７上に
コンタクトホール３１４を、セレクトトランジスタのソ
ース・ドレイン領域の一方の領域上にコンタクトホール
３１５を、そのゲート電極３０８上にコンタクトホール
３１６を、中継端子となるｎ型領域３１１上にコンタク
トホール３１７を、それぞれ開孔する。次いで、スパッ
タ法により膜厚１０００Åのシリサイド層を形成し、こ
れをパターニングして、ビット線３１８、ワード線３０
７とセレクトトランジスタのソース・ドレイン領域とを
接続する配線３１９、ゲート電極３０８と中継端子とな
るｎ型不純物領域３１１とを接続する繋ぎ配線３２０を
形成する［図４（ａ）、図７（ａ）］。ここで、ビット
線の幅および最小間隔は共に０．４μｍであり、周辺部
における各配線の最小間隔も０．４μｍである。
【００１８】第２の層間絶縁膜３２１を形成した後、周
知の補助的技法を用いてメモリセルトランジスタのもう
一方のソース・ドレイン領域上に０．２μｍ□のコンタ
クトホール３２２を開孔する。続いて、ポリシリコンを
８５００Åの膜厚に堆積し、リンをドープした後これを
パターニングして、スタックトキャパシタの蓄積電極３
２３を形成する［図４（ｂ）、図７（ｂ）］。蓄積電極
３２３上にシリコン酸化膜とシリコン窒化膜との複合膜
からなる容量絶縁膜３２４を形成し、次いで、膜厚１５
００Åのポリシリコン膜を形成し、これをメモリセルア
レイ部のみを覆うようにパターニングしてセル・プレー
ト３２５を形成する［図４（ｃ）、図７（ｃ）］。この
ようにして形成されたスタックトキャパシタは１個当た
り２０ｆＦの電気容量を持つ。
知の補助的技法を用いてメモリセルトランジスタのもう
一方のソース・ドレイン領域上に０．２μｍ□のコンタ
クトホール３２２を開孔する。続いて、ポリシリコンを
８５００Åの膜厚に堆積し、リンをドープした後これを
パターニングして、スタックトキャパシタの蓄積電極３
２３を形成する［図４（ｂ）、図７（ｂ）］。蓄積電極
３２３上にシリコン酸化膜とシリコン窒化膜との複合膜
からなる容量絶縁膜３２４を形成し、次いで、膜厚１５
００Åのポリシリコン膜を形成し、これをメモリセルア
レイ部のみを覆うようにパターニングしてセル・プレー
ト３２５を形成する［図４（ｃ）、図７（ｃ）］。この
ようにして形成されたスタックトキャパシタは１個当た
り２０ｆＦの電気容量を持つ。
【００１９】第３の層間絶縁膜３２６を形成した後、周
知のフォトリソグラフィ技法を適用して、セレクトトラ
ンジスタのもう一方のソース・ドレイン領域上にコンタ
クトホール３２７を、また中継端子となるｎ型不純物領
域３１１上にコンタクトホール３２８を開孔する。次い
で、５０００ÅのＡｌ合金層を形成し、これをパターニ
ングして主ワード線３２９と、セレクトトランジスタの
ソース・ドレイン領域に接続される中間配線３３０を形
成する［図５（ａ）、図８（ａ）］。
知のフォトリソグラフィ技法を適用して、セレクトトラ
ンジスタのもう一方のソース・ドレイン領域上にコンタ
クトホール３２７を、また中継端子となるｎ型不純物領
域３１１上にコンタクトホール３２８を開孔する。次い
で、５０００ÅのＡｌ合金層を形成し、これをパターニ
ングして主ワード線３２９と、セレクトトランジスタの
ソース・ドレイン領域に接続される中間配線３３０を形
成する［図５（ａ）、図８（ａ）］。
【００２０】第１Ａｌ配線では、本発明に従って、メモ
リセルアレイ部では、ミニマム・フィーチャー・サイズ
は１μｍになされており、ここより１．１μｍ程度標高
の低い周辺回路部では、ミニマム・フィーチャー・サイ
ズは０．６μｍになされている。これにより、周辺回路
部において主ワード線３２９間への中間配線３３０の敷
設が可能となっている。図示されてはいないが、周辺回
路の一部であるセンスアンプ部においても０．６μｍの
ミニマム・フィーチャー・サイズが採用されている。こ
れにより、センスアンプ部における第１Ａｌ配線を微細
なビット線ピッチに適合させて形成することが可能とな
っている。
リセルアレイ部では、ミニマム・フィーチャー・サイズ
は１μｍになされており、ここより１．１μｍ程度標高
の低い周辺回路部では、ミニマム・フィーチャー・サイ
ズは０．６μｍになされている。これにより、周辺回路
部において主ワード線３２９間への中間配線３３０の敷
設が可能となっている。図示されてはいないが、周辺回
路の一部であるセンスアンプ部においても０．６μｍの
ミニマム・フィーチャー・サイズが採用されている。こ
れにより、センスアンプ部における第１Ａｌ配線を微細
なビット線ピッチに適合させて形成することが可能とな
っている。
【００２１】第１Ａｌ配線上に第４の層間絶縁膜３３１
を被着し、周知のフォトリソグラフィ技法を用いて第１
Ａｌ配線の中間配線３３０の表面を露出させるスルーホ
ール３３２を開孔する。次いで、第２Ａｌ配線を形成す
るためのＡｌ合金層を膜厚５０００Åに堆積し、これを
パターニングして電源線３３３と、中間配線３３０を介
してセレクトトランジスタのソース・ドレイン領域の一
方に接続される副ワード線３３４を形成して本実施例の
半導体装置の製造を完了する［図５（ｂ）、図８
（ｂ）］。
を被着し、周知のフォトリソグラフィ技法を用いて第１
Ａｌ配線の中間配線３３０の表面を露出させるスルーホ
ール３３２を開孔する。次いで、第２Ａｌ配線を形成す
るためのＡｌ合金層を膜厚５０００Åに堆積し、これを
パターニングして電源線３３３と、中間配線３３０を介
してセレクトトランジスタのソース・ドレイン領域の一
方に接続される副ワード線３３４を形成して本実施例の
半導体装置の製造を完了する［図５（ｂ）、図８
（ｂ）］。
【００２２】本実施例半導体装置の特徴的な点は、第１
Ａｌ配線が、周辺回路部の標高の低いところでは０．６
μｍのミニマム・フィーチャー・サイズが採用され、そ
こより１．１μｍ程度標高の高いメモリセルアレイ部で
は、１μｍのミニマム・フィーチャー・サイズが採用さ
れている点である。１．７μｍ厚のフォトレジストを露
光するのに、ＮＡ＝０．５のｉ線ステッパを用いた場
合、フィーチャー・サイズ０．６μｍでのＤＯＦは、
１．０μｍ、フィーチャー・サイズ１．０でのそれは
２．０μｍである。したがって、高低差が１．１μｍあ
る表面では、ミニマム・フィーチャー・サイズを０．６
μｍに選定すると、露光時にどのように焦点位置を設定
しても全体を解像することはほとんど不可能である。そ
こで、本実施例においては、低所でのミニマム・フィー
チャー・サイズを０．６μｍ、高所でのそれを１．０μ
ｍとし、露光時に焦点を低所と高所との中間位置乃至そ
れより幾分低い位置に合わせることにより全体が完全に
解像されるようにしている。なお、この場合、 （１／２）ＤＯＦ（０．６）＋（１／２）ＤＯＦ（１．
０）＝０．５＋１．０ ＝１．５ となっており、この値が表面の高低差（１．１μｍ）よ
り大きくなっているため全体を解像できる露光が可能に
なっているのである。
Ａｌ配線が、周辺回路部の標高の低いところでは０．６
μｍのミニマム・フィーチャー・サイズが採用され、そ
こより１．１μｍ程度標高の高いメモリセルアレイ部で
は、１μｍのミニマム・フィーチャー・サイズが採用さ
れている点である。１．７μｍ厚のフォトレジストを露
光するのに、ＮＡ＝０．５のｉ線ステッパを用いた場
合、フィーチャー・サイズ０．６μｍでのＤＯＦは、
１．０μｍ、フィーチャー・サイズ１．０でのそれは
２．０μｍである。したがって、高低差が１．１μｍあ
る表面では、ミニマム・フィーチャー・サイズを０．６
μｍに選定すると、露光時にどのように焦点位置を設定
しても全体を解像することはほとんど不可能である。そ
こで、本実施例においては、低所でのミニマム・フィー
チャー・サイズを０．６μｍ、高所でのそれを１．０μ
ｍとし、露光時に焦点を低所と高所との中間位置乃至そ
れより幾分低い位置に合わせることにより全体が完全に
解像されるようにしている。なお、この場合、 （１／２）ＤＯＦ（０．６）＋（１／２）ＤＯＦ（１．
０）＝０．５＋１．０ ＝１．５ となっており、この値が表面の高低差（１．１μｍ）よ
り大きくなっているため全体を解像できる露光が可能に
なっているのである。
【００２３】本実施例において、シリサイド層について
は、メモリセルアレイ部と周辺回路部とで同じミニマム
・フィーチャー・サイズ：０．４μｍを採用してパター
ニングを行っている。このとき、膜厚１．０μｍのフォ
トレジストを露光するのにＮＡ＝０．５７のｉ線ステッ
パを用いた場合には、解像限界は０．３５μｍであり、
この実施例ではこの限界に近いパターンを得ている。し
かし、この層の配線においても表面に０．３μｍの高低
差が存在しているため、本発明に従って、２種のミニマ
ム・フィーチャー・サイズを採用し、例えば、標高の高
い方は０．３５μｍ、低い方は０．４５μｍとして、こ
の配線層の最高密度を使用するステッパの解像限界にま
で高めることができる。
は、メモリセルアレイ部と周辺回路部とで同じミニマム
・フィーチャー・サイズ：０．４μｍを採用してパター
ニングを行っている。このとき、膜厚１．０μｍのフォ
トレジストを露光するのにＮＡ＝０．５７のｉ線ステッ
パを用いた場合には、解像限界は０．３５μｍであり、
この実施例ではこの限界に近いパターンを得ている。し
かし、この層の配線においても表面に０．３μｍの高低
差が存在しているため、本発明に従って、２種のミニマ
ム・フィーチャー・サイズを採用し、例えば、標高の高
い方は０．３５μｍ、低い方は０．４５μｍとして、こ
の配線層の最高密度を使用するステッパの解像限界にま
で高めることができる。
【００２４】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、特許請
求の範囲に記載された本願発明の要旨内において各種の
変更が可能である。例えば、実施例では、標高が高いメ
モリセルアレイ部でのミニマム・フィーチャー・サイズ
を標高の低い周辺回路部のそれより大きくしてあるが、
逆に標高の低いところのミニマム・フィーチャー・サイ
ズの方を小さくしてもよい。また、実施例はＤＲＡＭに
関するものであったが、本発明は、ＳＲＡＭ、ＲＯＭ、
ＥＰＲＯＭ等の他の半導体記憶装置のメモリセルアレイ
部と周辺回路部との間にも適用できるものであり、さら
には記憶装置に限らず高低差のある半導体装置一般に対
しても適用できるものである。また、実施例では、標高
差のある２つの部分について述べているが、標高差があ
る３つ以上の部分についても適用が可能であり、あるい
は連続的に変化する場合、任意の２つの部分に対して本
発明を適用し、他の部分については何れかの標高のミニ
マム・フィーチャー・サイズを採用するようにすればよ
い。
本発明は上記実施例に限定されるものではなく、特許請
求の範囲に記載された本願発明の要旨内において各種の
変更が可能である。例えば、実施例では、標高が高いメ
モリセルアレイ部でのミニマム・フィーチャー・サイズ
を標高の低い周辺回路部のそれより大きくしてあるが、
逆に標高の低いところのミニマム・フィーチャー・サイ
ズの方を小さくしてもよい。また、実施例はＤＲＡＭに
関するものであったが、本発明は、ＳＲＡＭ、ＲＯＭ、
ＥＰＲＯＭ等の他の半導体記憶装置のメモリセルアレイ
部と周辺回路部との間にも適用できるものであり、さら
には記憶装置に限らず高低差のある半導体装置一般に対
しても適用できるものである。また、実施例では、標高
差のある２つの部分について述べているが、標高差があ
る３つ以上の部分についても適用が可能であり、あるい
は連続的に変化する場合、任意の２つの部分に対して本
発明を適用し、他の部分については何れかの標高のミニ
マム・フィーチャー・サイズを採用するようにすればよ
い。
【００２５】なお、本発明でいう結像系は、光や電子線
を使ったリソグラフィに限定されず、マスクあるいはレ
ジスト材なしでパターン材そのものを直接描写するよう
な、光ＣＶＤ、光エッチングの場合等、光・電子などの
“集光”あるいは“結像”のための“光学系”を用いた
すべてのパターン形成手段を含むものである。
を使ったリソグラフィに限定されず、マスクあるいはレ
ジスト材なしでパターン材そのものを直接描写するよう
な、光ＣＶＤ、光エッチングの場合等、光・電子などの
“集光”あるいは“結像”のための“光学系”を用いた
すべてのパターン形成手段を含むものである。
【００２６】
【発明の効果】以上説明したように、本発明の半導体装
置は、高低差のある基板表面において高所と低所とで異
なるミニマム・フィーチャー・サイズを採用したもので
あるので、本発明によれば、高所または低所のいずれか
の領域において光学装置のもつ本来の解像度の限界に近
いサイズにまで微細化しても解像が可能となる。したが
って、本発明によれば、同一面におけるパターンを同一
のミニマム・フィーチャー・サイズにて形成した場合と
比較してより微細化、高密度化を図ることができる。ま
た、本発明の半導体装置は従来の製造工程に何ら変更を
加えることなく製造しうるものであり、レチクルやホト
マスクに複雑な加工を施す必要がないため、本発明によ
れば、特別のコスト的な負担を伴うことなくパターンの
微細化を実現することができる。
置は、高低差のある基板表面において高所と低所とで異
なるミニマム・フィーチャー・サイズを採用したもので
あるので、本発明によれば、高所または低所のいずれか
の領域において光学装置のもつ本来の解像度の限界に近
いサイズにまで微細化しても解像が可能となる。したが
って、本発明によれば、同一面におけるパターンを同一
のミニマム・フィーチャー・サイズにて形成した場合と
比較してより微細化、高密度化を図ることができる。ま
た、本発明の半導体装置は従来の製造工程に何ら変更を
加えることなく製造しうるものであり、レチクルやホト
マスクに複雑な加工を施す必要がないため、本発明によ
れば、特別のコスト的な負担を伴うことなくパターンの
微細化を実現することができる。
【図１】 本発明の原理を説明するための断面図。
【図２】 本発明の一実施例を説明するためのＤＲＡＭ
の回路図。
の回路図。
【図３】 本発明の一実施例の製造方法を説明するため
の工程順の平面図の一部。
の工程順の平面図の一部。
【図４】 本発明の一実施例の製造方法を説明するため
の工程順の平面図の一部。
の工程順の平面図の一部。
【図５】 本発明の一実施例の製造方法を説明するため
の工程順の平面図の一部。
の工程順の平面図の一部。
【図６】 本発明の一実施例の製造方法を説明するため
の工程順の断面図の一部。
の工程順の断面図の一部。
【図７】 本発明の一実施例の製造方法を説明するため
の工程順の断面図の一部。
の工程順の断面図の一部。
【図８】 本発明の一実施例の製造方法を説明するため
の工程順の断面図の一部。
の工程順の断面図の一部。
【図９】 従来例を説明するための断面図。
１０１ シリコン基板 １０２
層間絶縁膜 １０３ 蓄積電極 １０４
Ａｌ膜 １０４ａ、１０４ｂ Ａｌ配線 １０５
フォトレジスト ２０１ 主Ｘデコーダ ２０２
副Ｘデコーダ ２０３ ６４ｋビットセル・アレイ ２０４
４ビットセル単位 ２０５ センスアンプ ３０１ ｐ型シリコン基板 ３０２
素子分離領域 ３０３、３０４、３０５ 活性領域 ３０６
ゲート絶縁膜 ３０７ ワード線 ３０８
ゲート電極 ３０９、３１０、３１１ ｎ型不純物領域 ３１２
第１の層間絶縁膜 ３１３〜３１７ コンタクトホール ３１８
ビット線 ３１９ 配線 ３２０
繋ぎ配線 ３２１ 第２の層間絶縁膜 ３２２
コンタクトホール ３２３ 蓄積電極 ３２４
容量絶縁膜 ３２５ セル・プレート ３２６
第３の層間絶縁膜 ３２７、３２８ コンタクトホール ３２９
主ワード線 ３３０ 中間配線 ３３１
第４の層間絶縁膜 ３３２ スルーホール ３３３
電源線 ３３４ 副ワード線 ９０１ ガラス板 ９０２
位相シフト層 ９０３ 遮光体 ９０４
シリコン基板
層間絶縁膜 １０３ 蓄積電極 １０４
Ａｌ膜 １０４ａ、１０４ｂ Ａｌ配線 １０５
フォトレジスト ２０１ 主Ｘデコーダ ２０２
副Ｘデコーダ ２０３ ６４ｋビットセル・アレイ ２０４
４ビットセル単位 ２０５ センスアンプ ３０１ ｐ型シリコン基板 ３０２
素子分離領域 ３０３、３０４、３０５ 活性領域 ３０６
ゲート絶縁膜 ３０７ ワード線 ３０８
ゲート電極 ３０９、３１０、３１１ ｎ型不純物領域 ３１２
第１の層間絶縁膜 ３１３〜３１７ コンタクトホール ３１８
ビット線 ３１９ 配線 ３２０
繋ぎ配線 ３２１ 第２の層間絶縁膜 ３２２
コンタクトホール ３２３ 蓄積電極 ３２４
容量絶縁膜 ３２５ セル・プレート ３２６
第３の層間絶縁膜 ３２７、３２８ コンタクトホール ３２９
主ワード線 ３３０ 中間配線 ３３１
第４の層間絶縁膜 ３３２ スルーホール ３３３
電源線 ３３４ 副ワード線 ９０１ ガラス板 ９０２
位相シフト層 ９０３ 遮光体 ９０４
シリコン基板
Claims (9)
- 【請求項１】 半導体基板上の高低差のある層上に結像
系により同時に形成されたパターンが設けられている半
導体装置において、高所におけるパターンのミニマム・
フィーチャー・サイズと低所におけるパターンのミニマ
ム・フィーチャー・サイズとが異なっており、前記高所
および前記低所の高さをｈH 、ｈL 、そこでのミニマム
・フィーチャー・サイズをそれぞれｆH 、ｆL とし、そ
のパターンを形成するのに用いる結像系の、寸法ｆのパ
ターンを解像できる焦点深度をＤＯＦ（ｆ）とすると
き、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） なる不等式を満たしていることを特徴とする半導体装
置。 - 【請求項２】 同一の層に前記高所および前記低所とは
異なる高さの領域が含まれており、前記高所に近い高さ
の領域におけるパターンのミニマム・フィーチャー・サ
イズは前記高所におけるパターンのミニマム・フィーチ
ャー・サイズと同一になされ、前記低所に近い高さの領
域におけるパターンのミニマム・フィーチャー・サイズ
は前記低所におけるパターンのミニマム・フィーチャー
・サイズと同一になされていることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 半導体基板上の高低差のある層上に結像
系により同時に形成されたパターンが設けられている半
導体装置において、高所におけるパターンのミニマム・
フィーチャー・サイズと、低所におけるパターンのミニ
マム・フィーチャー・サイズと、高所および低所の中間
の高さのミニマム・フィーチャー・サイズとがそれぞれ
異なっており、高所、中間高さの領域および低所の高さ
をそれぞれｈH 、ｈM 、ｈL 、それぞれの領域でのミニ
マム・フィーチャー・サイズをそれぞれｆH 、ｆM 、ｆ
L とし、それらのパターンを形成するのに用いる結像系
の、寸法ｆのパターンを解像できる焦点深度をＤＯＦ
（ｆ）とするとき、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） （１／２）ＤＯＦ（ｆM ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈM −ｈL ） なる不等式を満たしていることを特徴とする半導体装
置。 - 【請求項４】 前記高低差のある層が、複数のメモリセ
ルが形成されているメモリセル部および周辺回路部上を
覆う絶縁膜であって、前記高所の領域が前記メモリセル
部であり、前記低所の領域が前記周辺回路部であること
を特徴とする請求項１または３記載の半導体装置。 - 【請求項５】 前記メモリセルにはそれぞれスタックト
キャパシタが形成されていることを特徴とする請求項４
記載の半導体装置。 - 【請求項６】 半導体基板上の高低差のある層にパター
ンを形成するに際して、高所におけるミニマム・フィー
チャー・サイズと低所におけるパターンのミニマム・フ
ィーチャー・サイズとを異ならしめておき、パターンを
形成するための結像系の解像する中心位置を、 前記高所および前記低所の高さをｈH 、ｈL 、そこでの
ミニマム・フィーチャー・サイズをそれぞれｆH 、ｆL
とし、そのパターンを形成するのに用いる結像系の、寸
法ｆのパターンを解像できる焦点深度をＤＯＦ（ｆ）と
するとき、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） なる不等式を満たすように、 高所および低所の間に合わせて処理することを特徴とす
る半導体装置の製造方法。 - 【請求項７】 半導体基板上の高低差のある層にパター
ンを形成するに際して、高所におけるミニマム・フィー
チャー・サイズと低所におけるパターンのミニマム・フ
ィーチャー・サイズとを異ならしめておき、前記層にパ
ターンを形成するために該層上にフォトレジストを塗付
し、露光装置が解像する中心位置を、 前記高所および前記低所の高さをｈH 、ｈL 、そこでの
ミニマム・フィーチャー・サイズをそれぞれｆH 、ｆL
とし、そのパターンを形成するのに用いる露光装置の、
寸法ｆのパターンを解像できる焦点深度をＤＯＦ（ｆ）
とするとき、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） なる不等式を満たすように、 低所のフォトレジスト表面と高所のフォトレジスト表面
との間に合わせて露光することを特徴とする半導体装置
の製造方法。 - 【請求項８】 半導体基板上の高低差のある層にパター
ンを形成するに際して、高所におけるパターンのミニマ
ム・フィーチャー・サイズと、低所におけるパターンの
ミニマム・フィーチャー・サイズと、高所および低所の
中間の高さのミニマム・フィーチャー・サイズとをそれ
ぞれ異ならしめておき、パターンを形成するための結像
系の解像する中心位置を、 高所、中間高さの領域および低所の高さをそれぞれｈ
H 、ｈM 、ｈL 、それぞれの領域でのミニマム・フィー
チャー・サイズをそれぞれｆH 、ｆM 、ｆL とし、それ
らのパターンを形成するのに用いる結像系の、寸法ｆの
パターンを解像できる焦点深度をＤＯＦ（ｆ）とすると
き、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） （１／２）ＤＯＦ（ｆM ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈM −ｈL ） なる不等式を満たすように、 高所および低所の間に合わせて処理することを特徴とす
る半導体装置の製造方法。 - 【請求項９】 半導体基板上の高低差のある層にパター
ンを形成するに際して、高所におけるパターンのミニマ
ム・フィーチャー・サイズと、低所におけるパターンの
ミニマム・フィーチャー・サイズと、高所および低所の
中間の高さのミニマム・フィーチャー・サイズとをそれ
ぞれ異ならしめておき、前記層にパターンを形成するた
めに該層上にフォトレジストを塗付し、露光装置が解像
する中心位置を、 高所、中間高さの領域および低所の高さをそれぞれｈ
H 、ｈM 、ｈL 、それぞれの領域でのミニマム・フィー
チャー・サイズをそれぞれｆH 、ｆM 、ｆL とし、それ
らのパターンを形成するのに用いる露光装置の、寸法ｆ
のパターンを解像できる焦点深度をＤＯＦ（ｆ）とする
とき、 （１／２）ＤＯＦ（ｆH ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈH −ｈL ） （１／２）ＤＯＦ（ｆM ）＋（１／２）ＤＯＦ（ｆL ）≧（ｈM −ｈL ） なる不等式を満たすように、 低所のフォトレジスト表面と高所のフォトレジスト表面
との間に合わせて露光することを特徴とする半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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