KR100282695B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

동일한 평면 구조를 갖는 다수의 영역들의 상부에 인접한 다수의 콘택들을 형성하는 반도체 장치의 제조 방법이 개시되어 있다. 상기 평면 구조를 적어도 두 개의 군으로 구분하고, 각 군의 콘택들이 서로 다른 크기로 설계된 마스크를 사용하여 상기 영역들의 상부에 인접한 다수의 콘택들을 형성한다. 마스크 상의 각 군별로 콘택 패턴의 마스크 사이징 인자를 차별화함으로써, 웨이퍼 상의 글로벌 단차가 심한 영역에서 콘택이 오픈되지 않는 문제를 최소화하고 콘택 형성을 위한 사진 공정의 마진을 향상시킬 수 있다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼 상의 글로벌(global) 단차에 의한 콘택의 불량을 최소화하고 콘택을 형성하기 위한 사진 공정의 마진을 확보할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리(dynamic random access memory; 이하 "DRAM"이라 한다) 장치가 고집적화됨에 따라 단위 셀 면적의 축소가 필연적으로 수반된다. 셀 면적이 축소되면서 가장 큰 문제로 대두되는 것이 캐패시터 용량의 확보이다. 캐패시터의 용량을 확보하기 위해서는 유전체막의 두께를 줄이거나, 유전율이 높은 물질을 유전체막으로 사용하거나, 스토리지 전극의 면적을 늘리는 방법 등 여러 가지가 있다. 특히, 캐패시터의 용량을 증대시키기 위하여 초기의 평면 셀 캐패시터 구조에서 스택(stack) 또는 트랜치(trench)형 캐패시터 구조로 변화되고 있으며, 스택형 캐패시터 구조에서도 실린더(cylinder)형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 유효 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 캐패시터-언더-비트라인(Capacitor Under Bitline; 이하 "CUB"라 한다) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 캐패시터-오버-비트라인(Capacitor Over Bitline; 이하 "COB"라 한다) 구조로 변경되었다. 상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 형성 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하여 제한된 면적에서 캐패시터의 용량을 증대시키는데 우수한 장점을 갖는다. 즉, 상기 COB 구조는 캐패시터가 비트라인의 상부에 형성되므로, 스토리지 전극의 크기(size)를 사진 공정의 한계까지 최대화시킬 수 있으므로 큰 용량의 캐패시터를 형성할 수 있다. 그러나, 이러한 COB 구조에 의하면 캐패시터의 스토리지 전극이 메모리 셀 영역에만 형성되기 때문에 웨이퍼 상의 글로벌 단차가 커지게 된다. 즉, 캐패시터가 형성되는 메모리 셀 영역과 셀을 구동시키는 회로로 이루어진 코어 영역 및 주변 회로 영역의 절대적인 높이가 크게 달라지기 때문에, 특히 금속콘택을 형성하기 위한 사진 공정의 마진이 감소하는 문제가 발생한다.
도 1 내지 도 3은 종래 방법에 의한 DRAM 장치의 금속콘택 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 통상적인 소자분리 공정에 의해 반도체 기판(10)의 상부에 필드 산화막(12)을 형성함으로써, 상기 기판(10)을 액티브 영역과 소자분리 영역으로 구분한다. 이어서, 상기 기판(10)의 상부에 제1 도전층(14)을 증착하고 이를 사진식각 공정으로 패터닝함으로써 워드라인으로 제공되는 트랜지스터의 게이트 전극을 형성한다. 계속해서, 상기 게이트 전극(14) 양측의 액티브 영역의 표면에 트랜지스터의 소오스 및 드레인 영역(도시하지 않음)을 형성한다.
상기와 같이 트랜지스터가 형성된 기판(10)의 상부에 산화물과 같은 절연 물질로 이루어진 제1 절연층(16)을 형성한 후, 사진식각 공정으로 상기 제1 절연층(16)을 식각하여 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택(도시하지 않음)을 형성한다. 이어서, 상기 비트라인 콘택을 포함한 제1 절연층(16)의 상부에 제2 도전층(18)을 증착하고 이를 사진식각 공정으로 패터닝함으로써, 상기 비트라인 콘택을 통해 트랜지스터의 드레인 영역에 접속되는 비트라인을 형성한다. 상기 제2 도전층(18)의 상부에는 BPSG(borophosphosilicate glass)와 같은 절연 물질로 이루어진 제2 절연층(20)을 형성한다. 상기 제2 절연층(20)은 비트라인(18)과 후속 공정에서 형성될 캐패시터의 스토리지 전극(도시하지 않음)을 절연시키는 역할을 하며, 그 표면을 평탄화시키기 위하여 플로우(flow) 공정, 에치백(etch-back) 공정 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 등을 실시한다. 그리고, 도시하지는 않았으나, 상기 제2 절연층(20)의 상부에 캐패시터의 스토리지 전극, 유전체막 및 플레이트 전극을 순차적으로 형성한다. 이어서, 상기와 같이 캐패시터가 형성된 결과물의 전면에 액티브 영역(즉, 소오스/드레인 영역)과 도전층들의 금속배선을 형성하기 위하여 감광막(22)을 형성한다. 여기서, COB 구조를 갖는 DRAM 장치에서는 캐패시터를 형성하기 전에 메모리 셀 영역과 코어 영역 및 주변 회로 영역 간에 워드라인(14)과 비트라인(18)에 의한 수직 단차가 이미 형성되어 있으므로, 상기 제2 절연층(20)을 형성한 후 평탄화 공정을 실시하여도 그 하부 구조물의 단차가 제거되지 않는다. 따라서, 도 1에 도시한 바와 같이 상기 감광막(22)의 두께가 금속콘택의 위치별로 달라지게 된다.
도 2를 참조하면, 노광 및 현상 공정을 통해 상기 감광막(22)을 패터닝하여 금속콘택 영역을 오픈시키는 감광막 패턴(22a)들을 형성한다. 여기서, 상술한 바와 같이 감광막(22)의 두께가 금속콘택의 위치별로 다르기 때문에 노광 공정시 초점을 d, e 및 f- 콘택 영역에 맞추게 되면 a 및 b- 콘택 영역에서 초점이 틀려지게 되어 후속하는 식각 공정시 a 및 b- 금속콘택의 임계치수(critical dimension; CD)가 감소하게 된다.
도 3을 참조하면, 상기 감광막 패턴(22a)을 식각 마스크로 사용하여 그 하부의 제2 절연층(20) 및 제1 절연층(16)을 식각함으로써 금속 콘택홀(24)을 형성한다. 이때, 금속콘택의 위치별로 감광막(22) 두께의 차이가 발생하였으므로, 웨이퍼 상의 글로벌 단차에 의한 초점 불량으로 인하여 상기 식각 공정시 금속콘택 영역별로 금속콘택의 임계치수에서 100nm 이상의 차이가 나타난다. 즉, 웨이퍼 상의 글로벌 단차에 의하여 금속콘택의 임계치수가 점진적으로 변하여 그 크기의 분포가 100∼200nm 정도의 범위를 갖거나 상기 콘택들의 평균 크기의 20% 이상이 된다. 이러한 임계치수의 변화로 인하여 크기가 작은 금속콘택이 오픈되지 않는(not open) 문제가 나타날 수 있으며, 이러한 문제를 해결하기 위하여 모든 금속콘택의 크기를 증가시킬 경우 워드라인(14)과 금속콘택 간에 쇼트(short)가 유발될 수 있고 비트라인(18)과 금속콘택 간의 오버랩 마진(overlap margin)이 감소하게 된다.
도 4는 감광막의 두께(TPR)에 따른 금속콘택의 임계치수(CD) 변화를 도시한 그래프로서, 감광막의 두께(TPR)가 증가함에 따라 금속콘택의 임계치수(CD)가 감소함을 알 수 있다.
도 5는 금속콘택 영역별로 감광막의 두께(TPR)에 따른 금속콘택의 임계치수(CD) 변화를 도시한 그래프이다. 여기서, 스플릿-워드라인 드라이버(split wordline driver; SWD) 영역과, 각각의 비트라인에 연결되어 셀에서 판독(read)된 신호를 증폭시키기 위한 센스-앰프(sense amplifier; S/A) 영역과, 셀의 블록(block)과 블록을 연결하는 컨정션(conjunction) 영역은 코어 영역에 속한다. 그리고, 복수 개의 입력 단자와 복수 개의 출력 단자를 가지며 입력 단자의 어느 조합에 신호가 가해졌을 때 그 조합에 대응하는 하나의 출력 단자에 신호가 나타나는 열 디코더(row decoder; R/D) 및 행 디코더(column decoder; C/D) 영역은 주변 회로 영역에 속한다.
도 5를 참조하면, 셀과 셀 사이의 거리가 가장 짧은 스플릿-워드라인 드라이버 영역의 임계치수가 300nm 정도로 가장 작고, 센스-앰프 영역(약 400nm), 컨정션 영역(약 500nm), 그리고 주변 회로 영역, 즉 열 디코더 영역과 행 디코더 영역(약 600nm)의 순서로 금속콘택의 임계치수가 커짐을 알 수 있다.
또한, 같은 코어 영역에서도 셀로부터의 거리에 따라 임계치수의 분포 차이가 발생하므로, 메모리 셀 영역과 가장 근접한 영역에 형성된 금속콘택, 즉 메모리 셀 영역의 블록 엣지에서 코어 영역(즉, SWD 영역) 쪽으로 상기 코어 영역에 위치한 첫 번째 금속콘택들의 경우 사진 공정의 마진이 거의 없어 콘택 형성이 불량하게 되고 심하면 콘택이 오픈되지 않는 문제가 발생한다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일 목적은 웨이퍼 상의 글로벌 단차에 의한 콘택의 불량을 최소화하고 콘택을 형성하기 위한 사진 공정의 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 웨이퍼 상의 글로벌 단차에 의한 금속콘택의 불량을 최소화하고 금속콘택을 형성하기 위한 사진 공정의 마진을 확보할 수 있는 DRAM 장치의 제조 방법을 제공하는 것이다.
도 1 내지 도 3은 종래 방법에 의한 반도체 장치의 금속콘택 형성 방법을 설명하기 위한 단면도들이다.
도 4는 감광막의 두께에 따른 금속콘택의 임계치수 변화를 도시한 그래프이다.
도 5는 금속콘택 영역별로 감광막의 두께에 따른 금속콘택의 임계치수 변화를 도시한 그래프이다.
도 6은 본 발명의 제1 실시예에 의한 반도체 장치의 단면도이다.
도 7은 본 발명의 제2 실시예에 의한 반도체 장치의 단면도이다.
도 8은 도 7의 A1 군을 도시한 평면도이다.
도 9 및 도 10은 본 발명에 의한 반도체 장치의 금속콘택 형성 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 필드 산화막
104 : 제1 도전층 106 : 제1 절연층
108 : 제2 도전층 110 : 제2 절연층
112 : 감광막 114 : 금속 콘택홀
상기 일 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역, 셀을 구동시키기 위한 코어 영역 및 주변회로 영역을 구비한 DRAM에서 금속콘택을 형성하기 위한 반도체 장치의 제조 방법에 있어서, 기판상에 소오스/드레인을 구비한 트랜지스터를 형성하는 과정; 상기 트랜지스터상에 제 1 절연층을 형성하는 과정; 상기 제 1 절연층상에 비트라인을 형성하는 과정; 상기 비트라인상에 제 2 절연층을 형성하는 과정; 상기 제 2 절연층상에 캐패시터를 형성하는 과정; 상기 캐패시터를 덮기 위해 제 3 절연층을 형성하는 과정; 및 다른 콘택 패턴 크기를 갖는 마스크를 이용하여 에칭 마스크가 형성되며, 상기 에칭 마스크로서 포토레지스트 패턴을 이용하여 제 3, 제 2 및 제 1 절연층들을 에칭함으로써 상기 코어 영역 및 주변회로 영역에 금속콘택을 형성하는 과정을 포함하며, 상기 코어 영역에 콘택을 형성하기 위한 마스크상의 콘택패턴이 주변회로 영역에 콘택을 형성하기 위한 마스크상의 콘택패턴 보다 크게 설계된 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 동일한 평면 구조를 갖는 영역들의 상부에 형성되는 인접한 다수의 콘택들의 크기가 웨이퍼 상의 글로벌 단차에 의하여 점진적으로 변하여 그 크기의 분포가 100∼200nm 정도의 범위를 갖거나 상기 콘택들의 평균 크기의 20% 이상이 되는 것을 방지하기 위하여, 상기 평면 구조를 적어도 두 개의 군으로 구분하고 각 군의 콘택들이 서로 다른 크기로 설계된 마스크를 사용하여 상기 콘택들을 형성한다. 바람직하게는, 콘택 불량이 가장 심하게 발생하는 군의 콘택들이 마스크 상에서 나머지 군의 콘택들보다 더 큰 크기를 갖도록 설계한다. 따라서, 웨이퍼 상의 글로벌 단차가 가장 큰 영역, 즉 수직 토폴로지의 차이가 가장 심한 영역에서도 콘택을 원하는 크기로 형성할 수 있으므로, 전 영역에 형성되는 인접한 다수의 콘택들의 크기를 균일하게 만들 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 6은 본 발명의 제1 실시예에 의한 DRAM 장치의 단면도로서, 메모리 셀 영역(cell), 코어 영역(SWD, S/A) 및 주변 회로 영역(R/D, C/D)을 도시한다.
도 6을 참조하면, 캐패시터의 스토리지 전극이 메모리 셀 영역에만 형성됨으로써 나타나는 웨이퍼 상의 글로벌 단차로 인하여 금속콘택을 형성하기 위한 사진 공정의 마진이 감소하는 문제를 해결하기 위하여, 상기 메모리 셀 영역에 인접한 코어 영역을 A 군으로 분류하고 상기 주변 회로 영역을 B 군으로 분류하여 각 군에 형성되는 금속콘택의 마스크 사이징 인자(mask sizing factor)를 차별화한다. 상기 A 군은 메모리 셀 영역과 코어 영역과의 단차에 영향을 받고, 상기 B 군은 코어 영역과 주변 회로 영역과의 단차에 영향을 받는다. 따라서, 콘택 불량이 크게 문제시되는 A 군에 형성되는 금속콘택을 오버 사이징(over sizing)하여 마스크 상에서 상기 B 군에 형성되는 금속콘택보다 더 큰 크기를 갖도록 설계한다. 이러한 마스크를 사용하여 금속콘택을 형성하기 위한 사진 공정을 진행하면, 금속콘택의 크기가 상대적으로 크게 그려진 A 군에서의 노광량이 B 군보다 많게 되므로 메모리 셀 영역과 근접한 코어 영역(A 군)에서 양호한 감광막 프로파일을 얻을 수 있다. 따라서, 메모리 셀 영역과 인접한 코어 영역(A 군)에서 콘택 불량없이 금속콘택을 형성할 수 있으며, 웨이퍼 상에서 실제적으로 메모리 셀 영역, 코어 영역(A 군) 및 주변 회로 영역(B 군)에 형성되는 금속콘택들의 크기가 균일해진다.
도 7은 본 발명의 제2 실시예에 의한 DRAM 장치의 단면도이고, 도 8은 상기 장치에서 A1 군을 도시한 평면도이다.
도 7 및 도 8을 참조하면, 상술한 제1 실시예에서와 마찬가지로 메모리 셀 영역(m)에 인접한 코어 영역을 A 군으로 분류하고 주변 회로 영역(R/D, C/D)을 B 군으로 분류하여 A 군과 B 군에 형성되는 금속콘택들의 마스크 사이징 인자를 차별화함과 동시에, 상기 코어 영역 중에서도 셀과 셀을 연결하는 영역을 A1 군으로 뷴류하고 나머지 코어 영역을 A2 군으로 분류한다. 그리고, 상기 A1 군에서 메모리 셀 영역(m)과 가장 근접한 위치, 즉 캐패시터가 형성되는 메모리 셀 영역(m)의 블록 엣지에서 코어 영역 쪽으로 상기 코어 영역에 위치한 첫 번째 금속콘택들(g, g')을 오버 사이징하여 마스크 상에서 상기 첫 번째 금속콘택(g, g')의 크기를 나머지 금속콘택들(h)의 크기보다 크게 그린다. 바람직하게는, 도 5의 그래프를 참조하여 A1 군에서 셀에 가장 인접한 첫 번째 금속콘택(g, g')의 마스크 사이징 인자를 +0.15로 결정하고, 나머지 금속콘택(h)의 마스크 사이징 인자는 +0.10으로 결정한다.
이러한 마스크를 사용하여 금속콘택을 형성하기 위한 사진 공정을 진행하면, A 군에서의 노광량이 B 군보다 많아질 뿐만 아니라 A1 군에서도 금속콘택의 크기가 상대적으로 크게 그려진 첫 번째 금속콘택(g, g') 영역에서의 노광량이 나머지 영역(h)보다 많아진다. 따라서, 메모리 셀 영역(m)과 가장 근접한 코어 영역(A1 군)의 첫 번째 금속콘택(g, g') 위치에서 콘택 불량없이 금속콘택을 형성할 수 있으며, 웨이퍼 상에서 실제적으로 메모리 셀 영역(m), 코어 영역(A1, A2 군) 및 주변 회로 영역(B 군)에 형성되는 금속콘택들의 크기가 균일해진다.
도 9 및 도 10은 본 발명에 의한 DRAM 장치의 금속콘택 형성 방법을 설명하기 위한 단면도들이다.
도 9는 감광막(112)을 형성하는 단계를 도시한다. 통상적인 소자분리 공정에 의해 반도체 기판(100)의 상부에 필드 산화막(102)을 형성함으로써, 상기 기판(100)을 액티브 영역과 소자분리 영역으로 구분한다. 이어서, 상기 기판(100)의 상부에 제1 도전층(104)을 증착하고 이를 사진식각 공정으로 패터닝함으로써 워드라인으로 제공되는 트랜지스터의 게이트 전극을 형성한다. 계속해서, 통상적인 이온주입 및 확산 공정을 수행하여 상기 게이트 전극(104) 양측의 액티브 영역의 표면에 트랜지스터의 소오스 및 드레인 영역(도시하지 않음)을 형성한다.
상기와 같이 트랜지스터가 형성된 기판(100)의 상부에 산화물과 같은 절연 물질로 이루어진 제1 절연층(106)을 형성한 후, 사진식각 공정으로 상기 제1 절연층(106)을 식각하여 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택(도시하지 않음)을 형성한다. 이어서, 상기 비트라인 콘택을 포함한 제1 절연층(106)의 상부에 제2 도전층(108)을 증착하고 이를 사진식각 공정으로 패터닝함으로써, 상기 비트라인 콘택을 통해 트랜지스터의 드레인 영역에 접속되는 비트라인을 형성한다. 상기 제2 도전층(108)의 상부에는 BPSG와 같은 유동성 절연 물질로 이루어진 제2 절연층(110)을 형성한다. 상기 제2 절연층(110)은 비트라인(108)과 후속 공정에서 형성될 캐패시터의 스토리지 전극(도시하지 않음)을 절연시키는 역할을 하며, 그 표면을 평탄화시키기 위하여 플로우 공정, 에치백 공정 또는 화학 기계적 연마(CMP) 공정 등을 실시한다. 그리고, 도시하지는 않았으나, 상기 제2 절연층(110)의 상부에 캐패시터의 스토리지 전극, 유전체막 및 플레이트 전극을 순차적으로 형성한다. 이어서, 상기와 같이 캐패시터가 형성된 결과물의 전면에 액티브 영역(즉, 소오스/드레인 영역)과 도전층들의 금속배선을 형성하기 위하여 감광막(112)을 도포한다. 여기서, COB 구조를 갖는 DRAM 장치에서는 캐패시터를 형성하기 전에 메모리 셀 영역과 코어 영역 및 주변 회로 영역 간에 워드라인(104)과 비트라인(108)에 의한 수직 단차가 이미 형성되어 있으므로, 상기 제2 절연층(110)을 형성한 후 평탄화 공정을 실시하여도 그 하부 구조물의 단차가 제거되지 않는다. 따라서, 도 8에 도시한 바와 같이 상기 감광막(112)의 두께가 금속콘택의 위치별로 달라지게 된다.
도 10은 감광막 패턴(112a) 및 금속 콘택홀(114)을 형성하는 단계를 도시한다. 상기와 같이 감광막(112)을 도포한 후, 상술한 본 발명의 제1 또는 제2 실시예에서 설명한 마스크를 적용하여 상기 감광막(112)을 노광 및 현상함으로써 금속콘택 영역을 오픈시키는 감광막 패턴(112a)들을 형성한다. 여기서, 상기 마스크 상의 금속콘택 패턴은 각 부위별로 차별화된 마스크 사이징 인자를 갖기 때문에, 금속콘택 패턴의 크기가 상대적으로 크게 그려진 부위에서의 노광량이 나머지 부위보다 많게 되어 웨이퍼 상의 a, b, c, d, e 및 f 영역에서 양호한 감광막 프로파일을 얻을 수 있다.
상기와 같이 감광막 패턴(112a)을 형성한 후, 이를 식각 마스크로 사용하여 그 하부의 제2 절연층(110) 및 제1 절연층(106)을 식각함으로써 금속 콘택홀(114)을 형성한다. 본 발명에서는 각 부위별로 금속콘택 패턴의 마스크 사이징 인자가 차별화된 마스크를 사용하여 사진 공정을 수행하였기 때문에, 웨이퍼 상의 글로벌 단차가 심한 영역에서도 금속콘택의 임계치수가 감소하지 않는다. 따라서, 상기 금속콘택들은 웨이퍼 상의 a, b, c, d, e 및 f 영역에서 균일한 임계치수로써 형성된다.
상술한 바와 같이 본 발명에 의하면, 동일한 평면 구조를 갖는 영역들의 상부에 형성되는 인접한 다수의 콘택들의 크기가 웨이퍼 상의 글로벌 단차에 의하여 점진적으로 변하여 그 크기의 분포가 100∼200nm 정도의 범위를 갖거나 상기 콘택들의 평균 크기의 20% 이상이 되는 것을 방지하기 위하여, 상기 평면 구조를 적어도 두 개의 군으로 구분하고 각 군의 콘택들이 서로 다른 크기로 설계된 마스크를 사용하여 상기 콘택들을 형성한다. 바람직하게는, 콘택 불량이 가장 심하게 발생하는 군의 콘택들이 마스크 상에서 나머지 군의 콘택들보다 더 큰 크기를 갖도록 설계한다. 따라서, 웨이퍼 상의 글로벌 단차가 가장 큰 영역, 즉 수직 토폴로지의 차이가 가장 심한 영역에서도 콘택을 원하는 크기로 형성할 수 있으므로, 콘택이 오픈되지 않는 현상을 최소화하고 사진 공정의 마진을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 메모리 셀 영역, 셀을 구동시키기 위한 코어 영역 및 상기 코어 영역에 대해 수직 단차를 갖는 주변회로 영역을 구비한 디램(DRAM)에서 금속 콘택을 형성하기 위한 반도체 장치의 제조방법에 있어서,
    기판상에 소오스/드레인을 구비한 트랜지스터를 형성하는 과정과,
    상기 트랜지스터상에 제1절연층을 형성하는 과정과,
    상기 제1절연층상에 비트라인을 형성하는 과정과,
    상기 비트라인상에 제2절연층을 형성하는 과정과,
    상기 제2절연층상에 캐패시터를 형성하는 과정과,
    상기 캐패시터를 덮기 위해 제3절연층을 형성하는 과정과,
    제1개구영역을 갖는 제1콘택 패턴을 이용하여 상기 코어영역상에 제1금속콘택을 형성하고 상기 주변회로영역상에, 상기 제1개구영역보다 작은 제2개구영역을 갖는 제2콘택패턴을 이용하여 상기 제1금속콘택의 영역과 거의 동일한 영역을 갖는 제2금속콘택을 형성하는 과정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2콘택 패턴을 이용하여 상기 제3절연층 상의 포토레지스트를 노출시키는 과정과,
    상기 포토레지스트 층의 노출부분을 현상하는 과정과,
    상기 포토레지스트 층이 현상된 부분을 통하여 상기 제3절연층과 제2절연층 및 상기 제1절연층을 식각하여 상기 제1금속콘택과 제2금속콘택을 동시에 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. (삭제)
  4. (정정) 제1항에 있어서,
    상기 제1개구영역 보다 큰 제3개구영역을 갖는 제3콘택 패턴을 이용하여 상기 메모리 셀 영역에 인접한 상기 코어 영역상에 제3금속콘택을 형성하는 과정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. (정정)제2항에 있어서,
    상기 제1개구영역 보다 큰 제3개구영역을 갖는 제3콘택패턴을 이용하여 상기 메모리 셀 영역에 인접한 상기 코어영역상에 제3금속콘택을 형성하는 과정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 집적회로에서 콘택을 형성하는 반도체 장치의 제조방법에 있어서,
    제1개구영역을 갖는 제1콘택패턴을 이용하여 상기 집적회로의 제1영역상에 제1콘택을 형성하는 과정; 및
    상기 제1개구영역 보다 작은 제2개구영역을 갖는 제2콘택패턴을 이용하여, 상기 제1영역에 대해 수직 단차를 갖는 제2영역상에 상기 제1금속콘택의 영역과 거의 동일한 영역을 갖는 제2콘택을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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