TWI452415B - 底片、底片設計方法及使用該底片製作之電路基板 - Google Patents

Description

底片、底片設計方法及使用該底片製作之電路基板

本發明涉及電路板技術領域，尤其涉及一種設計用於曝光顯影工藝之底片、該底片之設計方法及使用該底片製作之電路基板。

按導電線路層數分，電路板包括單面電路板、雙面電路板及多層電路板。雙面電路板及多層電路板之製作多涉及電鍍工藝。以雙面硬板為例，其電鍍包括將形成有導通孔及導電線路之電路基板置於電鍍槽中電鍍，直至導通孔孔壁銅層及導電線路厚度達到客戶指定厚度。以手機雙面電路板為例，其製作通常包括鑽通孔、於覆銅基材表面塗覆光致抗蝕劑、於光致抗蝕劑表面鋪設底片、曝光、顯影、電鍍、移除光致抗蝕劑及形成導電線路等工序。具體而言，所述覆銅基材尺寸較大，可一次性製作複數張電路板。所述底片經預先排版設計，設有複數設計區。每個設計區對應於一張待製電路板圖形，其包括透光區及遮光區。該遮光區之形狀及圖案與待製每張電路板導通孔及按鍵(PAD)之形狀及圖案相同。以負光致抗蝕劑為例，待曝光顯影後，該光致抗蝕劑與該透光區相對應之部分發生聚合反應，不會被顯影液溶解，而光致抗蝕劑與遮光區相對應之部分被顯影液溶解，暴露出用於製作按鍵之銅箔。經電鍍後，該暴露出之銅箔表面及通孔孔壁形成電鍍銅層，該電鍍銅層與銅箔之厚度之和達到指定厚度。後，於該電鍍銅層表面鋪設光致抗蝕劑層完全遮蓋該電鍍銅層。再後，除去該部分發生聚合反應之光致抗蝕劑，暴露出與之對應之銅箔，再採用曝光、顯影及蝕刻工藝製作導電線路，即獲得手機電路基板。

電路板之電鍍裝置一般包括用於懸掛電路基板之掛架，與電源正極相連通之陰極裝置、與電源負極相連通之陽極裝置及用於盛裝電鍍液之電鍍槽。通常，陰極裝置靠近掛架設置，陽極裝置為陽極金屬，其設於電鍍槽側壁。所述陽極金屬浸沒於電鍍液中，用於生成陽極金屬離子，並補充電鍍液中之陽極金屬離子含量，從而維持電鍍液中之陽極金屬離子濃度一直處於規定值。待以該整張覆銅基材為原料製作出複數張電路板後，按各電路板之邊緣沖裁成型，即可獲得複數張電路板個體。

惟，由於底片排版基於盡可能節約原料原則，若待製電路板形狀不規整，則複數電路板圖形可能非直線陣列式地分佈於同一底片。假設將該底片等分為複數設計區，則不同區域內遮光區之面積可能不一樣，造成後續製得之電路基板中不同區域內之待鍍面積，如手機電路基板所有導通孔孔壁及所有按鍵之總面積或雙面硬板導電線路與所有導通孔孔壁之總面積，可能不一樣，於電鍍過程中，不同設計區內所對應之電流密度將不一致，進而導致電路基板中待鍍面積大之區域之鍍層與待鍍面積較小之區域之鍍層厚度相差較大，嚴重影響電路板品質。

有鑑於此，提供一種可提高鍍層厚度均勻性之底片、該底片之設計方法及使用該底片製作之電路基板實為必要。

以下以實施例為例說明一種底片、該底片之設計方法及使用該底片製作之電路基板。

該底片用於製作電路板，其包括第一底片，該第一底片包括設有複數該電路板圖形之第一排版區，該第一排版區由第一遮光區、第一透光區及第一廢料區組成，該第一遮光區與該電路板第一表面之待電鍍區之形狀及尺寸一致，該第一廢料區內設有與該第一遮光區隔開之第一遮光補償區，該第一廢料區除第一遮光補償區外之其餘部分透光，若將該第一排版區等分為複數第一設計區，任意一第一設計區包含之第一遮光區與第一遮光補償區之總面積與另一第一設計區包括之第一遮光區與第一遮光補償區之總面積相等。

該底片設計方法包括設計第一底片，該第一底片之設計包括：於第一底片設計圖之第一排版區內排版複數待製電路板圖形，根據該待製電路板之第一待電鍍區圖樣，於所有待製電路板圖形中設計與該第一待電鍍區形狀及尺寸相同之第一遮光區；將該第一排版區等分成複數虛擬區域，每個區域由第一產品區及第一廢料區組成，各第一產品區均含有部分第一遮光區；計算每個第一產品區內含有之第一遮光區之面積；根據各第一設計區內第一遮光區之面積，於各第一廢料區內劃分出與該第一遮光區隔開之第一遮光補償區，且使任意一設計區包含之第一遮光區與第一遮光補償區之總面積與另一設計區包括之第一遮光區與第一遮光補償區之總面積相等;將第一排版區中除所有第一遮光補償區及第一遮光區外之其餘區域設為第一透光區。

該電路基板包括絕緣基材及位於該絕緣基材第一表面之第一產品形成區及第一邊料區。該第一產品形成區包括複數第一電路板區及複數第一鍍層補償區，各第一電路板區包括第一電鍍區，各第一鍍層補償區與各第一電鍍區隔開。若將該第一產品形成區等分為複數第一設計區，則任意一第一設計區包含之第一電鍍區與與之對應之第一鍍層補償區之面積之和與另一區域包括之第一遮光區與第一遮光補償區之總面積相等。

相較於習知技術，該底片之廢料區內設有遮光補償區，且各設計區之間遮光區與遮光補償區之面積之和相等。當採用該底片製作電路板時，各設計區中暴露於電鍍液中之銅箔面積相等，電流密度於該銅箔處均勻分佈，從而提高鍍層厚度之均勻性。

以下結合附圖及實施例對本技術方案提供之底片、該底片之設計方法及使用該底片製作之電路基板進行詳細說明。

請參見圖1，本技術方案第一實施例提供之第一底片100用於製作雙面手機電路板之待電鍍區。第一底片100由矩形狀之第一排版區101及圍繞第一排版區101之第一邊緣區102組成。第一邊緣區102對應於後續使用該底片製作之電路板之邊料區。

第一排版區101由第一產品區1011及第一廢料區1012組成。該第一產品區1011係指待製電路板圖樣區。本實施例中，該第一產品區1011包括完全相同、且相互隔開之與待製電路板之第一表面相對應之四表面圖樣，即第一表面圖樣103a，第二表面圖樣103b，第三表面圖樣103c及第四表面圖樣103d。每個表面圖樣對應一待製電路板第一表面之輪廓所圍合起來之圖形，與最終製得之電路板第一表面之形狀及尺寸完全一致，且均設有按鍵圖樣及導通孔圖樣。每個表面圖樣不規則，由遮光區及透光區組成。所有表面圖樣之遮光區定義為第一遮光區1013，即圖1黑色環狀及內圓呈黑色之同心圓部分，其中，黑色環狀代表導通孔孔環圖案，內圓呈黑色之同心圓代表手機按鍵圖案，所有表面圖樣之透光區定義為第一透光區1014。由此，第一遮光區1013及第一透光區1014配合組成第一產品區1011。

若將第一排版區101等分為四虛擬之矩形設計區，即第一設計區104，第二設計區105，第三設計區106及第四設計區107，則任一設計區內包含之第一遮光區與第一遮光補償區之面積之和與另一設計區內包含之第一遮光區與第一遮光補償區之面積之和相等。具體地，第一設計區104有兩邊分別與第二設計區105及第四設計區107共邊，其另外兩邊與第一排版區101之兩邊共線，第三設計區106有兩邊分別與第二設計區105及第四設計區107共邊，其另兩邊與第一排版區101之兩邊共線。

出於排版設計盡可能緊湊之原則，該四表面圖樣相互非陣列式地間隔式排佈於該第一排版區101內。由此，每個表面圖樣並非剛好全部僅位於某一設計區內，第一遮光區1013及第一透光區1014被四設計區分成四第一小遮光區及四第一小透光區。具體地，第一表面圖樣103a之一部分位於第一設計區104、其餘部分位於第四設計區107內，第二表面圖樣103b之一部分位於第一設計區104，其餘部分位於第二設計區105，第三表面圖樣103c於四設計區內均有分佈，第四表面圖樣103d之一部分位於第三設計區106，其餘部分位於第四設計區107。

第一排版區101經等分後，各設計區均由第一小產品區及第一小廢料區組成，每個第一小產品區包括第一小透光區及第一小遮光區。具體地，第一設計區104由第一小產品區1041及第一小廢料區1042組成。所述第一小產品區1041指第一表面圖樣103a位於第一設計區104內之部分、第三表面圖樣103c位於第一設計區104內之部分與第二表面圖樣103b位於第一設計區104內之部分之和。第二設計區105由第二小產品區1052及第二小廢料區1051組成，該第二小產品區1052係指第二表面圖樣103b位於第二設計區105內之部分與第三表面圖樣103c位於第二設計區105內之部分之和。第三設計區106由第三小產品區1061及第三小廢料區1062組成，該第三小產品區1061係指第三表面圖樣103c位於第三設計區106內之部分與第四表面圖樣103d位於第三設計區106內之部分之和。第四設計區107由第四小產品區1071及第四小廢料區1072組成。所述第四小產品區1071係指第四表面圖樣103d位於第四設計區107內之部分、第一表面圖樣103a位於第四設計區107內之部分與第三表面圖樣103c位於第四設計區107內之部分之和。

第一透光區1014供後續採用該第一底片100製作電路板時光線從其中透過，使與第一透光區1014對應之光致抗蝕劑發生聚合反應。第一遮光區1013用於遮罩光線，其圖案之形狀及尺寸與產品區內後續需製作之導通孔及按鍵之形狀及尺寸一致，以利於後續採用曝光顯影工藝形成各產品區之待電鍍區，即導通孔及按鍵。具體地，第一小產品區1041之小遮光區之面積為S1，第二小產品區1052之小遮光區之面積為S2，第三小產品區1061之小遮光區之面積為S3，第四小產品區1071之小遮光區之面積為S4。

第一小廢料區1042內設有面積為A1之第一小遮光補償區1043（圖中黑色實心粗點狀部分），第二小廢料區1051內設有面積為A2之第二小遮光補償區1053，第三小廢料區1062內設有面積為A3之第三小遮光補償區1063，第四小廢料區1072內設有面積為A4之第四小遮光補償區1073。各小遮光補償區與各小遮光區作用相同，即遮罩光線。各小遮光補償區於與之對應之小廢料區內呈不規則分佈。各小遮光補償區與之對應之小遮光區之距離大於或等於1毫米(mm)。該四設計區之間，小遮光區與小遮光補償區之面積之和相等，即S1+A1=S2+A2=S3+A3=S4+A4。

優選地，各小遮光補償區位於廢料區之有銅區，不位於廢料區之無銅區。所述有銅區係指採用該底片於覆銅基材製作完導通孔及按鍵後，再利用該覆銅基材製作導電線路時，覆銅基材之銅箔不會被蝕刻掉之區域，所述無銅區係指後續形成線路時，覆銅基材之銅箔被蝕刻掉之區域。如此設置，可避免遮光補償區對應之銅箔因經電鍍比用於製作導電線路之銅箔厚而引起蝕刻不淨，進而影響後續鍍金及沖定位孔工藝，即使強迫蝕刻乾淨，會造成製作之導電線路比預製作之導電線路細。

相較於習知技術，本實施例之第一底片100於其廢料區內設有遮光補償區，使得各虛擬設計區之間遮光區與遮光補償區之面積之和相等。對應地，後續採用該底片製作電路板時，由於各設計區中暴露於電鍍液中之銅箔，即與遮光補償區及遮光區對應之銅箔之面積相等，因此，電流密度於各設計區中均勻分佈，從而可提高鍍層厚度之均勻性。

本實施例之第一底片100之第一排版區101可進一步細分為複數等大之設計區，各設計區內對應設有一小遮光補償區，任一設計區包含之小遮光區與小遮光補償區面積之和與另一設計區包含之小遮光區與小遮光補償區面積之和相等。

另，可確定出面積最大之小遮光區，該面積最大之小遮光區所在之設計區內未設有小遮光補償區，其餘各設計區之小廢料區內設計有小遮光補償區，其餘各設計區小遮光區與小遮光補償區之面積之和等於該面積最大之小遮光區之面積。

第一遮光區1013之圖樣不限於手機按鍵電路板之導通孔圖樣及按鍵圖樣，亦可為雙面電路板之需電鍍之導電線路圖樣及導通孔圖樣，或為電路板任何需電鍍之部位之圖樣。

請參見圖2，本技術方案第二實施例進一步提供第二底片400。該第二底片400及第一底片100配套使用，分別用於製作雙面電路板或多層電路板外層兩相對表面之待電鍍區（導通孔及按鍵，或導電線路及導通孔）。本實施例中，第一底片100用於製作手機電路板第一表面之第一待電鍍區，即導通孔及按鍵，第二底片400用於製作手機電路板第二表面之第二待電鍍區，即導通孔孔。第二待電鍍區之面積小於第一待電鍍區之面積，其中，第一待電鍍區之面積係指所有導通孔孔邊面積及所有按鍵面積之和，第二待電鍍區面積係指所有導通孔孔邊面積之和。

請一併參閱圖1、2，第二底片400設有第二排版區401及第二邊緣區402。第二排版區401由第二產品區4012及第二廢料區4011組成。第二產品區4012由第二遮光區4014及第二透光區4013組成。第二排版區401被虛擬地等分成四第二設計區。各第二設計區均包括小廢料區及小產品區。各第二產品區由小遮光區及小透光區組成。第二邊緣區402、第二排版區401、各小產品區及小廢料區分別與第一底片100之第一邊緣區102、第一排版區101、各第一小產品區及第一小廢料區一一對應。

與第一底片100相比，第二底片400中各小產品區中之小遮光區為導通孔孔環，其面積均比第一底片100中各第一小產品區中之第一小遮光區之面積小。具體地，第二底片400中第一小產品區4041之第一小遮光區之面積為S5，第二小產品區4051之第二小遮光區之面積為S6，第三小產品區4061之第二小遮光區之面積為S7，第四小產品區4071之第二小遮光區之面積為S8，其中，S5<S1，S6<S2，S7<S3，S8<S4。

第一小廢料區4042內設有第一小遮光補償區4043（圖中黑色實心點狀部分），其面積為A5，第二小廢料區4052內設有第二小遮光補償區4053，其面積為A6，第三小廢料區4062內設有第三小遮光補償區4063，其面積為A7，第四小廢料區4072內設有第四小遮光補償區4073，其面積為為A8。各小遮光補償區與之對應之小遮光區之距離大於或等於1毫米。第二底片400之四設計區中小遮光區與小遮光補償區之面積之和相等，且所有設計區之小遮光區與小遮光補償區之面積之和等於第一底片100中所有小遮光區與小遮光補償區之面積之和，即：S5+A5=S6+A6=S7+A7=S8+A8；S1+A1+S2+A2+S3+A3+S4+A4= S5+A5+S6+A6+S7+A7+S8+A8。

本實施例提供之第二底片400中所有第二小遮光區與第二小遮光補償區之面積之和等於第一底片100中所有第一小遮光區與第一小遮光補償區之面積之和。對應地，後續採用第一底片100及第二底片400製作雙面電路板之兩相對表面之待電鍍區時，與各遮光補償區及各遮光區對應之銅箔都暴露於電鍍液中，即雙面電路板兩表面之待電鍍區面積相等，電流密度於電路基板兩表面均勻分佈，從而使得電路板兩表面之鍍層厚度趨於一致。

作為一種變更，第二底片400之第二排版區之遮光區面積較大，其廢料區中未設有各遮光補償區，該第二遮光區具有與待製電路板第二待電鍍區相同之形狀及尺寸，該第一遮光區與第一遮光補償區之面積之和等於該第二遮光區之面積，若將該產品區等分為複數第二設計區，所有第二設計區中第二遮光區之面積相等。

以上對本技術方案提供之底片進行詳細說明，下面結合第一底片100說明本技術方案提供之底片設計方法。

該底片設計方法包括以下步驟：

步驟1、根據待製電路板尺寸，於第一底片設計圖之第一排版區內排版複數待製電路板圖形，根據該待製電路板第一表面之第一待電鍍區圖樣，於各待製電路板圖形中設計與該第一待電鍍區形狀及尺寸相同之第一遮光區。

底片之設計目前多採用計算機借助繪圖軟體來達成。所述底片設計圖為人機界面中顯示於顯示幕之圖形，如矩形圖形。出於實際生產中盡可能最大化使用原料之原則，應儘量緊密地於底片設計圖之排版區排佈複數待製電路板圖形。

請參閱圖1，本實施例中，需設計可用於一次性生產四張手機按鍵電路板之底片。每張待製電路板呈不規則形狀。為此，需根據四張該待製電路板之尺寸，確定足以排佈四張待製電路板之表面圖樣103a，103b，103c，103d之底片設計圖，選擇足以排佈該四張電路板之表面圖樣103a，103b，103c，103d之第一排版區101。

步驟2：將該第一排版區虛擬地等分成複數設計區。

本實施例中，第一排版區101呈矩形，其被虛擬地等分為四矩形設計區，即第一設計區104、第二設計區105、第三設計區106及第四設計區107。其中，第一設計區104有兩邊分別與第二設計區105及第四設計區107共邊，其另兩邊與第一排版區101之兩邊共線，第三設計區106有兩邊分別與第二設計區105及第四設計區107共邊，其另外兩邊與第一排版區101之兩邊共線。

基於盡可能緊湊地排版之需要，排版後每張電路板圖樣並非剛好全部位於同一設計區內。如此，各設計區之一部分為待製電路板圖形，另一部分空留。本實施例中，將每個設計區內所有待製電路板圖形佔有區域之和定義為產品區，該空留部分定義為廢料區。具體地，第一設計區104由第一小產品區1041及第一小廢料區1042組成，第二設計區105由第二小產品區1052及第二小廢料區1051組成，第三設計區106由第三小產品區1061及第三小廢料區1062組成，第四設計區107由第四小產品區1071及第四小廢料區1072組成。

步驟3：計算每個小產品區中小遮光區之面積。

每個小產品區中遮光區之面積可藉由微積分方法計算。如此，可計算出第一小產品區1041中第一小遮光區之面積為S1，第二小產品區1052中第二小遮光區之面積為S2，第三小產品區1061中第三小遮光區之面積為S3，第四小產品區1071中第四小遮光區之面積為S4。

步驟4：根據每個小產品區中小遮光區之面積，於各小廢料區內劃分出小遮光補償區，且使各設計區之小遮光補償區與對應之小遮光區之面積之和相等。

具體地，藉由步驟4後，可確定出含有最大面積之小遮光區之那塊設計區。本實施例中，第一設計區104之遮光區面積S1最大。由此，可於第二設計區105之第二小廢料區1051、第三設計區106之第三小廢料區1062及第四設計區107之第四小廢料區1072中依次設計出第二小遮光補償區1053、第三小遮光補償區1063及第四小遮光補償區1073，且使第二小遮光補償區1053之面積A2與第二設計區105之第二小遮光區之面積S2之和、第三小遮光補償區1063之面積A3與第三設計區106之小遮光區之面積S3之和，及第四小遮光補償區1073之面積A4與第四設計區107之小遮光區之面積S4之和等於第一設計區104中小遮光區面積S1。優選地，各小遮光補償區距離與之對應之小遮光區之距離大於或等於1毫米。

另，亦可分別於第一設計區104、第二設計區105及第三設計區106及第四設計區107之廢料區分別劃出相應之小遮光補償區，但應使各設計區內小遮光區面積與小遮光補償區面積之和相等。

出於細化之目的，可將第一底片第一排版區101進一步等分為複數等大之設計區，並按步驟3-5設計遮光補償區即可。

步驟5：將第一排版區101中除第一遮光補償區及第一遮光區外之其餘區域設為第一透光區。

第二底片400之設計可按步驟1-5進行，需使第二底片400之四設計區之遮光區與遮光補償區之面積之和相等，且所有設計區之遮光區與遮光補償區之面積之和等於第一底片100中所有遮光區與遮光補償區之面積之和。

當第二底片未設遮光補償區，其第二遮光區面積較大時，可按步驟1設計第二底片之第二遮光區，並使該第二遮光區之面積等於該第一遮光區與第一遮光補償區之面積之和，後，將第二排版區中除第二遮光區外之其餘區域設為透光區即可達成設計。

以下以採用本技術方案提供之第一底片100、第二底片400及習知工藝製作手機按鍵電路基板為例，說明本技術方案提供之底片於電路板製作工藝中之應用。

請參見圖3及圖9，首先，提供與第一底片100及第二底片400尺寸相當之覆銅基材200。覆銅基材200包括絕緣層204。該絕緣層204具有第一表面2041及與第一表面2041相對之第二表面2042。覆銅基材200亦包括分別位於第一表面2041之第一銅箔201及位於第二表面2042之第二銅箔202。第一銅箔201具有與第一底片100之第一排版區101相應之產品形成區5011及與第一底片100之第一邊緣區102相應之邊料區5012，第二銅箔202之產品形成區及邊料區與產品形成區5011及邊料區5012對應。其次，請參見圖4，利用雷射燒蝕法或機械鑽孔法形成複數第一導通孔203及第二導通孔206。再次，請參見圖5，於第一銅箔201表面塗覆第一負光致抗蝕劑層210，於第二銅箔202表面塗覆第二負光致抗蝕劑層220。請參見圖6，將第一底片100鋪設於第一負光致抗蝕劑層210，將第二底片400鋪設於第二負光致抗蝕劑層220，分別對第一負光致抗蝕劑層210及第二負光致抗蝕劑層220曝光，則與第一底片100及第二底片400之透光區對應之第一負光致抗蝕劑層210b及第二負光致抗蝕劑層220b將發生聚合反應，與各遮光區及各遮光補償區對應之部分光致抗蝕劑不會發生聚合反應。經顯影後，與各遮光區及遮光補償區對應之第一負光致抗蝕劑層210a及第二負光致抗蝕劑層220a被移除，暴露出與第一底片100所有遮光區對應及所有遮光補償區對應之第一銅箔201c、與第二底片400所有遮光區及所有遮光補償區對應之第二銅箔202c。第一銅箔201c之一部分為手機按鍵，另一部分與第一遮光補償區對應，第一銅箔201c、第一導通孔203、及第二導通孔206之第一孔環2031組成第一待電鍍區。該第二銅箔202c與第二遮光補償區及第一導通孔203、第二導通孔206之第二孔環2032對應，為第二待電鍍區。請參見圖7至圖8，移走第一底片100及第二底片400，電鍍，則第一導通孔203、第二導通孔206、孔壁、第一孔環2031、及第二孔環2032、第一銅箔201c及第二銅箔202c表面將分別形成金屬鍍層，製得具有第一電鍍區510及第二電鍍區520之電路基板500。請參見圖9至圖10，該第一電鍍區510之形狀及尺寸與第一底片100之第一遮光區1013之形狀及尺寸一致，該第二電鍍區520之形狀及尺寸與第二底片400之第二遮光區4014之形狀及尺寸一致。另，電路基板500中與第一底片100之各第一遮光補償社區及第二底片400之第二遮光補償社區對應之區域亦形成有金屬鍍層，分別定義為第一鍍層補償區530及第二鍍層補償區540。第一電鍍區510與其對應之所有第一鍍層補償區530面積之和等於第二電鍍區520與其對應之所有第二鍍層補償區540面積之和，若將產品形成區5011等分為四區域，則任一一區域內第一電鍍區與與之對應之第一鍍層補償區之面積之和等於其餘各區域內第一電鍍區與與之對應之第一鍍層補償區之面積之和相等，第二電鍍區與第二鍍層補償區之總面積與第一鍍層及第一鍍層補償區之總面積相等。

可理解，若採用滿足以下條件：

（1）第二排版區之廢料區中未設第二遮光補償區；

（2）若採用具有複數等分設計區之該第二排版區之第二底片來製作包含第二待電鍍區之電路板，各設計區中含有相同面積之第二遮光區，則製得之電路基板中，各設計區中含有相同面積之第二電鍍區，且第二電鍍區之面積等於第一電鍍區與與之對應之第一鍍層補償區之面積之和。

金屬鍍層厚度均勻性測試對比實驗

使用習知底片及工藝技術製作出具有與電路基板500相同導電線路之雙面對比電路板。該習知底片係指與第一底片100及第二底片400相比，具有相同位置及形狀之遮光區及透光區，但其廢料區未設遮光補償區。

各選用六張電路基板500及六張該雙面電路對比板，分別沿平行於各導通孔中軸線之方向切片，於電鍍前各導通孔孔壁四固定位置處取參考點a、b、c、d，採用顯微鏡量測電路基板500及雙面電路對比板電鍍後第一導通孔203及第二導通孔206孔壁形成之鍍層於該四參考點處之厚度，厚度單位為mil(1mil=0.0254mm)，相關資料見表1、2。

表1 雙面電路對比板兩導通孔孔壁鍍層厚度

表2 本技術方案提供之雙面電路板500兩導通孔孔壁鍍層厚度

分別計算雙面電路對比板及雙面電路基板500兩導通孔孔壁鍍層厚度之標準差，得雙面對比板鍍層厚度之標準差為0.1506，雙面板500之鍍層厚度之標準差為0.1180。由此證明，採用本技術方案提供之底片製作電路板能提高電路板鍍層厚度之均勻性。

綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

100‧‧‧第一底片

101‧‧‧第一排版區

102‧‧‧第一邊緣區

1011‧‧‧第一產品區

1012‧‧‧第一廢料區

103a‧‧‧第一表面圖樣

103b‧‧‧第二表面圖樣

103c‧‧‧第三表面圖樣

103d‧‧‧第四表面圖樣

1013‧‧‧第一遮光區

1014‧‧‧第一透光區

104‧‧‧第一設計區

105‧‧‧第二設計區

106‧‧‧第三設計區

107‧‧‧第四設計區

1041，4041‧‧‧第一小產品區

1042，4042‧‧‧第一小廢料區

1052，4051‧‧‧第二小產品區

1051，4052‧‧‧第二小廢料區

1061，4061‧‧‧第三小產品區

1062，4062‧‧‧第三小廢料區

1071，4071‧‧‧第四小產品區

1072，4072‧‧‧第四小廢料區

1043，4043‧‧‧第一小遮光補償區

1053，4053‧‧‧第二小遮光補償區

1063，4063‧‧‧第三小遮光補償區

1073，4073‧‧‧第四小遮光補償區

400‧‧‧第二底片

401‧‧‧第二排版區

402‧‧‧第二邊緣區

4012‧‧‧第二產品區

4011‧‧‧第二廢料區

4014‧‧‧第二遮光區

4013‧‧‧第二透光區

200‧‧‧覆銅基材

204‧‧‧絕緣層

2041‧‧‧第一表面

2042‧‧‧第二表面

201，201c‧‧‧第一銅箔

202，202c‧‧‧第二銅箔

5011‧‧‧產品形成區

5012‧‧‧邊料區

203‧‧‧第一導通孔

206‧‧‧第二導通孔

210，210b，210a‧‧‧第一負光致抗蝕劑層

220，220b，220a‧‧‧第二負光致抗蝕劑層

2031‧‧‧第一孔環

2032‧‧‧第二孔環

510‧‧‧第一電鍍區

520‧‧‧第二電鍍區

530‧‧‧第一鍍層補償區

540‧‧‧第二鍍層補償區

圖1為本技術方案第一實施例提供之第一底片之示意圖。

圖2為技術方案第二實施例提供之第二底片之示意圖。

圖3為製作本技術方案一實施例提供之電路基板所採用之覆銅基材之示意圖。

圖4為於圖3所示覆銅基材鑽有導通孔後之示意圖。

圖5為於圖4所示覆銅基材塗覆光致抗蝕劑層後之示意圖。

圖6為採用圖1、圖2所示第一底片及第二底片對圖5所示光致抗蝕劑層曝光後之示意圖。

圖7為電鍍暴露出之銅箔，形成鍍層後之示意圖。

圖8為除去剩餘光致抗蝕劑層後製得之電路基板之示意圖。

圖9為圖8所示電路基板第一表面之俯視圖。

圖10為圖8所示電路基板第二表面之俯視圖。

100‧‧‧第一底片

101‧‧‧第一排版區

102‧‧‧第一邊緣區

1011‧‧‧第一產品區

1012‧‧‧第一廢料區

103a‧‧‧第一表面圖樣

103b‧‧‧第二表面圖樣

103c‧‧‧第三表面圖樣

103d‧‧‧第四表面圖樣

1013‧‧‧第一遮光區

1014‧‧‧第一透光區

104‧‧‧第一設計區

105‧‧‧第二設計區

106‧‧‧第三設計區

107‧‧‧第四設計區

1041‧‧‧第一小產品區

1042‧‧‧第一小廢料區

1052‧‧‧第二小產品區

1051‧‧‧第二小廢料區

1061‧‧‧第三小產品區

1062‧‧‧第三小廢料區

1071‧‧‧第四小產品區

1072‧‧‧第四小廢料區

1043‧‧‧第一小遮光補償區

1053‧‧‧第二小遮光補償區

1063‧‧‧第三小遮光補償區

1073‧‧‧第四小遮光補償區

Claims (15)

1. 一種底片，用於製作具有第一表面及第二表面之電路板，其包括：第一底片，該第一底片包括設有複數該電路板圖形之第一排版區，該第一排版區由第一遮光區、第一透光區及第一廢料區組成，該第一遮光區與該電路板第一表面之待電鍍區之形狀及尺寸一致，該第一廢料區內設有與該第一遮光區隔開之第一遮光補償區，該第一廢料區除第一遮光補償區外之其餘部分透光，若將該第一排版區等分為複數第一設計區，任意一第一設計區內之第一遮光區與第一遮光補償區之總面積與另一第一設計區內之第一遮光區與第一遮光補償區之總面積相等。
2. 如申請專利範圍第1項所述之底片，其中，該底片進一步包括第二底片，該第二底片包括與該第一排版區對應之第二排版區，該第二排版區由第二遮光區、第二透光區及第二廢料區組成，該第二遮光區與待製電路板第二表面之第二待電鍍區形狀及尺寸一致，其面積小於該第一遮光區之面積，該第二廢料區內設有與第二遮光區隔開之第二遮光補償區，其除第二遮光補償區外之其餘部分透光，該第二遮光區與第二遮光補償區之面積之和等於該第一遮光區與第一遮光補償區之面積之和，若將該第二排版區等分為複數第二設計區，任意一第二設計區內之第二遮光區與第二遮光補償區之總面積與另一第二設計區內之第二遮光區與第二遮光補償區之總面積相等。
3. 如申請專利範圍第1項所述之底片，其中，該底片進一步包括第二底片，該第二底片包括與該第一排版區對應之第二排版區，該第二排版區由第二遮光區、第二透光區及第二廢料區組成，第二遮光區具有與待製電路板第二表面之第二待電鍍區相同之形狀及尺寸，該第一遮光區與第一遮光補償區之面積之和等於該第二遮光區之面積，若將該第二排版區等分為複數第二設計區，任意一第二設計區內之第二遮光區面積相等與另一第二設計區內之第二遮光區面積相等。
4. 如申請專利範圍第1項所述之底片，其中，該第一遮光區與該第一遮光補償區之間距大於或等於1毫米。
5. 如申請專利範圍第2或3項所述之底片，其中，該第一遮光區與該第一遮光補償區之間距，該第二遮光區與該第二遮光補償區之間距均大於或等於1毫米。
6. 一種底片設計方法，其包括設計第一底片，該第一底片之設計包括：
   步驟1：於第一底片設計圖之第一排版區內排版複數待製電路板圖形，根據該待製電路板之第一待電鍍區圖樣，於所有待製電路板圖形中設計與該第一待電鍍區形狀及尺寸相同之第一遮光區；
   步驟2：將該第一排版區等分成複數第一設計區，每個第一設計區包括第一產品區及第一廢料區，各第一產品區均含有部分第一遮光區；
   步驟3：計算每個第一產品區內含有之第一遮光區之面積；及
   步驟4：根據各第一設計區內第一遮光區之面積，於各第一廢料區內劃分出與該第一遮光區隔開之第一遮光補償區，且使任意一第一設計區包含之第一遮光區與第一遮光補償區之總面積與另一第一設計區包括之第二遮光區與第二遮光補償區之總面積相等；
   步驟5：將第一排版區中除所有第一遮光補償區及第一遮光區外之其餘區域設為第一透光區。
7. 如申請專利範圍第6項所述之底片設計方法，其中，該方法進一步包括設計第二底片，該第二底片之設計包括：
   步驟6：於第二底片設計圖之第二排版區內排版該待製電路板圖形，根據該待製電路板第二待電鍍區圖樣，於該待製電路板圖形內設計與該第二待電鍍區形狀及尺寸相同之第二遮光區，該第二遮光區之面積小於第一遮光區之面積；
   步驟7：將該第二排版區等分成該複數第二設計區，每個第二設計區包括第二產品區及第二廢料區，各第二產品區內均含有部分第二遮光區；
   步驟8：計算每個第二產品區內含有之第二遮光區之面積；及
   步驟9：根據各第二設計區內第二遮光區之面積，於各第二廢料區內劃分出與該第二遮光區隔開之第二遮光補償區，使任意一第二設計區包含之第二遮光補償區與第二遮光區之總面積與另一第二設計區包括之第二遮光區與第二遮光補償區之總面積相等；
   步驟10：將第二排版區中除所有第二遮光補償區及第二遮光區外之其餘區域設為透光區。
8. 如申請專利範圍第6項所述之底片設計方法，其中，該方法進一步包括設計第二底片，該第二底片之設計包括：
   步驟11：於第二底片設計圖之第二排版區內排版該待製電路板圖形，根據該待製電路板第二待電鍍區圖樣，於該待製電路板圖形內設計與該第二待電鍍區形狀及尺寸相同之第二遮光區；該第二遮光區之面積等於該第一遮光區與第一遮光補償區之面積之和；
   步驟12：將該第二排版區等分成該複數第二設計區，每個第二設計區僅包括第二產品區，各第二產品區內含有相同面積之第二遮光區；及
   步驟13：將第二排版區中除第二遮光區外之其餘區域設為透光區。
9. 如申請專利範圍第6項所述之底片設計方法，其中，該第一遮光區與該第一遮光補償區間距大於或等於1毫米。
10. 如申請專利範圍第7或8項所述之底片設計方法，其中，該第一遮光區與第一遮光補償區之間距，該第二遮光區與該第二遮光補償區之間距均大於或等於1毫米。
11. 一種電路基板，其包括絕緣基材，及位於該絕緣基材第一表面之第一產品形成區及第一邊料區，其改進在於，該第一產品形成區包括複數第一電路板區及複數第一鍍層補償區，各第一電路板區包括第一電鍍區，各第一鍍層補償區與各第一電鍍區隔開，若將該第一產品形成區等分為複數第一設計區，則任意一第一設計區包含之第一電鍍區與第一鍍層補償區之總面積與另一第一設計區包含之第一電鍍區與第一鍍層補償區之總面積相等。
12. 如申請專利範圍第11項所述之電路基板，其中，該電路基板亦具有位於該絕緣基材第二表面且與第一產品形成區相對之第二產品形成區，及與第一邊料區相對之第二邊料區，該第二產品形成區包括複數第二電路板區及複數第二鍍層補償區，各第二電路板區內有第二待電鍍區，各第二鍍層補償區與各第二待電鍍區隔開，所有第二待電鍍區之總面積小於所有第一待電鍍區之總面積，所有第二待電鍍區與所有第二鍍層補償區之面積之和等於所有第一待電鍍區與所有第一鍍層補償區之面積之和，若將該第二產品形成區等分為複數第二設計區，則任意一第二設計區包含之第二電鍍區與第二鍍層補償區之總面積與另一第二設計區包含之第二電鍍區與第二鍍層補償區之總面積相等。
13. 如申請專利範圍第11項所述之電路基板，其中，該電路基板亦具有位於該絕緣基材第二表面且與第一產品形成區相對之第二產品形成區，及與第一邊料區相對之第二邊料區，該第二產品形成區僅包括複數第二電路板區，各第二電路板區內有第二電鍍區，所有第二電鍍區面積之和等於所有第一電鍍區與第一鍍層補償區之面積之和，若將該第二產品區劃分成複數等大之第二設計區，各第二設計區內第二電鍍區面積相等。
14. 如申請專利範圍第11項所述之電路基板，其中，該第一鍍層補償區與該第一待電鍍區之間距大於或等於1毫米。
15. 如申請專利範圍第12或13項所述之電路基板，其中，該第一鍍層補償區與該第一待電鍍區之間距大於或等於1毫米，該第二鍍層補償區與該第二待電鍍區之間距大於或等於1毫米。