JPH04177758A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04177758A
JPH04177758A JP2304697A JP30469790A JPH04177758A JP H04177758 A JPH04177758 A JP H04177758A JP 2304697 A JP2304697 A JP 2304697A JP 30469790 A JP30469790 A JP 30469790A JP H04177758 A JPH04177758 A JP H04177758A
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photoresist
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要］ 高集積ＤＲＡＭセルを含む半導体装置の製造方法に関し
、 コンタクトホール等のような独立した要素を精度良く形
成して装置の歩留りを向上することを目的とし、 半導体装ア形成領域の所定の領域を複数に区画し、その
上に塗布されたツメ・トレジストを各区画毎にコンタク
トホール形成用露光マスクを用いて露光した後に、該フ
ォトレジスト タクＩ・ホール形成用の窓を開口する工程と、前記窓か
ら露出する前記絶縁膜をエンチングしてコンタクトホー
ルを形成する工程と、前記コンタクトホール形成用露光
マスク以外の露光用マスクを用いて、半導体装置形成領
域単位で別のフォトレジストを露光する工程とを含み構
成する。
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、より詳しくは
、高集積ＤＲＡＭセルを含む半導体装置の製造方法に関
する。
〔従来の技術〕
スタックド型キャパシタを備えたＤＲＡＭセルは、例え
ば第７図Ｑこ示ずようなものがあり、その構造は次のよ
うになっている。なお、第７図（ｂ）は同図（ａ）のＸ
−Ｘ線断面Ｍを示している。
即ち、ＤＲＡＭセルＣは、転送トランジスタＴｒと、そ
の上にｌａ　Ｓ）膜７０を介して形成される断面樹枝状
のキャパシタＱを有している。また転送トランジスタＴ
ｒば、半導体基板７１の表面で選択酸化膜７２に囲まれ
た矩形状の活性領域７３に形成されており、そのうち一
方の拡１１４１層７４にはコンタク１−ホール７５を通
しでキャパシタＱの蓄積電極７Ｇが接続され、また、他
方の拡散層７７には別のコンタクトホール７Ｂを通して
ビット線Ｂ　Ｌが接続さている。
このような装置においては、微細化が進むにともない、
キャパシタＱを高く形成して蓄積容量を大きくすること
が行われる。
しかし、蓄積電極７６とビン（・線コンタクトポール７
８の段差が露光焦点深度以上になると、キャパシタＱの
上方にビット線Ｂ　Ｌを形成する際に使用されるフォト
レジストの露光が充分に行われないことになり、ビット
線Ｂ　Ｌのパターンに不良が発生する原因となる。しか
も、ビット線Ｂ　Ｌとそのコンタクトホール７８によっ
てキャパシタＱの配置が制約されることになり、容量を
大きくできないことになる。
このため、第８Ｍに示すように、ビット線Ｂ　Ｌを形成
した後に、キャパシタＱを形成するようにした装置を木
用願人が桿案している。この装置は、転送トランジスタ
Ｔｒを覆う層間絶縁膜７０の上にビット線ＢＩ−を形成
するとともに、キャパシタＱのコンタクトホール７５を
迂回する領域にそのピッｌ−線Ｂ　Ｌを配置するような
構造となっている。
しかし、このような位置にヒ，１・線Ｂ　Ｌを設けると
、ビット線Ｂｌ、に張出し部分７９を形成してコンタク
トホール７８との接続を図る必要が生じるため、その張
出し部分７９によりヒツト線ＢＩ、相互の凹陥が狭くな
ってパターンルールが厳しくなり、短絡が発生し易くな
るといった問題がある。
これを解決するため、第９図に示すように、互いに直交
するワード線ＷＩ，とピッＩ・線Ｂ　Ｉ−、に対して活
性領域７３を所定の角度だけ面方向に傾け、しかも、ビ
ット線コンタクトホール７８間を結ぶ線上に蓄積電極コ
ンタクトホール７５を形成して、ピッＩ・線Ｂ　Ｌの張
出し部分をなくすようにした装置を、本出願人が特開平
１−１９２１６２号公報において提案している。この装
置によれば、ワード線ＷＬの線間距離の狭い部分をなく
すことができることが示されている。
即ち、この装置によれば、ワード線ＷＬ及びビット線Ｂ
Ｌ双方のパターン幅を大きくして少々の位置ズレを吸収
することができ、これによりパターンルールの厳しさが
軽減する。
ところで、ワード綿ＷＬ、ビット線ＢＬ等のパターンを
形成する際に使用するマスクは、フォトレジストを露光
、現像したものが使用されている。
この場合の露光工程にかかる時間を短縮するために、露
光は一般にチップ単位で行われており、上記したような
活性領域７３を傾ｉＪる装置においては、ワード線ＷＬ
やビット線Ｂ　Ｉ−のパターンルールが緩くなっている
ために、チップ単位の露光であっても歩留りが悪くなら
ないという利点がある。
〔発明が解決しようとする課題〕
しかし、蓄積電極用のコンタクトポール７５、ビット線
用のコンタクトポール７８は、形成面積が極めて小さく
、しかも、形成領域の範囲が限られている。
この結果、コンタクトポール７５．７８の開口工程にお
ける露光は依然として厳しい状態にあり、これが歩留り
低下の原因となる。
本発明はこのような問題に鑑みてなされたものであって
、コンタクホール等の独立した要素を精度良く形成して
歩留りの良い半導体装置の製造方法を提供することを目
的とする。
〔課題を解決するための手段〕
上記した課題は、第１〜４図に例示するように、半導体
装置形成領域２に積層された絶Ｓ（膜１８の上にフォト
レジスト１９．２８を塗布する工程と、前記半導体装置
形成領域２の所定の領域を複数に区画し、各区画Ａ毎に
コンタクトホール形成用露光マスク１０を用いて前記フ
ォトレジスト１９．２８を露光する工程と、前記フォト
レジスト２８を現像してコンタクトポール形成用の窓２
０、２９を開口する工程と、前記窓２０、２９から露出
する前記絶縁膜２をエツチングしてコンタクトホール２
１、３０を形成する工程と、前記コンタクトホール形成
用露光マスク１０以外の露光用マスクを用いて、半導体
装置形成領域単位で別のフォトレジスト３２を露光する
工程とを有することを特徴とする半導体装置の製造方法
、 または、メモリセル、センスアンプ、デコーダ及び周辺
回路から構成される半導体装置の形成領域２にフォトレ
ジスト１９、２８を塗布する工程と、前記メモリセル、
前記センスアンプ、前記デコーダの少なくとも一部の要
素が独立した基本単位として規則的に複数個配置される
領域を露光する第一の露光マスク１０を用いて、前記半
導体装置形成領域２に塗布されたフォトレジストＩ９、
２８を該基本単位の一定範囲毎に繰り返し露光し、つい
で現像することにより、前記フォトレジスト１９、２８
に窓２０、２９を形成する工程と、前記半導体装置形成
領域２を一単位として前記基本単位以外の要素を露光す
る第二の露光マスクを用いて別のフォトレジスト３２を
露光する工程とを有することを特徴とする半導体装置の
製造方法によって達成する。
［作　用］ 本発明によれば、フォトレジストを露光する場合に、同
一のパターンを規則的に繰返す基本単位の領域では、半
導体装置形成領域Ａよりも小さな領域を露光する露光マ
スク１０を使用して基本単位の一定範囲毎にフォトレジ
スト１９、２８を露光するようにし、この他のパターン
を形成する場合には半導体装置形成領域Ａ単位で露光す
るようにしている。
したがって、独立した基本中位の要素の露光を行う場合
には、露光マスクの位置検出を一度行い、それ以降の露
光はステージを一定量だけ移動して露光を繰返して行い
、最終的に全領域を露光すればよい。
これにより、パターンルールが厳しい要素、例えばコン
タクトホールについては、半導体装置形成領域Ａよりも
小さい範囲でフォトレジスト１９．２８を露光すること
になり、露光の隙の解像度を高めて精度良くパターンを
形成することになる。
（実施例］ そこで、以下に本発明の詳細を図面に基づいて説明する
。
（ａ）本発明の第１実施例の説明 第１図は、本発明の第１実施例に用いられる半導体基板
の平面図である。
図中符号１はシリコン等のｐ型半導体基板であって、−
点鎖線で囲んだ区画は半導体装置形成領域２を示してい
る。また、半導体装置形成領域２にはＤＲＡＭセルを備
えた半導体記憶装置３が形成され、装置の完成後に、半
導体基板１はゝ１１導体記憶装置３毎に分割されて所定
のパンケージに組み込まれるごとになる。
また、上記した半導体装置形成領域２は、第２図に示す
ように半導体記憶装置３の平面構成にしたがって、複数
のＤＲＡＭセルを形成するセル領域４と、センス・アン
プ（Ｓ／Δ）とコラムデコーダ等の領域５と、ワード、
デコーダ（ＷＤ）領域６と、それらの領域の周辺に形成
される入出力回路や論理回路等の周辺回路領域７に区画
される。
つぎに、ＤＲＡＭセルの形成工程を第２〜４図に基づい
て説明する。
まず、第３図（ａ）に示すように、シリコンよりなる半
導体基板１の表面に選択酸化膜１１を形成し、これによ
り転送トランジスタの活性領域８の周りを囲むようにす
る。この場合の活性領域８は第９図に示す活性領域７３
のように、ワード線Ｗ丁、とビット線Ｂ　Ｌに対して面
方向に斜めに傾りて形成される。
この後に、半導体基板１の活性領域８の表面を熱酸化し
て数１００人の薄い５１０２膜１２を形成してから、厚
さ数１０００人の多結晶シリコン膜１３をＣＶＤ法によ
って形成し、さらに、この上にフォトレジス）・１４を
塗槓ｊする（第３図（ｂ））。
そして、フォトｌ／ジスＩ・１４を露光、現像してワー
ド線形成領域９以外の領域を露出させる（第３［ｌ９（
ｃ））。この工程における露光はチップｍＩ；ｉで行う
。
また現像後に、フォトレジスト１４をマスクにして多結
晶シリコン膜１３をエンチングし、多結晶シリコン膜］
３を帯状にバターニングして活性領域８を横切るゲート
電極１５を形成し、ついでフォトレジスト１４を除去す
る（第３図（ｄ））。このゲート電極１５は、複数の活
性領域８十を横切るような長さに形成され、第９図に示
すような転送トランジスタＴｒのワード電極ｗｒ−とな
ろ。
これにつづいて、ゲート電極１５をマスクにして燐イオ
ンを半導体基板１の活性領域８に注入、拡散し、ゲート
電極１５の両側にｎ゛型型数散層１６１７を形成する。
この場合、ゲート電極１５に注入されたｎ型不純物は活
性化されてゲート電極１５を導電体にする。
このように形成されたゲート電極１５とｎ゛型絋鉱層１
Ｇ、１７により転送トランジスタＴｒが構成される。
次に、ＣＶＤ法によりＳｉＯ□Ｉｆ菜１８を積層した後
に（第３図（ｅ））、再びフォトレジスト１９を塗布し
てこれを露光、現像し７、一方のｎ゛型型数散層１６」
二に窓２０を形成する（第３図（ｆ））。そし２て、窓
２０から露出した５ｉ（ｈ膜１日を開口してヒフ）線コ
ンタクトポール２１を形成する（第３図（ｇ））。
この場合の露光は第４同に示すような装置を用い、チッ
プ単位でなく、第２図の一点鎖線で示すように、セル領
域４の一部を一定の範囲Ａで同時に露光する露光マスク
１０を用いろ。
そして、１回目の露光の際には、位置合せマークＭを基
準にして位置合わせを行い、セル領域４に規則的に繰返
して形成される複数のＩＩ）　ＲＡ　Ｍセルのうちの一
部を露光するための第１回目の処理を行う。次に、半導
体基板Ｉを載置した第４図に示す載置台Ｓを一定範囲だ
け移動して、１回目の露光領域Ａに隣接した領域へに同
一露光マスク１０を使用してパターンを露光する。そし
て、このような操作を繰り返し行い、各セル領域４の全
てを露光する。
これによれば、チンブよりも小さい単位で露光を行い、
と７かも、基板１表面からほぼ同一の筒さ、同一厚さの
フォトレジスト１９を露光することになるために、レン
ズの開口数を大きくしても焦点深度上の支障がなく、さ
らに、露光領域が狭くても良いためレンズの収差等の影
響も小さくなり、これにより解像度を向−トしてビット
線コンタクトホール用の窓２０を精度良く形成すること
が可能になる。
次に第３図（ｈ）に示すように、ピント線を構成する高
融点金属シリリ゛イド）１り２２を積層した後に、図示
しないフォトレジストを塗布してこれを露光・現像し、
これをマスクにして高融点金属シリサイド膜２２をパタ
ーニングし、ビット線コンタクトホール２１を通して一
方の拡散層１６に接続するヒント線Ｂ　Ｌを形成する。
この場合のピント線Ｂ　Ｌはパターンルールが緩いため
、フォトレジストの露光をチップ単位で行っても支障が
ない。
この後に、第３図（ｉ）に示すように、窒化膜２４．５
ｉＯｚ膜２５、不純物を含む多結晶シリコン膜２６、Ｓ
ｉＯ□膜２７を順に積層してから、その上にフォトレジ
スト２８を形成してこれを露光、現像し、同図（ｊ）に
示すような蓄積電極コンタクトホール形成用の窓２９を
設けろ。
ところで、フォトレジスト２８に窓２９を形成する場合
には、上記したヒント線コンククトポール２１を形成す
る場合と同様にセル領域４の一部を一定の範囲で露光し
、こｈを繰返して行い、ステプアンドレピートでセル領
域４の全てを露光する。これにより、蓄積電極コンタク
Ｉ・ボール形成用の微細な窓２９を解像度良く形成でき
る。
そしてこの状態で、窓２９から露出した５１０２膜２７
を反応性イオンエツチング法乙こよりエンチングし、こ
れに続けて多結晶シリコンｌＩＣ１２６から半導体基板
１上のＳｉＯ□膜１８までエンチングして蓄積電極コン
タクトポール３０を形成する（第３図（ｋ））。
次に、蓄積電極コンタクトホール３０内面に沿った多結
晶シリコン膜３１をＣＶＤ法により積層し、これに燐イ
オンを注入・活性化した後で、第３図（１）に示すよう
なキャパシタ形成用のレジストマスク３２によって蓄積
電極コンタクトポール３２とその周辺を覆う。この場合
、レジストマスク３２を形成する際の露光はチップ単位
で行っても良いが、セル容量を大きくするため、パター
ンルールを厳しくすることが望ましく、コンタクＩ・ホ
ール形成と同じ方法で行うと良い。この場合、不ガレシ
ス［・を用いるが、ポジレジストを用いて、セルの露光
を行った後、マスクを交換して、セル以外の領域全体を
露光し、現像しても良い。
そして、レジストマスク３２をマスクにして、上から４
層の多結晶シリコン膜２６．３１及びＳｉＯ□膜２５．
２７をＲＩＥ法によりエツチングし、ついでレジストマ
スク３２を除去する（第３図（ｍ））。
この後に、２つの多結晶シリコン膜２６．３Ｉと窒化膜
２４の間に挟まれたＳｉＯ□膜２５．２７をフン酸によ
ってエツチングすると、多結晶シリコン膜２６．３１は
断面樹枝状になって露出する（第３図（ｎ））。この多
結晶シリコンｊ模２６．３１はキャパシタＱの蓄積電極
ＣＱとなる。
そして、第３図（ｏ）に示すよ、うに、多結晶シリコン
膜２６．３１の表面を熱酸化してキャパシタＱの誘電体
膜となる５ｉＪ４膜３２を形成する。さらに、ＣＶＤ法
により不純物を含む多結晶シリコン膜３３を全体に形成
するとともに、蓄積電極ＣＱの凹部をその多結晶シリコ
ン膜３３によって押込む。ついで、多結晶シリコン膜３
３をフォトリソグラフィー法によりバターニングしてキ
ャパシタの対抗電極ＣＰを形成する。
このフォトリソグラフィー法においてフォトレジストを
用いる場合にも、対向電極ＣＰのパターンルールは緩い
のでチップ単位で露光することになる。
これによりＤＲΔＭセルが完成するが、」１記したよう
な方法によれば、コンタクトホール２１．３０用のレジ
ストマスクを形成する場合に、セル領域４を複数に区分
して各区画を順に繰返して露光し、これを現像して窓２
０．２つを形成するようにしている。
しかも、コンタクトホール２１．３０と、場合によって
は蓄積電極ＣＱ基以外パターンのルールは緩いために、
レジストマスクを形成する際の露光をチップ単位で行っ
ている。
この結果、フォトレジストの露光不良によるパターン欠
陥は少なくなり、半導体装置の歩留りが向上することに
なる。
（ｂ）本発明の第２の実施例の説明 上記した実施例では、フォトレジストを露光してコンタ
クトホール用の窓２０．２９を形成する場合に、セル領
域４を複数に区分し、１枚の露光マスク１０を用いて各
区画をステンプアンドレピートで露光するようにしたが
、露光の範囲は上記したものに限られない。
即ち、第２図に示すように複数のセル領域４にそれぞれ
同一のセンス・アンプ領域５が隣接しているので、この
領域５のコンタクトホールとセル領域４のコンタクトホ
ールとを同時に形成できる１つ 工程があれば、第５図（ａ）に示すように、センス・ア
ンプ領域５とセル領域４とを例えば２分割して、各区画
を繰り返しによって順に露光するようにすることもでき
る。
また、複数のセル領域４にはそれぞれセンス・アンプ領
域５とデコーダ領域６が隣接され、これらにより複数の
ブロックを画定できるので、第５図（ｂ）に示すように
、１つのチップにおいて同一パターンを有する複数のブ
ロックに区分けされる領域があれば、各ブロックの単位
毎にフォトレジストを露光するようにもできる。
このように、パターンルールが厳しいコンタクトホール
用のレジストマスクを形成する場合にだけ、その露光を
チップ単位ではなくブロック単位で行うようにすれば、
コンタクトホール用の窓は精度良く形成されることにな
る。
（ｃ）本発明の第３の実施例の説明 上記した実施例では、第２図に示すように複数のセル領
域４の一側部にデコーダ領域６を配置ずるようにしたが
、セル領域４を大きくした場合にデコーダ領域６を含め
てフォトレジストを露光すると、解像力が低下すること
がある。
シカシ、デバイス側の要請としてデコーダＳＪｆＭ６の
コンタクトホールにも高解像力を適用したい場合がある
。
そこで、第６図に示すように、セル領域４、センス・ア
ンプ領域５及びデコーダ領域６をさらに小さくし、セル
領域４の間にデコーダ領域６とセンス・アンプ領域５を
挟むように配置すれば、それらのブロックをまとめて一
括露光でき、解像度を向」ニさせることができる。
この時、デコーダの数は通常の２倍必要となるが、以下
の事情えお考えるとその効果は大きい。
即ち、デコーダ領域６の大きさはセル領域４内のワード
線間のピッチで決定されており、セル領域４内のパター
ンルールをより微細とし、ワード−ピンチを狭くすれば
セルより緩いパターンルールのデコーダ領域６が配置で
きなくなる。これを回避するために、ワード線のピンチ
をデコーダ領域６が配置できる程度に拡大する方法、即
ちセル領域４を大きくする方法が採られていたが、デコ
ーダ領域６を複数に分割することによって、コンタクト
ホールを精度良く形成し、セル・デコーダ共に小さくで
きれば、面積増加はほとんどなくなる。
〔発明の効果］ 以上述べたように本発明によれば、フォトレジストを露
光する場合に、同一のパターンを規則的に繰返す独立し
た基本中位の領域では、半導体装置形成領域よりも小さ
な領域を露光する露光マスクを使用して一定範囲毎にフ
ォトレジストを露光するようにし、この他のパターンを
形成する場合には半導体装置形成領域単位で露光するよ
うにしたので、パターンルールが厳しい要素については
、半導体装置形成領域よりも小さい範囲でフォトレジス
トを露光することにより解像度を高めてパターンを精度
良く形成することができ、半導体装置の歩留りを向上す
ることが可能になる。
【図面の簡単な説明】
第１図は、本発明の一実施例に用いられる一゛１′導体
基板の平面図、 第２図は、本発明によって形成される装置の回路構成の
一例を示す平面図、 第３図は、本発明の実施例の製造工程を示す断面図、 第４図は、本発明の露光状態の−・例を示す斜視図、 第５図は、本発明の第２の実施例の露光領域を示す平面
図、 第６図は、本発明の第３の実施例の露光領域を示す平面
図、 第７図は、従来方法で形成される装置の第１例を示す平
面図及び断面図、 第８図は、従来方法で形成される装置の第２例を示す平
面図及び断面図、 第９図は、従来方法で形成される装置の第３例を示す平
面図である。 （符号の説明） １・・・半導体基板、 ２・・・半導体装置形成領域、 ３・・・半導体記憶装置、 ４・・・セル領域、 ５・・・センス・アンプ領域、 ６・・・デコーダ流域、 ７・・・周辺回路領域、 １０・・・露光マスク、 １２・・・ＳｉＯ□膜、 １３・・・多結晶シリコン膜、 １４．１９．２８・・・フメトレシスト、１５・・・ゲ
ート電極、 １６．１７・・・拡散層、 １８・・・５ｉＯ７膜、 ２０．２９・・・窓、 ２〕・・・ビット線コンタクトポール、２３・・・ビッ
ト線、 ２４・・・窒化膜、 ２５．２７・・・５ｉＯ７膜、 ２６．３１・・・多結晶シリコン膜、 ３０・・・蓄積電極コンタクトホール、３２・・・レジ
ス１〜マスク、 Ｑ・・・キャパシタ、 Ｔｒ・・・転送Ｉ・ランジスタ。 出　願　人　　富士通株式会社

Claims (4)

    【特許請求の範囲】
  1. （１）半導体装置形成領域（２）に積層された絶縁膜（
    １８）の上にフォトレジスト（１９、２８）を塗布する
    工程と、 前記半導体装置形成領域（２）の所定の領域を複数に区
    画し、各区画（Ａ）毎にコンタクトホール形成用露光マ
    スク（１０）を用いて前記フォトレジスト（１９、２８
    ）を露光する工程と、前記フォトレジスト（１９、２８
    ）を現像してコンタクトホール形成用の窓（２０、２９
    ）を開口する工程と、 前記窓（２０、２９）から露出する前記絶縁膜（２）を
    エッチングしてコンタクトホール（２１、３０）を形成
    する工程と、 前記コンタクトホール形成用露光マスク（１０）以外の
    露光用マスクを用いて、半導体装置形成領域（２）単位
    で別のフォトレジスト（３２）を露光する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  2. （２）メモリセル、センスアンプ、デコーダ及び周辺回
    路から構成される半導体装置の形成領域（２）にフォト
    レジスト（１９、２８）を塗布する工程と、 前記メモリセル、前記センスアンプ、前記デコーダの少
    なくとも一部の要素が独立した基本単位として規則的に
    複数個配置される領域を露光する第一の露光マスク（１
    ０）を用いて、前記半導体装置形成領域（２）に塗布さ
    れたフォトレジスト（１９、２８）を該基本単位の一定
    範囲毎に繰返し露光し、ついで現像することにより、前
    記フォトレジスト（１９、２８）に窓（２０、２９）を
    形成する工程と、 前記半導体装置形成領域（２）を一単位として前記基本
    単位以外の要素を露光する第二の露光マスクを用いて別
    のフォトレジスト（３２）を露光する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  3. （３）前記第一の露光用マスク（１０）はコンタクトホ
    ール形成用のマスクであり、前記第二の露光用マスクは
    配線層形成用のマスクであることを特徴とする請求項２
    記載の半導体装置の製造方法。
  4. （４）前記メモリセルは、順に形成される転送トランジ
    スタ（Ｔｒ）、データ線（ＢＬ）、キャパシタ（Ｑ）か
    ら構成され、かつ、前記転送トランジスタ（Ｔｒ）のゲ
    ート電極（１５、ＷＬ）が、前記トランジスタ（Ｔｒ）
    の不純物拡散層（１６）と前記データ線（ＢＬ）との接
    続領域の近傍で湾曲する構造を有していることを特徴す
    る請求項２記載の半導体装置の製造方法。
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