KR100188797B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 장치 제조 방법에서는, 제1높이(hH)를 갖는 제1부분(A1)과 제1높이와 다른 제2높이(hL)를 갖는 제2부분(A2)을 포함하는 층(404)을 형성한다. 그 다음에, 상기 층 상에 이미지 형성 비임을 조사하여 제1부분과 제2부분 상에 제1패턴과 제2패턴을 각각 형성한다. 제1패턴의 최소 피쳐크기(fH)는 제2패턴의 최소 피쳐 크기(fL)와 다른 크기로 되어 있다.
Description
제1도는 반도체 장치를 제조하기 위한 제1종래의 방법을 설명하기 위해 포토마스크(또는 레티클)를 도시한 횡단면도.
제2a도는 반도체 장치를 제조하기 위한 제2종래의 방법을 설명하기 위해 포토마스크(또는 레티클)를 도시한 횡단면도.
제2b도는 제2a도의 위상 시프트층의 위상 시프트량을 도시한 그래프.
제2c도는 제2a도의 포토마스크(또는 래디클)를 통해 광에 의해 조사된 반도체 기판을 도시한 횡단면도.
제3도는 최소 피쳐 크기(minium feature size)와 초점 심도(a depth of focus)사이의 관계를 도시한 그래프.
제4a도 및 제4b도는 본 발명에 따른 반도체 장치를 제조하기 위한 제조방법의 제1실시예를 도시한 횡단면도.
제5a도 및 제5b도는 본 발명에 따른 반도체 장치를 제조하기 위한 제조방법의 제2실시예를 도시한 횡단면도.
제6a도 및 제6b도는 본 발명에 따른 반도체 장치를 제조하기 위한 제조방법의 제3실시예를 도시한 횡단면도.
제7도는 본 발명에 따른 반도체 제조 방법이 적용된 DRAM 장치를 설명하는 회로도.
제8a도, 제9a도, 제10a도, 제11a도, 제12a도, 제13a도 및 제14a도 각각은 제7도의 DRAM 장치를 제조하는 방법을 설명하기 위한 평면도.
제8b도, 제9b도, 제10b도, 제11b도, 제12b도, 제13b도 및 제14b도 각각은 제8a도, 제9a도, 제10a도, 제11a도, 제12a도, 제13a도 및 제14a도의 장치에 대한 부분 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
401 : 반도체 기판 402 : 절연층
403 : 금속층 404H, 404L: 금속층
405 : 포토레지스트층
[본 발명의 분야]
본 발명은 광 비임 및 전자 비임과 같은 이미지 형성 비임을 이용하여 형성된 서로 다른 최소 피쳐크기를 가진 패턴층을 포함하는 반도체 장치를 제조하기 위한 방법에 관한 것이다.
[종래 기술의 설명]
반도체 장치를 제조하기 위한 방법에 있어서, 미세 패턴층을 형성하기 위해서 사진 석판 기법(photolithography technology) 또는 전자 비임 노출 기법을 사용해 왔었다. 예를 들어, 사진 석판 기법에 있어서, λ가 광원의 파장이고, NA가 투영기(projector)의 렌즈 개구의 수라고 하면, 해상도(R)은 다음과 같이 표시된다.
여기서 k1은 포토레지스트 공정에 따른 상수이다. 따라서, 하프 마이크론 설계 규칙(half-micron design rule)을 이용한 초고밀도 집적(ULSI) 회로, 또는 그러한 종류의 회로에 있어서, 광원의 파장(λ)은 λ=436㎚(g-라인)에서 λ=365㎚(i-라인)까지 변경되어, 그로 인해 해상도(R)를 향상시켰다,
그러나, 초점 심도(depth of focus; DOF)는 다음과 같이 표시된다.
여기서, k2는 포토레지스트 공정에 따른 상수이고, 초점 심도는 해상도(R)가 증가함에 따라 감소되었다.
반면에, 미세 구조의 다기능 및 고기능 ULSI 회로를 얻기 위하여, 층 표면이 매우 거칠게 즉, 계단 형태의 층으로 형성되었다. 그 결과 실질적인 해상도는 원래의 해상도에 비해 감소되었다. 따라서, 극히 일부의 미세구조 패턴만이 해상될 수 있다. 예를 들어 적층 커패시터형 다이나믹 랜덤 액세스 메모리(DRAM)에 있어서, 다결정 실리콘으로 만들어진 캐패시터 전극은 충분히 두껍게 형성되어, 미세 구조로 인한 용량의 감소를 보상할 수 있었다. 그 결과, 메모리 셀부와 그 주변부사이의 절연층 내에 1㎛보다 큰 계단형태의 층(step)이 생성된다. 이는 해상도를 감소시킨다.
따라서, 큰 계단형 층을 포함하는 반도체장치에 있어서, 최소 피쳐 크기는 광원 또는 전자 비임의 해상도에 의해 원래의 결정된 값보다 크게 되고, 그로 인해, 그 최소 피쳐를 감소시킬 수 없다.
큰 계단 형태의 층에 대하여 최소 피쳐 크기를 상당히 감소시키기 위하여, 제1종래의 방법에서는 2개의 서로 다른 레벨 차광막(level optical shields)을 갖는 포토마스크(또는, 래디클)를 이용한다(JP-A-SHO 60-7431 참조). 이는 후에 상세히 설명한다. 그러나, 이러한 제1종래의 방법에서는 계단 형태의 층의 연속된 계단형 표면부에 대해 그러한 포토마스크(또는 레디클)의 제조가 어렵다. 이것은 제조 수율(manufacturing yield)을 감소시키고, 제조 단가를 증가시킨다.
제2종래 방법에서는 유리 기판, 이 유리 기판 상에 형성된 위상 시프트층 및 이 위상 시프트층 위에 형성된 차광층에 의해 형성된 포토마스크(또는, 래디클)을 이용한다.(JP-A-HEI 1-147458 참조). 이에 대해서도 후에 상세히 설명한다. 그러나 이러한 제2종래의 방법에서는 위상 시프트층의 두께나 굴절율이 계단 형태의 층의 레벨에 따라 변경되어야 하는데, 그로 인해, 제조 수율을 감소시키면서 제조 단가를 상승시킨다. 또한, 위상 시프트층의 재료를 선택하는 것도 어렵다.
[발명의 개요]
따라서, 본 발명의 목적은 높은 수율과 낮은 제조 단가를 얻을 수 있는 큰 계단형 층을 포함하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치 제조 방법에 있어서, 제1높이를 갖는 제1부분과, 제1높이와 다른 제2높이를 갖는 제2부분을 포함하는 층을 형성한다. 그후에, 상기 층에 이미지 형성 비임을 조사하여 제1 및 제2 부분상에 제1 및 제2패턴을 각각 형성한다. 여기서, 제1패턴의 최소 피쳐 크기는 제2패턴의 최소 피쳐 크기와 서로 다르게 형성된다. 이러한 방법은 종래의 포토마스크(또는 레티클)를 변경하지 않고서도 실행될 수 있기 때문에, 제조 단가를 감소시킬 수 있다.
이하 첨부된 도면을 참조하여, 종래의 기술과 비교하면서 아래에 기재된 설명으로부터 본 발명을 보다 명확하게 할 수 있다.
[양호한 실시예의 설명]
본 발명의 양호한 실시예를 설명하기 이전에, 먼저 제1도, 제2a도, 제2b도 및 제2c도를 참조하여 종래 기술의 제조 방법을 설명한다.
제1종래 기술의 제조 방법을 도시한 제1도에 있어서, 2개의 상이한 레벨 차광막을 갖는 포토마스크(또는 레티클)(100)가 이용된다.(JP-A-SHO 60-7431 참조). 즉 포토마스크(100)는 유리 기판(101), 유기 기판(101)상에 형성된 차광막(102), 유리 기판(103) 및 유리 기판(103)상에 형성된 차광막(104)으로 구성된다. 차광막(102)는 반도체장치(도시되어 있지 않음)의 제1부분에 제1패턴을 제공하고, 차광막(104)은 반도체 장치의 제2부분에 제2패턴을 제공한다. 이 경우에, 비록, 제1부분의 높이가 제2부분의 높이와 다르지만, 그 차이는 차광막들(102 및 104)사이의 거리에 의해 보상된다.
그러나, 상기 기술한 것 처럼, 제1도에 도시된 제조 방법에서는 반도체 장치의 연속적인 계단 형태의 표면부에 대한 그와 같은 포토마스크(또는 레티클)를 제조하기는 어렵다. 이는 제조 단가를 상승시킨다.
제2종래 기술의 제조 방법을 도시한 제2a도에 있어서, 유리기판(201), 유리기판(201)상에 형성된 위상 시프트층(202) 및 위상 시프트층(202)상에 형성된 차광층(203)으로 구성된 포토마스크(또는 레티클)(200)(JP-A-HEI 1-147458 참조)가 이용된다. 이 경우에 위상 시프트층(202)의 두께는 제2b도의 위상시프트량을 얻기 위해 변경된다. 그러나, 동일한 위상 시프트량을 얻기 위해서는 위상 시프트층(202)의 굴절율이 변경될 수 있다. 제2b도에 도시된 것과 같은 위상 시프트량은 제2c도에 도시된 것과 같은 반도체 기판(204)의 높이의 분포에 대응한다.
그러나, 제2a도, 제2b도 및 제2c도에 도시된 제조 방법에 있어서, 상술한 바와 같이, 위상 시프트층(202)의 두께나 굴절율은 계단 형태의 반도체 기판(204)의 레벨에 따라 변경되어야 한다. 이는 제조 단가를 상승시킨다. 또한, 위상시프트층(202)의 재료를 선택하기는 어렵다.
본 발명에 따라 최소 피쳐 크기(f)와 초점 심도(DOF)사이의 관계를 도시한 제3도에 있어서, 제1높이(h1)를 갖는 제1부분과, 제1높이(h1)와 다른 제2높이(h2)를 갖는 제2부분을 포함하는 층이 형성된다면, 최소 피쳐 크기(f1과 f2)는 제1부분 및 제2부분에 할당된다. 이 경우에, 다음 식이 만족된다.
또한, 상기 층이 제1높이(h1)와 제2높이(h2)사이의 제3높이(h3)를 갖는 제3부분을 포함한다면, 최소 피쳐 크기(f1또는 f2)는 제3부분에 할당된다. 예를 들어 제3높이(h3)가 제2높이(h2)보다 제1높이(h1)에 더 가깝다면, 최소 피쳐 크기(f1)는 제3부분에 할당된다. 이와 반대로, 제3높이(h3)가 제1높이(h1)보다 제2높이(h2)에 더 가깝다면, 최소 피쳐 크기(f2)는 제3부분에 할당된다.
본 발명의 제1실시예를 도시한 제4a도에 있어서, 도면의 참조 부호(401)는 절연층(402)이 형성된 반도체 기판(401)를 나타낸다. 이 경우에, 반도체 기판(401)은 영역(A1) 및 영역(A2)으로 분할되고, 영역(A1)에만 금속층(403)이 위치되어 있다. 따라서, 영역(A1)에서 절연층(402)의 높이 (hH)는 영역(A2)에서 절연층(402)의 높이(hL)보다 높다. 그 결과, 절연층(403)의 영역(Al)상에 형성된 금속층(404H)의 최소 피쳐 크기(fH)는 절연층(403)의 영역(A2)상에 형성된 금속층(404H)의 최소 피쳐 크기(fH)는 절연층(403)의 영역(A2)상에 형성된 금속층(404L)의 최소 피쳐 크기(fL)보다 크게 형성된다. 이 경우에 다음 식(1)이 만족된다.
금속층(404H및 404L)은 사진 석판 기법 또는 전자 비임 기법을 이용하여 동일한 재료로 만들어짐에 유의한다. 예를 들어 fH=1.0㎛이고 fL=0.6㎛가 된다.
금속층(404H및 404L)이 형성되기 이전의 제4a도의 반도체 장치를 도시한 제4b도에 있어서, 금속층(404)상에 포토레지스트층(405)이 코팅된다. 이 경우에, 영역(A1)에서 포토레지스트층(405)의 높이(hH')는 영역(A2)에서 포토레지스트층(405)의 높이(hL)보다 높고, 다음 식(2)을 만족한다.
또한, 광 비임과 같은 이미지 형성 비임에 의한 이미지 형성의 중심(A)의 높이(hA)는 높이(hH')와 높이(hL')사이에 존재한다. 이 경우에, 영역(A1)에서 최소 피쳐 크기(fH)를 갖는 이미지를 형성하기 위해서는 다음 식(3)이 만족되어야 한다.
유사하게, 영역(A2)에서 최소 피쳐 크기(fL)를 갖는 이미지를 형성하기 위해서는 다음 식(4)이 만족되어야 한다.
따라서, 상기 식(2,3 및 4)으로부터 다음 식(5)을 얻는다.
또한, 중심(A)의 높이(hA)는 근사적으로 다음 식(6)이 되는 것이 바람직하다.
따라서, 제4a도 및 제4b도에 있어서, 금속층(404L)은 미세 구조로 될 수 있기 때문에, 장치의 집적도를 높일 수 있다. 다시 말해, 영역(A1)에서 금속층(404H)이 실제 미세 구조로 될 필요가 없고, 영역(A2)에서 금속층(404L)이 미세 구조로 될 필요가 있는 경우에, 금속층(404L)은 장치의 집적도를 높이기 위하여 미세 구조로 될 수 있다.
본 발명의 제2실시예를 도시한 제5a도에 있어서, 절연층(403)의 영역(A1)상에 형성된 금속층(404H)의 최소 피쳐 크기(fH)는 절연층(403)의 영역(A20의 상에 형성된 금속층(404L)의 최소 피쳐 크기(fL)보다 작게 형성된다. 예를 들어, fH=0.6㎛이고, fL=1.0㎛이다. 또한 이 경우에는 다음 식(1')을 만족한다.
금속층(404H및 404L)을 형성되기 이전의 제5a도의 반도체 장치를 도시한 제5b도에 있어서, 금속층(404)상에 포토레지스트층(405)이 코팅된다. 또한, 이 경우에는, 다음 식(2')이 만족된다.
또한, 광 비임과 같은 이미지 형성 비임에 의해 형성된 이미지의 초점(A)의 높이(hA)는 높이(hH')와 높이(hL')사이에 존재한다. 또한, 이 경우에, 영역(A1)에서 최소 피쳐 크기(fH)를 갖는 이미지를 형성하기 위해서는 다음 식(3')이 만족되어야 한다.
유사하게, 영역(A2)에서 최소 피쳐 크기(fL)를 갖는 이미지를 형성하기 위해서는 다음 식(4')이 만족되어야 한다.
따라서, 상기 식(2' ,3' 및 4')으로부터 다음 식(5')을 얻는다.
또한, 초점(A)의 높이(hA)는 대략 다음 식(6')이 되는 것이 바람직하다.
따라서, 제5a도 및 제5b도에 있어서, 금속층(404H)은 장치의 집적도를 높이기 위해 미세 구조로 될 수 있다. 다시 말해, 영역(A1)에서 금속층(404H)이 미세 구조로 될 필요가 있고, 영역(A2)에서 금속층(404L)이 미세 구조로 될 필요가 없는 경우에, 금속층(404H)은 장치의 집적도를 높이기 위하여 미세 구조로 될 수 있다.
본 발명의 제3실시예를 도시한 제6a도에 있어서, 영역(A3)은 제4도에 부가된다. 영역(A3)에 있어서, 절연층(402)의 높이(hM)는 높이(hH)와 높이(hL)사이에 존재한다. 이 경우에, 금속층(404H및 404L)의 형성과 동시에 형성된 금속층(404M)의 최소 피쳐 크기(fM)는 fH또는 fL과 동일하다. 예를 들어 hM이 hH보다 hL에 더 가깝다면, 제6a도에서 설명한 것처럼 fM=fL이 된다. 역으로 hM이 hL보다 hH에 더 가깝다면 fM=fH가 된다.
금속층(404H, 404L및 404M)의 형성 이전의 제6a도의 반도체 장치를 도시한 제6b도에 있어서, 상기 식(1) 내지 (6)에서의 조건들은 제4b도의 장치에서 만족하게 된다.
따라서, 심지어 제6a도 및 제6b도에서도, 금속층(404L및 404M)은 장치의 집적도를 높이기 위해서 미세구조로 될 수 있다.
모든 영역에 대해서 동일한 최소 피쳐 크기가 이용된다면, 그 최소 피쳐 크기는 제4a도, 제4b도 또는 제4c도의 최소 피쳐 크기(fL및 fH)의 평균치보다 큰 값이 될 수있거나, 또는 제4a도, 제4b도 또는 제4c도의 최소 피쳐크기 (fL및 fH)중 큰 값이 될 수 있다는 점에 유의한다. 따라서, 장치의 집적도를 높인다는 것을 기대할 수가 없다.
본 발명에 따른 제조 방법에 적용된 256kbit의 dRAM을 도시한 제7도에 있어서, 한 트랜지스터 형태의 한 메모리 셀은 256 워드라인들과 1024비트 라인 쌍사이의 각각의 교차점에 제공되어 있다.
제7도에 있어서, 8-비트 로우 어드레스 신호(RA)중 6비트는 메인 X-디코더(MDEC)에 공급되고, 나머지 2비트는 서브 X-디코더(SDEC)에 공급된다. 메인 X-디코더(MDEC)는 64 메인 워드 라인 (W0내지 W63)중 하나를 선택하고, 서브 X-디코더(SDEC)는 4 서브 워드 라인 (W0' 내지 W3')중 하나를 선택한다.
256kbit 메모리 셀들은 64kbit 메모리 셀을 각각 포함하는 4개의 메모리어레이(R1,R2,R3 및 R4)로 분할된다. 메모리 셀 어레이들(R1,R2,R3 및 R4)사이에는 한 쌍의 서브 워드 라인(W0' 내지 W2')과 한쌍의 워드 라인(W1' 및 W3')이 배열된다.
서브 워드 라인들(W0', W1', W2', W3')은 선택 트랜지스터(QkjL)(k=0 내지 63, j=0 내지 3, L=0 내지 4)를 통해 메모리 셀 어레이들(R1,R2,R3 및 R4)내의 워드 라인들(W4k, W4k+1, W4k+2, W4k+3, W4k', W4k+1', W4k+2', 및 W4k+3')에 접속된다. 선택 트랜지스터(QkjL)는 메인 워드 라인(Wk)에서의 전압에 의해 제어된다. 또한, 워드 라인(W4k, W4k+2)은 메모리 셀 어레이(R1,R2)에 배열되고 워드 라인(W4k', 및 W4k+2')은 메모리 셀 어레이(R3 및 R4)에 배열된다. 또한, 워드라인(W4k+1, W4k+3)은 메모리셀 어레이(R1 및 R4)에 배열되고 워드 라인(W4k+1', 및 W4k+3')은 메모리 셀 어레이(R2 및 R3)에 배열된다. 따라서, 워드 라인들(W4k, W4k+1, W4k+2, W4k+3, W4k', W4k+1', W4k+2', 및 W4k+3')(k=0 내지 63)중 하나만이 로우 어드레스 신호(RA)에 따라 선택된다.
메모리 셀 어레이(R1,R2,R3 및 R4) 각각은 16384개의 4-비트 단위 셀(U)로 구성된다. 4-비트 단위 셀(U)은 4개의 셀 트랜지스터(Q0내지 Q3)와 4 캐패시터(C0내지 C3)을 포함한다. 셀 트랜지스터(Q0내지 Q3) 각각은 워드 라인(W4k, W4k+3)중 하나의 라인에 각각 접속된 게이트와, 비트 라인(Bj또는)에 접속된 소스와, 캐패시터(C0내지 C3)중 하나의 캐패시터의 전극에 각각 접속된 드레인을 갖는다. 또한, 캐패시터(C0내지 C3)의 다른 나머지 전극들은 셀 플레이트(CP)에 공통으로 접속된다.
판독 모드 동안에, 선택된 정보는 비트 라인(BLj또는)과 게이팅 트랜지스터(Qj또는)를 통해 1024개의 감지 증폭기(SA)에 전송된다. 이 경우에, 게이팅 트랜지스터(Qj또는)는 타이밍 게이트 라인(TG)에서의 전압에 의해 제어된다. 기록 모드 동안에, 감지 증폭기(SA)에 저장된 정보는 게이팅 트랜지스터(Qj또는)와 비트라인(BLj및)을 통해 메모리 셀에 전송되고, 워드 라인(W4k, W4k+3)에 의해 선택된 메모리 셀 중 하나의 메모리 셀에 기록된다.
제7도의 DRAM 장치는 0.4㎛설계 규칙과 I-라인 하이 NA 스텝퍼(stepper)를 이용하는 CMOS(complementary metal oxide semiconductor) 기술에 의해 제조될 수 있다.
다음, 제7도의 DRAM 장치의 제조 단계는 제8a도, 제9a도, 제9b도, 제10a도, 제11a도, 제12a도, 제13a도 및 제14a도와, 제8a도, 제9a도, 제9b도, 제10a도, 제11a도, 제12a도, 제13a도 및 제14a도 각각의 X-X 라인 및 Y-Y 라인을 따라 절취한 횡단면도인 제8b도, 제9b도, 제10b도, 제11b도, 제12b도, 제13b도 및 제14b도를 참조하여 설명한다. X-X 라인 및 Y-Y 라인은 제8a도에만 도시되어 있고, 제9a도, 제10a도, 제11a도, 제12a도, 제13a도 및 제14a도에서는 생략되어 있다.
제8a도 및 제8b도를 참조하면, P-형 단결정 실리콘 기판(1)은 실리콘 국부 산화(LOCUS)방법을 이용하여 열적 산화되어, 약 0.3㎛두께의 필드 산화층(2)을 형성한다. 필드 산화층(2)은 하나의 메모리 셀을 위한 활성 영역(3)과 Qk01과 같은 하나의 선택 트랜지스터를 위한 활성 영역(4)과, 하나의 단자를 위한 활성 영역(5)으로 분할된다.
제9a도 및 제9b도를 참조하면, 하나의 게이트 산화층(6)이 형성되고, 약 2500Å 두께의 폴리사이드층이 그 위에 증착된다. 이 폴리사이드층은 패턴화되어 워드 라인 (Wk4, Wk4+3및 Wk4', Wk4+3')에 대응하는 워드 라인(7)과 선택 트랜지스터의 게이트 전극(8)을 형성한다. 다음에, 워드 라인(7)과 게이트 전극(8)의 마스크로 하여 비소 이온을 주입하여, 기판(1)내에 셀 트랜지스터를 위한 N-형 불순물 영역(9), 선택 트랜지스터를 위한 N-형 불순물 영역(10)과 단자를 위한 N-형 불순물 영역(11)을 형성한다. 여기서, 워드 라인(7)의 폭과 최소 피치는 모두 약 0.7㎛이다.
그 이후에, 제10a도 및 제10b도를 참조하면, 절연층(12)이 증착된다. 그러면 셀 트랜지스터의 소스를 위한 약 0.2㎛사각형 접촉홀(13), 워드 라인을 위한 접촉홀(14), 선택 트랜지스터의 소스 또는 드레인을 위한 접촉홀(15), 선택 트랜지스터의 게이트 전극을 위한 접촉홀(16)과, N-형 불순물 영역(11)을 위한 접촉홀(17)이 형성된다. 그 다음에 약 1000Å 두께의 실리사이드층이 스퍼터링 공정을 이용하여 형성된다. 그 다음에, 실리사이드층(18)을 패턴화하여 비트 라인(BLj및)에 대응하는 비트 라인(18), 워드 라인(7)과 선택 트랜지스터의 N-형 불순물 영역(10)사이의 접속부(19)와, 게이트 전극(8)과 단자를 위한 N-형 불순물 영역(11)사이의 접속부(20)를 형성한다. 여기서, 비트 라인의 폭과 최소 피치는 모두 약 0.4㎛이고, 접속부(19 및 20)의 최소 피치는 약 0.4㎛이다.
다음에, 제11a도 및 제11b도를 참조하면, 절연층(21)이 형성된다. 그 이후에, 약 0.2㎛의 사각형 접촉홀(22)이 형성된다. 그 이후에, 약 8500Å 두께의 다결정 실리콘층이 증착되고, 그 내부로 인이 도프된다. 그 다음에, 다결정 실리콘층이 패턴화되어, 적층형 캐패시터를 위한 캐패시터 전극(23)이 형성된다.
다음에, 제12a도 및 제12b도를 참조하면, 실리콘 산화물과 실리콘 질화물로 형성된 캐패시터 절연층(24)이 캐패시터 전극(23)에 형성된다. 그 이후에, 약 1500Å두께의 다결정 실리콘층이 증착 및 패턴화되어, 메모리 셀부 전체를 커버하는 셀 플레이트(CP)에 대응하는 셀 플레이트(25)를 형성한다. 따라서, 약 20fF의 캐패시터를 각각 갖는 적층형 캐패시터를 얻울 수 있다.
다음에, 제13a도 및 제13b도를 참조하면, 절연층(26)이 형성된다. 그 이후에, 선택 트랜지스터의 N-형 불순물 영역을 위한 접촉홀(27)과, 단자의 N-형 불순물 영역을 위한 접촉홀(28)이 형성된다. 그 다음에, 약 5000Å두께의 알루미늄 합금층이 증착 및 패턴화되어, 메인 워드 라인(WR)에 대응하는 메인 워드 라인(29)과 선택 트랜지스터의 N-형 불순물 영역에 접속된 내부 접속부(30)를 형성한다.
메인 워드 라인(29)과 내부 접속부(30)에 있어서, 그들 사이의 높이의 차이 1.1㎛를 고려하여, 메모리 셀 어레이부에서의 최소 피쳐 크기는 1.0㎛이고, 주변부에서의 최소 피쳐 크기는 0.6㎛이다. 결과적으로 내부 접속부(30)는 메인 워드 라인(29)사이에 배열될 수 있다. 비록 도시되어 있지 않지만, 감지 증폭기부에서도 최소 피쳐 크기를 0.6㎛로 하여 그 내부에 미세 알루미늄 합금 접속부를 배열한다.
마지막으로, 제14a도 및 제14b도를 참조하면, 절연층(31)이 형성된다. 그 다음에, 그 절연층(31)에 관통홀(32)을 형성하여 내부 접속부(30)를 노출시킨다. 그 이후에, 약 5000Å두께의 알루미늄 합금층을 증착 및 패턴화하여, 전원 라인(33)과, 서브 워드라인(W0' 내지 W3')에 대응하는 서브 워드 라인(34)을 형성한다. 서브 워드 라인(34)은 내부 접속부(30)를 통해 선택 트랜지스터의 N-형 불순물 영역에 접속되어 있다. 따라서, DRAM 장치의 제조를 완료한다.
NA=0.5의 I-라인 스텝퍼를 이용하여 1.7㎛ 두께의 포토레지스트층을 노출시킬 때, 최소 피쳐 크기 f=0.6㎛에 대한 초점 심도(DOF)는 1.0㎛이고, 최소 피쳐 크기 f=1.0㎛에 대한 초점 심도(DOF)는 2.0㎛이다. 포토레지스트층의 높이의 차이가 1.1㎛일 때, 동일한 최소 피쳐 크기 0.6㎛가 채용된다면, 포토레지스트층의 모든 위치에 이미지를 형성할 수 없다. 이와 반대로 상술한 실시예에 있어서, 포토레지스트층의 높은 위치 상의 최소 피쳐 크기가 1.0㎛이고, 포토레지스트층의 낮은 위치 상의 최소 피쳐 크기가 0.6㎛일 때, 아래 식을 만족하기 때문에, 포토레지스트층의 모든 위치에서 이미지를 형성할 수 있다.
이 경우에, 이미지의 초점은 높은 위치와 낮은 위치 사이의 한 위치에 배치된다.
또한, 상기 실시예에 있어서, 실리사이드층(7 및 8)에는 약 0.3㎛의 계단이 존재한다. 따라서, 이 경우에는 실리사이드층의 높은 위치와 낮은 위치 각각에 대해서 0.35㎛ 및 0.45㎛와 같은 2종류의 최소 피쳐 크기가 채택될 수 있기 때문에, 집적도를 높일 수 있다.
또한, 본 발명은 스태틱 RAM 장치, 판독전용 메모리(ROM) 장치, 소거 및 프로그램 가능한 ROM(erasable and programmable ROM) 등의 메모리 셀부와 주변부에도 적용될 수 있다.
지금까지 본 발명에 따라 설명한 것처럼, 계단 형태의 패턴층을 형성하는데 있어 2개 또는 그 이상의 상이한 최소 피쳐 크기가 채택되었기 때문에, 제조 수율을 감소시키기 않으면서 제조 단가를 증가시키지 않고, 장치의 집적도를 높일 수 있다.
Claims (16)
- 반도체장치를 제조하기 위한 방법에 있어서, 제1높이(hH)를 갖는 제1부분(A1)과 제1높이와 다른 제2높이(hL)를 갖는 제2부분(A2)을 포함하는 층(404)를 형성하는 단계와; 상기 제1부분상에 제1패턴을 형성하고, 상기 제2부분 상에 제2패턴을 형성하기 위하여, 상기 층 상에 이미지 형성 비임을 조사하는 단계를 포함하고, 상기 제1패턴의 최소 피쳐 크기(fH)는 상기 제2패턴의 최소 피쳐 크기(fL)와 상이한 크기로 되어 있는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제1패턴의 최소 피쳐 크기와 상기 제2패턴의 최소 피쳐 크기는, DOF(fH)가 상기 제1패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이고, DOF(fL)가 상기 제2패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이며, △h가 상기 제1높이와 제2높이 사이의 차이를 나타내는 다음 식: DOF(fH)/2+DOF(fL))/2≥△h를 만족하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 이미지 형성 비임에 의해 형성된 이미지의 초점은 제1높이와 제2높이 사이에 배치되는 반도체 장치 제조 방법.
- 제3항에 있어서, 상기 이미지 형성 비임에 의해 형성된 이미지의 초점 높이(hA)는 fH가 상기 제1패턴의 최소 피쳐 크기이고, fL이 상기 제2패턴의 최소 피쳐 크기이며, DOF(fH)가 최소 피쳐 크기(fH)를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이고, DOF(fL)가 최소 피쳐 크기(fL)를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이고, hH가 제1높이를 나타내고, hL이 제2높이를 나타내는 다음 식: (DOF(fH)/2≥｜hH-hA｜ DOF(fL)/2≥｜hA-hL｜을 만족하는 반도체 장치 제조 방법.
- 제4항에 있어서, 상기 높이(hA)는 대략, ｜h1-h2｜x DOF(fS)/(DOF(fH)+DOF(fL)인데, 여기서 hHhL인 경우에는 fS=fL이고 , hHhL인 경우에는 fS=fH가 되는 반도체 장치 제조 방법.
- 반도체 장치를 제조하기 위한 방법에 있어서, 제1높이(hH)를 갖는 제1부분(A1)과 제1높이보다 낮은 제2높이(hM)를 갖는 제2부분(A2)과 제2높이보다 낮은 제3높이(hL)를 갖는 제3부분(A3)을 적어도 포함하는 층(404)를 형성하는 단계와; 상기 제1부분, 제2부분 및 제3부분 상에 각각 제1패턴, 제2패턴, 및 제3패턴을 형성하기 위하여, 상기 층 상에 이미지 형성 비임을 조사하는 단계를 포함하고, 상기 제1패턴의 최소 피쳐 크기(fH), 상기 제2패턴의 최소 피쳐 크기(fM)와, 상기 제3패턴의 최소 피쳐 크기(fL)는 서로 다른 크기로 되어 있는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 제2패턴의 최소 피쳐 크기는 제2높이가 제3높이보다 제1높이에 더 가까운 경우에 상기 제1패턴의 최소 피쳐 크기와 동일하고, 제2높이가 제1높이보다 제3높이에 더 가까운 경우에는 상기 제3패턴의 최소 피쳐 크기와 동일하게 되어 있는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 제1패턴의 최소 피쳐 크기와 상기 제3패턴의 최소 피쳐 크기는, DOF(fH)가 상기 제1패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이고, DOF(fL)가 상기 제3패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이며, hH가 제1높이를 나타내고, hL이 제3높이를 나타내는 다음 식: DOF(fH)/2+DOF(fL)/2≥hH-hL를 만족하는 반도체 장치 제조 방법.
- 제6항에 있어서, 상기 이미지 형성 비임에 의해 형성된 이미지 초점은 제1높이와 제3높이사이에 배치되는 반도체 제조 방법.
- 제9항에 있어서, 상기 이미지 형성 비임에 의해 형성된 이미지 중심의 높이(hA)는 fH가 상기 제1패턴의 최소 피쳐 크기이고, fL은 상기 제3패턴의 최소 피쳐 크기이며, DOF(fH)는 최소 피쳐 크기(fH)를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이고, DOF(fL)은 최소 피쳐 크기(fL)를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이며, hH는 제1높이를 나타내고, hL이 제3높이를 나타내는 다음 식: (DOF(fH)/2≥hH-hA(DOF(fL)/2≥hA-hL을 만족하는 반도체 장치 제조 방법.
- 제10항에 있어서, 상기 높이(hA)는 대략, (hH-hL)xDOF(fL)/(DOF(fH)+DOF(fL)가 되는 반도체 장치 제조 방법.
- 반도체 장치에 있어서, 반도체 기판(401); 상기 반도체 기판 상에 형성되고, 제1높이(hH)를 갖는 제1부분(A1)과 제1높이보다 낮은 제2높이(hL)을 갖는 제2부분(A2)을 포함하는 절연층(403)과; 상기 절연층 상에 형성된 금속 패턴층(404)를 포함하고, 상기 제1부분 상의 금속 패턴중의 최소 피쳐 크기(fH)는 상기 제2부분상의 금속 패턴층의 최소 피쳐 크기(fL)와 다른 크기로 되어 있는 반도체 장치.
- 제12항에 있어서, 상기 제1패턴의 최소 피쳐 크기와 상기 제2패턴의 최소 피쳐 크기는, DOF(fH)가 상기 제1패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이고, DOF(fL)는 상기 제2패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이며, hH가 제1높이를 나타내고, hL이 제2높이를 나타내는 다음 식: DOF(fH)/2+DOF(fL)/2≥hH-hL를 만족하는 반도체 장치.
- 반도체 장치에 있어서, 메모리 셀부와 주변부를 포함하는 반도체 기판(1); 상기 반도체 기판 상에 형성되고, 상기 메모리 셀부 상에 형성되어, 제1높이(hH)를 갖는 제1부분과 상기 주변부 상에 형성되어 제1높이보다 작은 제2높이(hL)을 갖는 제2부분을 포함하는 절연층(26)과; 상기 절연층 상에 형성된 금속 접촉층(29,30)을 포함하고, 상기 메모리 셀부 상의 금속 접촉층의 최소 피쳐 크기(fH)는 상기 주변부 상의 금속 접속층의 최소 피쳐 크기(fL)와 다른 크기로 되어 있는 반도체 장치.
- 제14항에 있어서, 상기 제1패턴의 최소 피쳐 크기와 상기 제2패턴의 최소 피쳐 크기는, DOF(fH)가 상기 제1패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이고, DOF(fL)는 상기 제2패턴의 최소 피쳐 크기를 갖는 이미지를 형성하기 위한 이미지 형성 비임의 초점 심도이며, hH는 제1높이를 나타내고, hL은 제2높이를 나타내는 다음 식: DOF(fH)/2+DOF(fL)/2≥hH-hL를 만족하는 반도체 장치.
- 제14항에 있어서, 상기 메모리 셀부는 상기 절연층 아래에 적층형 캐패시터를 포함하는 반도체 장치.
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