KR950009895B1 - 메모리 셀의 증가된 정전용량을 갖는 반도체 메모리장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 반도체 메모리 장치의 개략도.
제2도는 제1도의 메모리 장치의 단면도.
제3a도 및 제3b도는 제1도의 반도체 메모리 장치에 사용된 메모리 셀 캐패시터를 보인 도.
제4 내지 6도는 이전에 제안된 메모리 셀 캐패시터의 구성을 보인 도.
제7도는 본 발명의 반도체 메모리 장치의 제1실시예를 보인 평면도.
제8도는 제7도의 반도체 메모리 장치를 보인 단면도.
제9a도 내지 제9e도는 제7도의 반도체 메모리 장치의 제조 과정을 보인 도.
제10a도 및 제10b도는 제7도의 장치를 패턴화하기 위해 사용된 마스크 및 제10a도의 마스크를 사용하여 얻은 포토레지스트의 패턴을 각각 보인도.
제11a도 및 제11b도는 마스크 및 패턴화된 포토레지스트를 확대하여 보인도.
제12a도 및 제12b도는 마스크의 다른 예를 보인도.
본 발명은 일반적으로 반도체 장치에 관한 것으로 특히, 정보저장용 메모리 셀 캐패시터를 갖는 반도체 메모리 장치 및 그의 제조과정에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)는 전하의 형태로 2진 정보를 저장하기 위한 메모리셀 캐패시터를 사용한다. 메모리 장치는 다수의 메모리 셀들을 포함하며, 각 메모리 셀들은 워어드 라인에 연결된 게이트, 비트라인에 연결된 소오스 및 메모리 셀 캐패시터에 연결된 드레인을 갖는 MOS 트랜지스터를 그안에 포함한다. 워어드 라인 및 비트라인을 에너지화 하자마자, 데이타 독출시 전하가 비트라인으로부터 메모리 셀 캐패시터로 전송된다. 데이타 기록시, 워어드 라인은 에너지화 되고 전하는 비트라인으로 부터 메모리 셀 캐패시터로 전송된다. 독출시간에서의 전하 전송에 응답하여 비트라인상에 나타나는 미소한 전압 변화가 감지 증폭기에 의해 검출된다.
메모리 셀 캐패시터는 일반적으로 얇은 절연막이 침전되는 폴리실리콘 전극체로 이루어져 있고, 대응하는 전극이 절연막 상에 더욱 침전되어서 절연막이 폴리실리콘 전극체와 대응하는 전극 사이에 삽입된다. 폴리실리콘 전극체가 메모리 셀의 MOS 트랜지스터의 드레인에 연결되는 반면에 대응하는 전극은 접지에 연결된다.
반도체 메모리의 증가된 메모리 용량의 요구로 반도체 메모리의 집적도가 점점 더 증가되고 있다. 집적도에서 그러한 증가는 필연적으로 메모리 셀 캐패시터용으로 사용된 폴리실리콘 본체의 크기가 감소되어서 메모리 셀 캐패시터의 정전용량이 저장할 데이타에 대해 충분하지 못하다는 문제가 발생된다.
제1도는 종래의 반도체 메모리 장치의 평면도를 나타내었고 반면에 제2도는 라인 2-2'를 따라 제1도의 장치의 단면을 보인도이다.
제1도 및 제2도를 참조하면, 메모리 셀 트랜지스터 16이 형성되는 소자영역 14를 제외하고 필드 산화영역 12에 덮혀지는 기판 11이 제공된다. 제1도의 평면도에서 소자영역 14는 14a에 의해 한정된다.
나타낸 실시예에서, 기판 11을 P형 확산영역 18 및 20으로 도핑하고, 양 n형은 메모리 셀 트랜지스터 16의 소오스 및 드레인과 같이 소자영역 14에 따라 11내에 형성된다. 그것에 의해 P형 채널영역 19를 확산영역 18과 20사이의 기판내에 형성한다.
채널영역 19에 따라 게이트 절연막 22를 제공하며 마찬가지로 게이트 절연막 22상에 폴리실리콘 게이트 전극 24를 제공한다. 게이트 전극 24를 절연층 26에 끼워놓고, 워어드 라인 WL과 같이 제1도에서 보통 세로방향으로 확장한다. 워어드 라인 WL이 소자영역 14를 통과하는 곳에 따라, 워어드 라인 WL이 전술한 바와같이 게이트 전극 24와 같이 기판11의 부근에 까지 미치는 반면 워어드 라인 WL이 장치의 나머지 부근에서 필드 산화영역 12상에 위치된다.
메모리 셀 트랜지스터에서와 같이, 게이트 절연막 22를 통해 침투되는 게이트 절연층 26에 형성된 콘택트 호올 28을 경유하여 기판 11의 표면에 확산영역 18을 노광하고, 제1도의 평면도에서 가로방향으로 확장하는 비트라인 BL이 콘택트 호올 28을 경유하여 노광된 확산영역 18에 접촉된다.
비트라인 BL이 절연층 30 아래에 덮혀지고, 절연층 30뿐만 아니라 아래에 놓인 절연층 26 및 게이트 절연막 22를 통해 콘택트 호올이 제공되서 메모리 셀 트랜지스터 16의 드레인을 형성하는 확산 영역 12를 노광한다. 노광된 확산 영역 20과 접촉해서 메모리 셀 캐패시터 36의 축전 전극과 같이 절연층 30상에 폴리실리콘 본체 34를 제공한다.
제1도의 평면도에 나타낸 바와같이, 메모리 셀 캐패시터 36은 일반적인 사각형이다. 그것과 연관하면, 폴리실리콘 본체 34가 사각형이 된다. 폴리실리콘 본체 34가 콘택트 호올 32에 따라서 일반적으로 기복이 있는 윗면을 가지는 반면 본체 34의 측면 수평방향 뿐만 아니라 수직방향으로 일직선으로 확장한다. 폴리실리콘 본체 34의 윗면 및 측면은 전형적으로 60Å의 두께를 갖는 얇은 유전체 막 38에 의해 덮혀지며, 메모리 셀 캐패시터의 축전 전극에 대한 전극으로서의 기능을 하는 폴리실리콘 40은 유전체막 38상에 제공된다.
게다가, 평면화된 윗면을 갖는 절연층 42는 폴리실리콘 40상에 제공되고, 알루미늄층 44는 장치내의 상호 연결을 위해 절연층 42상에 제공된다. 제2도의 단면도 알루미늄층 44가 배선 패턴을 형성하기 위해 패턴화되기 전의 상태를 보여준다. 따라서 알루미늄층 44상에 제공된 포토레지스트층 46을 볼 수 있다. 절연층 42를 PSG로부터 형성할 수도 있다.
그러한 메모리 셀 소자에서, 평면도의 메모리 셀 캐패시터 36에 의해 차지된 된면적이 집적도의 증가에 의해 감소한다. 그것과 관련해서, 폴리실리콘 본체 34의 높이와 메모리 셀 캐패시터 36의 높이가 캐패시터 36의 충분한 정전용량을 얻기 위해 증가되는 경향이 있다.
그러나, 그러한 메모리 셀 캐패시터의 높이의 증가는 절연층 42의 평면화된 윗면의 레벨과 알루미늄층 44의 레벨의 증가를 초래하게 되서 마스크와 같은 포토레지스트층 46을 이용하여 패턴화되어야만 한다.
일반적으로 반도체 메모리 장치는 장치의 주변부에 어드레스 버퍼, 로우 및 컬럼 디코우더, 감지증폭기, 입/출력 버퍼 등과 같은 주변 장치 40을 갖고 이들 주변 장치에 대한 상호연결이 알루미늄층 44를 또한 패턴화하여 형성된다. 알루미늄층 44를 패턴화하는데 있어서, 적당히 패턴화된 마스크를 통과하는 자외선 방사로 포토레지스트층 46을 노광하는 노광처리를 행하는 것이 필요하다.
메모리 셀 캐패시터 36이 툭 튀어나온 것처럼, 포토레지스트층 46의 레벨이 상기 메모리 셀 트랜지스터 16이나 캐패시터 36에 위치된 메모리 셀 영역에서 그리고 상기 주변 장치 48에 위치된 주변 영역에서 다르다. 그로인해 표시한 바와같이 레벨차 d가 나타난다. 집적도의 증가로 메모리 셀 캐패시터 36의 위로 튀어 나온 부분이 이미 서술한 바와같이 증가되고, 레벨차 d가 따라서 증가한다.
차이 d가 그것만으로 증가될때, 포토레지스트층 46의 노광시에 자외선 빔을 적당히 집속하는데 어려움이 생긴다. 특히 자외선 빔이 메모리 셀 영역의 포토레지스트층 46상에 집속될때, 포토레지스트층 46의 방사가 주변영역에서 불충분하게 된다는 문제가 발생한다. 주변영역에 자외선 빔이 집속될때는 이와는 반대로 메모리 셀 영역상에 방사가 불충분하게 된다. 메모리 셀 영역 및 주변 영역 모두에 대해 자외선 방사 빔이 만족할 만한 집속을 수행하기 위해 빔을 집속하기 위해 사용된 광학 시스템의 촛점심도를 증가하는 것이 필요하다.
그러나 그러한 촛점심도의 증가는 이후에 검토할 바와같이 해상도의 열화를 필연적으로 초래하게 된다.
일반적으로, 광학 시스템의 촛점심도가 식에 의해 주어진다.
촛점심도 ∞λ/NA 2
여기서 λ는 광학 시스템에 의해 집속되는 광학빔의 파장을 나타내고, NA는 집속에 사용된 광학 시스템의 숫자상의 렌즈의 구경을 나타낸다.
반면에, 그러한 광학 시스템에 의해 얻어진 해상도의 한계를 다음과 같이 주어진다.
해상도의 한계 ∞λ/NA
후자의 식으로부터 알수 있는 바와같이, 해상도의 한계는 파장의 감소와 숫자상의 렌즈의 구경의 증가에 따라 감소한다. 다시 말해서, 단파방사의 사용과 큰 렌즈의 구경 NA를 갖는 광학 시스템에 의해, 패턴화하는 해상도의 정도를 증가시킬 수 있다. 그러나, 그러한 선택은 전자의 공식에서 알수 있는 바와같이 촛점심도의 감소와, 메모리 셀 영역을 덮는 포토레지스트 46 및 주변영역을 덮는 포토레지스트층 46상에 동시에 광학 빔을 집속하는데 어려움을 필연적으로 초래한다.
제3a도는 폴리실리콘 본체 34를 나타내고 제3b도는 가로 a 및 세로 b 또한 높이 d인 직육면체로 폴리실리콘 본체 34의 개략도를 나타낸다.
그러한 폴리실리콘 본체 34상에 형성된 메모리 셀 캐패시터 36에서 정전용량 C는 다음과 같이 주어진다.
C=Sㆍε/t
여기서 ε는 유전체 막 38의 유전율을 나타내고, S는 유전체 막 38에 의해 덮혀진 폴리실리콘 본체 34의 표면적을 그리고 t는 유전체막 38의 두께를 나타낸다.
64M bit 메모리 용량(64M DRAM)을 갖는 반도체 메모리 장치에서, 약 30fF의 정전용량이 정보의 저장을 위한 C의 값으로 필요한 반면, 매개변수 ε/t가 약 7fF/μ2으로 설정된다. 매개변수 ε는 유전체막의 재료에 의해 결정되며 요구하는대로 증가될 수는 없다는 것을 알아두자. 두께 t또한 폴리실리콘 본체 34의 윗면 뿐만아니라 측면을 일정하고 잇달아 덮어야만 하는 것처럼 지나치게 감소될 수 없다.
그 상황하에, S의 값에 대해 약 4㎛2의 표면적을 얻는 것이 필요하다. 제3b도의 깊이 a 및 b가 보통 1.4㎛와 0.6㎛로 설정되는 64M DRAM 장치에서, 이것은 약 0.8㎛의 크기가 높이 d의 값에 대해 필요하다는 것을 의미한다. 사각 메모리 셀 캐패시터를 가정하면 표면적 S는 S=a×b+2(a+b)×d로서 주어진다. 반면에, 약 0.3㎛보다 작거나 같은 해상도의 한계가 그러한 메모리 장치를 패턴화하는데 필요하다. 그로인해, 촛점심도가 1㎛보다 크게 될 수 없다.
상기 경우에 촛점심도 및 높이 d 사이의 차는 오직 0.2㎛이다. 이것은 전술한 순서에 따라 64M DRAM의 제조가 매우 어렵다는 것을 의미한다. 반면에, 전술한 자외선 노광처리의 사용이 높은 시스템 효율에 적합하고 특히 저가의 반도체 메모리 대량생산에 적합하다.
이 문제를 제거하기 위해서, 높이 d를 증가시키지 않고 메모리 셀 캐패시터의 표면적 S를 증가시키기 위한 다양한 노력이 요구된다.
제4도는 메모리 셀 캐패시터의 표면적 S를 증가하기 위한 미국 특허 4,910,566에 이전에 제안된 구조를 나타내었다. 이 구조에서, 일반적으로 사각 구렁 341이 사각 폴리실리콘 본체 34에 형성된다. 예를들어, 구렁 341의 모서리 a'및 b'의 크기를 1.2㎛ 및 0.4㎛로 설정하고 모서리 d'의 크기를 0.1㎛인 높이 d보다 작게 되도록 설정하여 높이 d를 약 0.5㎛로 유지하는 동안 앞서 말한 4μ2의 표면적 S를 얻을 수 있다. 이 경우에 메모리 셀 영역 및 주변영역에서 포토레지스트층 46의 동시 노광이 허용된다. 그러나, 그러한 처리가 몹시 복잡해서 메모리 셀 소자의 대량 생산에는 부적합하다.
제5도는 미국 특허 4,742,018에 나타낸 메모리 셀 캐패시터의 표면적 S를 증가하기 위한 종래의 다른 제안을 나타낸다. 이 제안에서 돌출부 및 구렁이 표면적 S를 증가하기 위해 폴리실리콘 본체 34의 상부 표면상에 형성된다. 이 구조 또한 복잡하고 반도체 메모리 셀 장치를 대량으로 생산하는데 문제가 있다.
제6도는 또한 메모리 셀 캐패시터(예를들어, Yoshimura et al., IEDM Tech. Dig. P. 596, 1988 참조)의 표면적 S를 증가하기 위한 또다른 종래의 제안을 나타낸다. 이 종래의 기술에서 평면 구면형 입자 실리콘(HSG-Si)층이 전극을 형성하는 폴리실리콘 본체 34에 형성된다. HSG-Si층이 고르지 않은 표면 형태를 갖기 때문에, 전극의 표면적이 대단히 증가된다. 그러나 이것은 전극의 표면상에 형성된 많은수의 뾰족한 돌출부가 있기 때문에 캐패시터의 확실성에 문제가 있다. 유전체 막이 그러한 고르지 않는 표면상에 침전될때 그러한 뾰족한 돌출부는 얇은 유전체막 38에 자계의 집중을 초래하게 되는 경향이 있다. 게다가 그러한 구조의 제조과정 특히, 폴리실리콘 본체 34의 표면을 제외한 소자 표면으로부터 침전된 HSG-Si층을 선택적으로 제거하는 에칭 처리의 제어가 어렵다.
따라서, 메모리 셀 캐패시터의 높이를 작게 유지하면서 메모리 셀 캐패시터의 정전용량을 충분하게 하여 자외선 노광처리에 의해 제조될 수 있는 고밀도 반도체 메모리 장치의 설계가 요구된다.
따라서, 앞서 말한 문제점들이 제거된 새롭고 유용한 반도체 메모리 장치를 제공하는 것이 본 발명의 일반적인 목적이다.
본 발명의 또다른 특수한 목적은 전하의 형태로 정보를 저장하는 메모리 셀 캐패시터를 갖는 반도체 메모리 장치를 제공하는 것으로, 메모리 셀 캐패시터용으로 충분한 정전용량을 유지하면서 메모리 셀 캐패시터의 높이가 감소되는 메모리 장치에 관한 것이다.
본 발명의 또다른 목적은 메모리 셀 캐패시터를 갖는 반도체 메모리 장치를 제공하는 것이며, 상기 메모리 셀 캐패시터는 보통 그 자신을 둘러싸는 윗면과 측벽에 의해 한정되는 사각형이고 메모리 셀 캐패시터의 측변은 고르지 않다. 본 발명에 따라, 메모리 셀 캐패시터의 표면적과 정전용량을 메모리 셀 캐패시터의 높이를 증가시키지 않고서도 증가시킬 수 있다. 그로인해, 메모리 셀 영역과 주변영역사이의 메모리 셀 장치의 레벨에서의 차가 감소되서, 메모리 셀 영역과 주변영역 모두를 위한 단일 단계로 광학 방사를 사용하여 반도체 메모리 장치를 패턴화 하는 노광처리를 행한다.
본 발명의 다른 목적 및 양상이 첨부한 도면과 참조하여 읽을때 다음의 상세한 설명으로 부터 명백해진다.
제7도 및 8도는 본 발명의 제1실시예에 따른 다이나믹 랜덤 액세스 메모리 장치 100을 나타낸다. 도면에서, 이전에 제1도 및 2도와 참조하여 서술한 부분에 대해서는 같은 참조번호를 붙였으며 이에 대한 설명은 생략한다.
제7도 및 8도를 참조하면, 제7도의 반도체 메모리 장치 100은 메모리 셀 트랜지스터 16 및 보통 사각 메모리 셀 캐패시터 102를 각각 포함하는 다수의 셀 101을 포함하며, 메모리 셀 캐패시터 102는 기복이 있는 측벽 102a를 가지도록 형성된다.
전술한 바와같이 메모리 셀 캐패시터의 구조를 연관해 보면, 참조번호 134로 표시되고 메모리 셀 트랜지스터 16의 드레인 영역 20과 접촉해 있는 폴리실리콘 전극체는 기복이 있는 측벽 134a를 특징으로 하는 사각형이다. 코오스의 실리콘 본체 134는 제2도의 폴리실리콘 본체 34에 해당하며 유전체 막 38에 해당하는 유전체 막 138에 의해 덮혀진다. 제8도의 단면을 참조하라. 유전체 막 138은 실리콘 산화물로 만들어질 수도 있고 전형적으로 60Å의 두께를 갖는다. 게다가, 유전체 막 138은 폴리실리콘층 40에 해당하는 폴리실리콘층 140에 의해 덮혀지고 폴리실리콘 본체 135와 폴리실리콘층 140사이에 유전체막 138이 삽입되는 캐패시터 구조를 형성한다.
따라서 형성된 메모리 셀 캐패시터 102가 그후 PSG 층 42아래에 매설되어서 PSG 층 42상에 알루미늄층을 제8도의 단면도에 나타낸 바와같이 상호 연결패턴 44A, 44B, 44C를 형성하기 위해 패턴화한다. 상호 연결패턴 44A-44C를 패턴화하는 동시에, 상호 연결전극 44D를 주변장치 48에 따라 형성한다. 제8도에 나타낸 것처럼, 주변장치 48은 기판 11에 소오스 및 드레인으로서 형성된 n형 확산영역 48A 및 48B를 갖는 MOS 트랜지스터를 포함한다. 게다가, 게이트 전극 48C를 보통 MOS 트랜지스터에 형성한다.
본 실시예에서, 폴리실리콘 본체 134의 측벽 134a의 기복이 있는 구조로 인해 메모리 셀 캐패시터 102의 표면적 S가 증가된다. 전형적으로, 제7도에서 δ로 표시된 기복의 진폭이 약 0.15㎛로 설정된다. 포토리소그래피 패턴방법으로 그러한 기복이 있는 측벽이 형성을 후에 서술한다.
다시 3b도를 참조하면, 폴리실리콘 본체 34의 표면의 표면적 S를 다음과 같이 주어진다.
S=a×b+”(a+b)×d
폴리실리콘 본체 134의 둘레 a+b가 측면 134a의 기복이 있는 구조와 관련된 폴리실리콘 본체 34의 둘레보다 1.5배 증가될때, 간단한 계산에 의해 4㎛2의 표면적 S를 유지하는 동안 높이 d가 약 0.5㎛ 감소될 수 있다는 것을 알 수 있게 된다. 약 4㎛2의 표면적은 64M DRAM 소자에 대해 메모리 셀 캐패시터의 충분한 정전용량을 얻는 것이 필요하다.
전과 같이 상호연결 44A-44D를 패턴화하는 자외선 노광 처리에서 0.3㎛의 해상도의 한계와 1㎛의 촛점심도를 가정하면, 거리 d의 감소는 메모리 셀 캐패시터 102에 대해 30fF의 요구된 정전용량을 여전히 유지하면서 자외선 빔의 촛점심도에 대해서 0.5㎛정도의 허용범위를 제공한다. 다시 말해 충분한 정전용량을 유지하는 반면 메모리 셀 캐패시터 102의 높이가 0.8㎛에서 0.5㎛로 감소되어서, 메모리 셀 영역과 주변영역 모두에 대한 상호 연결배선 44A-44D의 고해상도 패턴화가 포토리소그래피 처리에 의해 가능해진다. 그로 인해, 64M DRAM과 같은 대용량의 반도체 메모리 장치의 효율적인 생산이 포토리소그래피 패턴화 처리를 사용하는 동안 안전하게 수행된다.
다음은, 제8도의 반도체 메모리 장치의 과정을 제9a-제9f도와 참조하여 설명한다.
우선 제9a도를 참조하면, 기판 11이 필드 산화물영역 12로 형성되고 게이트 산화물 막 22가 소자영역 14의 노광된 표면상에 형성된다, 폴리실리콘 게이트 전극 24를 제공한 후에, 확산영역 18 및 20을 이온주입으로 게이트 전극 24의 양측에 형성한다. 그로인해, 메모리 셀 트랜지스터 16을 형성한다. 메모리 셀 트랜지스터 16의 형성과 동시에 주변장치 48을 주변영역에 마찬가지로 형성한다.
메모리 셀 트랜지스터 16과 주변영역 48의 형성후에, 트랜지스터 16 및 48이 절연층 26에 의해 덮혀져서 콘택트 호올 28이 절연층 26 및 게이트 절연막 22를 통해 형성된다. 게다가 폴리실리콘층이 콘택트 호올 28을 경유해서 노광된 확산영역 18과 접촉하여 얻어진 구조상에 침전되서, 비트라인 BL을 순차적으로 형성하도록 패턴화된다. 다음은, 형성된 구조상에 절연층 30을 침전하고, 콘택트 호올 32가 확산영역 20을 노광하기 위해 층 22, 26 및 30을 통해 형성된다. 그로인해, 제9a도의 구조가 얻어진다.
다음은, 폴리실리콘층 150이 제9a도의 구조의 전표면상에 침전되서 포토레지스트층 160이 폴리실리콘층 150상에 침전된다. 더우기 후에 상세히 설명될 마스크 200을 사용하여 포토레지스트층 160이 제9b도에 나타낸 바와같이 자외선 방사 UV로 마스크 200은 포토레지스트 160상에 요구된 패턴을 쓰기위해 크롬등과 같은 불투명한 패턴 201을 그위에 운반한다.
제9b도의 노광후에, 패턴화된 포토레지스트 160A를 형성하는 제9c도에 보인 바와같이 포토레지스트 160이 드러나게 된다. 게다가 마스크와 같은 패턴화된 포토레지스트 160A를 사용하여, 폴리실리콘층 150을 RIE 공정으로 패턴화하여 제9d도에 보인 구조가 얻어진다.
다음은 포토레지스트 160A를 제거하기 위하여 유전체 막 138과 폴리실리콘층 140이 순차적으로 침전된다. 게다가, 유전체 막 138과 폴리실리콘층 140을 주변영역으로부터 제거한다. 그로인해, 제9e도에 보인 구조가 얻어진다. 제9e도의 구조가 그리고나서 PSG층 42에 의해 덮혀져서 알루미늄층이 PSG층 42상에 침전된다. RIE공정에 의해 알루미늄층을 패턴화하여 제8도의 장치가 얻어진다.
제10a도는 제9b도의 단계에서 사용된 마스크 200을 나타내고, 제10b도는 마스크 200을 통해서 노광에 의해 형성된 포토레지스트 패턴 160A를 나타낸다.
제10a도를 참조하면, 마스크 200은 윈도우 202가 일반적으로 일정한 간격으로 사각영역 B를 둘러싸도록 다수의 윈도우 202로 형성된 불투명한 클롬 패턴 201을 그위에 운반한다. 이로인해, 영역 B로 부터 인접영역 B까지 바깥으로 튀어나온 불투명한 부분 203에 의해서 사각영역 B가 인접한 사각영역 B에 잡속된다. 따라서, 돌출부 203이 윈도우 202에 의해 서로 분리되는 반면에 윈도우 202가 돌출부 203에 의해 서로 분리된다.
사각영역 B가 일반적으로 메모리셀 캐패시터 102에 해당하며 0.9㎛×1.6㎛의 크기를 갖을 수도 있다. 윈도우 202는 0.6㎛×0.6㎛의 크기를 갖으며 돌출부 203의 폭 1은 자외선 노광시스템의 해상도의 한계 이하가 되게 약 0.15㎛로 설정한다. 예를들어, 자외선 노광 시스템은 약 0.5㎛의 해상도 한계를 갖는다.
자외선 노광시에 지속시간은 보통보다 크게 설정된다. 예를들어, 보통 공정에 2배인 수 10-2S로 지속기간이 설정된다. 그로인해, 윈도우 202를 통해 통과되는 자외선 빔이 회절을 일으켜서 정상적으로 노광되는 부분을 지나는 영역에서 포토레지스트 160에 까지 미친다. 영역 B를 둘러싸는 윈도우 202를 배열해서 기복이 있는 수평표면에 의해 둘러싸여지는 포토레지스트 패턴 160A를 얻는다.
마스크와 같은 포토레지스트 패턴 160A를 사용하여 제9d도의 처리로 패턴을 한 결과, 기복이 있는 측벽을 갖는 폴리실리콘 본체 134를 얻는다. 광학 빔이 회절의 결과로 패턴이 형성되기 때문에, 폴리실리콘 본체 134의 측벽은 전계의 국부적인 집중을 제거하는데 이로운 스무스한 커브로 한정된다. 이에 대해, 본 발명은 반도체 메모리 장치가 제6도의 종래 기술에 비해 명백히 이롭다.
제11a도는 제10a도는 마스크를 200을 일부 확대한 도이고, 제11b도는 제10a도의 마스크를 경유해서 노광되는 패턴화된 포토레지스트 160A를 나타낸다. 이전에 설명한 바와같이 부분 203의 폭 1은 노광 시스템의 해상도의 한계보다 작게 설명된다. 그로인해 윈도우 202를 통과하는 자외선 빔은 회절을 일으켜서 윈도우 202의 외부로 확산한다. 따라서 포토레지스트층상에 쓰여진 광학 패턴이 유연하고 기복있는 측벽이 특징인 제11b도의 형을 취한다.
메모리 셀 캐패시터 102의 기복이 있는 측벽을 형성하는 마스크 패턴을 제10a도 및 제11a도에 나타낸 것으로 제한하지는 않는다. 제12a도 및 제12b도는 같은 목적으로 사용된 마스크의 패턴의 다른예를 보인다. 제12a도의 마스크 201에서, 보통 사각형인 다수의 불투명한 크롭 패턴 B1이 해상도의 한계보다 충분히 크게 분리되어서 형성되며, 각 패턴 B1을 형성하여야 하는 메모리 셀 캐패시터의 기복이 있는 측벽에 일반적으로 해당하는 사각 돌출부로 형성한다. 이들 돌출부는 제10a도의 돌출부 203에 해당하는 것을 알 수 있다.
그러나, 제12a도의 예에서는 돌출부가 인접 패턴 B1과 연결되지 않는다. 비슷한 돌출부가 불투명한 패턴 B2를 포함하는 제12b도의 마스크 220에 형성된다. 돌출부는 제12a도의 예와 일반적으로 대칭으로 형성되고 각 사각돌출부는 해상도의 한계보다 작은 모서리를 갖는다. 제12b도의 마스크 220에서, 불투명한 패턴 B2는 비대칭 형성된다.
이들 마스크 210 및 220중 어떤 하나가 메모리 셀 캐패시터의 기복있는 측벽을 형성하기 위한 노광처리를 위해 사용될 수 있다. 제12a도의 패턴 210의 크기 1'가 패턴화된 메모리 셀 캐패시터의 접촉을 일으키지 않는 한 광학 노광의 해상도의 한계보다 크게 설정된다.
그러나, 메모리 셀 캐패시터용으로 유연한 기복이 있는 측벽을 얻기위한 해상도의 한계보다 작게 크기 1'를 설정하는 것이 바람직하다.
명백하게 그러한 유연한 측벽은 전계의 집중을 감소하며 메모리 장치의 신뢰도를 개선한다.
물론, 기복이 있는 측벽을 갖는 메모리 셀 캐패시터를 형성하기 위한 처리가 앞서 말한 포토리소그래피 패턴으로 제한되지는 않는다. 예를들어 전자 빔 노광처리도 또한 사용될 수 있다. 게다가, 마스크 그 자체는 전자 빔 리소그래피에 의해 쉽게 형성할 수 있다.
전술한 바와같이, 본 발명은 증가된 메모리 용량의 반도체 메모리 장치를 제조 가능하게 한다. 예를들어, 64M DRAM 장치는 제조의 증가된 시스템 효율로 생산하는 것이 가능해졌다. 더우기, 제4도 또는 제5도의 구조를 결합해서 메모리 셀 용으로 충분한 용량을 유지하면서 반도체 메모리 장치나 256M bit 용량을 생산할 수 있다.
또한 본 발명을 이전에 서술한 실시예로만 제한하지 않으며 다양한 변화와 수정을 본 발명의 범위에 벗어나지 않는한 가할 수 있다.
Claims (10)
- 상부 주요 표면을 가지며, 주영역(메모리 셀 영역)으로 한정되어지는 반도체 기판(11) ; 기판의 상부 주요표면을 따라 제1방향으로 서로 병렬이 되게 뻗쳐있는 다수의 워어드라인(WL) ; 기판의 상부 주요표면을 따라 다른 방향인 제2방향으로 서로 병렬이 되게 뻗쳐있는 다수의 비트 라인(BL) ; 워어드 라인중의 하나와 비트 라인중의 하나에 대응하는 기판의 주영역상에 각각 제공되며, 기판에 형성되고 기판의 상부 주요표면과 실제로 일치하는 상부 주요표면이 있는 제1확산영역(20)을 갖는 다수의 메모리 셀 트랜지스터(16) ; 및 제1확산영역에 전기적 접속으로 메모리 셀 트랜지스터의 각각에 제공되며, 상부 주요표면에 의해 한정되는 제1전극(134) 및 기판의 상부 주요표면과 직각인 빙향에서 보여지는 제1전극을 둘러싸는 측면(134), 상부 주요표면과 제1전극의 기복이 있는 측면을 덮는 유전체 막(138)과, 상부 주요표면 및 제1전극의 측면에 대응하는 유전체 막을 덮는 제2전극(140)을 포함하는 메모리 셀 캐패시터(102)로 이루어진 반도체 메모리 장치에 있어서, 기판의 상부 주요표면과 직각인 방향에서 보여질때 상기 측면(134a)이 유연한 곡선에 의한 기복이 있는 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 메모리 셀 트랜지스터(16)가 상기 제1확산영역(20)에 인접한 기판(11)의 상부 주요표면상에 제공된 게이트 구조(22-26)를 더 포함하는 것을 특징으로 하는데, 상기 게이트 구조는 메모리 셀 트랜지스터와 대응하는 워어드라인(WL)에 연결된 게이트 전극(24) 및 상기 제1확산영역과 마주보는 게이트 구조의 측에서 기판에 형성되고, 기판의 상부 주요표면과 실제로 일치하는 상부 주요표면을 갖고 메모리 셀 트랜지스터에 대응하는 비트라인(BL)에 접속되는 제2확산영역을 포함하는 반도체 메모리 장치.
- 제1항에 있어서, 제1전극(134)의 상기 상부 주요표면이 사각에 가까울때 약 0.6㎛에서 1.4㎛까지의 크기를 갖으며, 상기 메모리 셀 캐패시터(102)는 약 30fF의 정전용량을 갖고, 상기 제1전극은 약 0.5㎛의 높이를 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 반도체 기판(11)이 부영역(주변영역)으로 형성되고, 상기 반도체 메모리 장치가 상기 부영역상에 형성된 트랜지스터(48)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 반도체 메모리 장치가 메모리 셀 트랜지스터 및 부영역상에 있는 트랜지스터를 덮으며 상부 주요표면을 갖는 절연층(42)과, 절연층의상부 주요표면 상에 제공되는 상호 연결패턴(44A-44D)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 절연층(42)의 상기 상부 주요표면이 주영역을 덮는 부분에서 제1레벨과 부영역을 덮는 부분에서 제2레벨을 갖는 것을 특징으로 하며, 상기 제2레벨이 약 0.5㎛보다 작거나 같은 레벨차(d)에 의해 상기 제1레벨보다 낮은 반도체 메모리 장치
- 기판(11)상에 메모리 셀 트랜지스터를 형성하고 ; 절연층(30)에 의해 메모리 셀 트랜지스터를 덮고 ; 메모리 셀 트랜지스터의 일부를 노광하기 위해서 절연층을 통해 콘택트 호올(32)을 제공하고 ; 제1전도물층이 메모리 셀 트랜지스터의 노광된 부분에 접촉하도록 절연층상에 제1전도물층(15)을 침전시키고 ; 제1전도물 층상에 포토레지스트층(160)을 침전시키며 ; 형성되어야 하는 메모리 셀 캐패시터의 패턴과 각각 해당하는 다수의 주패턴(B)을 이끄는 마스크(200)를 경유하여 광학 빔을 포토레지스트층에 노광하며 ; 광학 빔에 의해 노광된 포토레지스트층을 패턴화하고 ; 메모리 셀 캐패시터의 제1전극(134)을 형성하도록 마스크로서 패턴화된 포토레지스트층을 사용하는 제1전도물 층을 패턴화하고 ; 제1전극의 측벽과 윗면을 덮도록 상기 제1전도물층 상에 유전체 막(138)을 침전시키며 ; 그리고 제1전극의 측벽과 윗면에 각각 해당하는 유전체 막의 측벽과 윗면을 덮도록 상기 유전체 막상에 제2전도물 층(140)을 침전하는 단계로 이루어진 메모리셀 트랜지스터(16) 및 메모리 셀 캐패시터(102)를 갖는 반도체 메모리 장치의 제조방법에 있어서, 상기 마스크가 각각의 주패턴(B)을 둘러싸도록 서로 분리된 다수의 돌출부(203)로 이루어지고 각각의 주패턴으로부터 밖으로 튀어나온 다수의 부패턴(202,203)을 더 포함하는 것을 특징으로 하는 제조방법.
- 제7항에 있어서, 부패턴의 각 돌출부(203)가 돌출부의 직각방향으로 측정되고 광학 빔 노광의 해상도의 한계보다 작은폭(1)을 갖는 것을 특징으로 하는 제조방법.
- 제8항에 있어서, 상기 광학 빔이 자외선 빔이고, 상기 폭(1)이 약 0.15㎛의 값을 갖는 것을 특징으로 하는 제조방법.
- 제7항에 있어서, 상기 주패턴(B)이 상기 다수의 돌출부(203)에 의해 서로 연결되고, 돌출부가 개구에 의해 서로 번갈아서 분리되도록 상기 부패턴이 돌출부에 의해 서로 분리되는 다수의 개구(203)를 포함하는 것을 특징으로 하는 제조방법.
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