KR100236067B1 - 반도체 메모리 소자 제조방법 - Google Patents

반도체 메모리 소자 제조방법 Download PDF

Info

Publication number
KR100236067B1
KR100236067B1 KR1019960037837A KR19960037837A KR100236067B1 KR 100236067 B1 KR100236067 B1 KR 100236067B1 KR 1019960037837 A KR1019960037837 A KR 1019960037837A KR 19960037837 A KR19960037837 A KR 19960037837A KR 100236067 B1 KR100236067 B1 KR 100236067B1
Authority
KR
South Korea
Prior art keywords
bit line
forming
region
photoresist
formation region
Prior art date
Application number
KR1019960037837A
Other languages
English (en)
Other versions
KR19980019636A (ko
Inventor
한오석
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019960037837A priority Critical patent/KR100236067B1/ko
Publication of KR19980019636A publication Critical patent/KR19980019636A/ko
Application granted granted Critical
Publication of KR100236067B1 publication Critical patent/KR100236067B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 소자에 관한 것으로 특히, 공정 단순화 및 신뢰도를 향상시키기에 적당한 반도체 메모리 소자의 제조방법에 관한 것이다.
이와 같은 본 발명의 반도체 메모리 소자의 제조방법은 반도체 기판을 준비하는 단계, 상기 반도체 기판을 격리영역 및 복수개의 I자형 활성영역으로 정의하는 단계, 상기 격리영역에 격리 산화막을 형성하는 단계, 상기 활성영역상에 활성영역과 교차하는 게이트 전극 라인을 형성하는 단계, 상기 게이트 전극 라인 양측면의 활성영역에 소오스 및 드레인 영역을 형성하는 단계, 상기 게이트 전극을 포함한 기판 전면에 제1절연층을 형성하는 단계, 상기 소오스 영역 상층의 제1절연층을 선택적으로 식각하여 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀을 포함한 제1절연층 전면에 제1도전층을 형성하는 단계, 상기 제1도전층을 제1비트라인 형성영역과 제 2 비트라인 형성영역으로 정의하는 단계, 상기 제1도전층상에 포토 레지스트를 증착하고 제1비트라인 형성영역 및 제2비트라인 형성영역에 차례로 노광하는 단계, 상기 포토레지스트를 현상하여 제1, 제2비트라인 형성영역의 포토 레지스트 패턴만 남기는 단계, 상기 포토레지스트 패턴을 마스크로 제1도전층을 선택적으로 제거하여 격리영역 사이로 지나가며 게이트 전극 라인과 교차하는 동시에 비트라인 콘택홀 쪽으로는 철(凸)부를 갖는 제1, 제2비트라인을 형성하는 단계, 상기 제1, 제2비트라인을 포함한 기판 전면에 제2절연층을 형성하는 단계, 그리고 통상의 공정으로 드레인 영역에 커패시터를 형성하는 단계를 포함한다.

Description

반도체 메모리 소자 제조방법
본 발명은 반도체 메모리 소자에 관한 것으로 특히, 한번의 포토레지스트 증착공정후, 두번의 노광공정을 하여 제조공정을 단순화시키고 비트라인의 신뢰도를 향상시킨 반도체 메모리 소자의 디램형성 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 높아지면서 고집적화에 유리한 많은 종류의 셀 어레이 및 그 구조가 제안되었다. 일반적으로 16M 디램(DRAM)급 까지는 CUB(Capacitor Under Bit Line) 구조가 적용되었지만 64M 디램급 이후부터는 COB(Capacitor Over Bit Line) 구조로 전환되고 있다. 또한 고집적화가 됨에 따라 비트라인과의 콘택방법에도 새로운 방법이 요구되고 있다.
이하 첨부도면을 참조하여 종래 디램셀의 어레이 평면도를 설명하면 다음과 같다.
도1은 종래 COB(Capacitor Over Bit Line) 구조를 가지며 I자형 활성영역을 갖는 반도체 메모리 소자의 셀 어레이(Cell Array) 평면도이다.
먼저 도1에 나타낸 바와 같이 종래 반도체 메모리 소자에 있어서는 반도체 기판(1)에 복수개의 I자 형상의 활성영역(Active Region)이 형성되어 있고 비트라인(9)이 상기 활성영역 사이에 형성되며 활성영역과 동일방향으로 형성된다.
이때, 게이트 전극 라인(3)은 비트라인(9) 및 활성영역과 교차하도록 형성되어 있다.
또한, 게이트 전극 라인(3) 양측으로는 소오스/드레인 영역(5a)(5b)으로 사용하는 고농도 불순물 영역이 형성되어 있다. 그리고 상기 소오스 영역(5a)과 비트라인(9)은 랜딩패드(11)에 의해 연결된 구조이다.
도2a 내지 도2ℓ은 도1의 A-A'선에 따른 제조공정 단면도이다.
먼저, 도2a에 나타낸 바와 같이 반도체 기판(1)상에 통상의 공정으로 격리 산화막(2)을 형성하여 격리영역(Field Region)과 활성영역(Active Region)을 구분한다.
도2b에 나타낸 바와 같이 상기 격리 산화막(2) 사이의 활성영역에 통상의 공정으로 게이트 전극 라인(3) 및 제1측벽 스페이서(4)를 형성한다.
도2c에 나타낸 바와 같이 상기 게이트 전극(3) 측면의 반도체 기판(1)에 고농도 불순물 이온을 주입하여 소오스/드레인 영역(5a)(5b)을 형성한다.
도2d에 나타낸 바와 같이 상기 게이트 전극 라인(3)을 포함한 기판 전면에 제1절연막(6)을 형성한다.
도2e에 나타낸 바와 같이 상기 제1절연막(6)상에 제1포토레지스트(PR1)를 증착한후 선택적으로 패터닝하여 소오스 영역(5a) 상층의 포토레지스트(PR1)를 제거한다.
그다음 상기 패터닝된 포토레지스트(PR1)를 마스크로 이용한 식각공정으로 제1절연막(6)을 선택적으로 제거하여 소오스 영역(5a)이 노출되는 비트라인 콘택홀(7)을 형성한다.
도 2f에 나타낸 바와 같이 상기 제1포토레지스트(PR1)를 제거한후 비트라인 콘택홀(7)에 플러그(Plug)(8)를 형성한후 플러그(8) 및 제1절연막(6) 전면에 제1도전층(9) 및 제2포토레지스트(PR2)를 차례로 증착한다.
도2g에 나타낸 바와 같이 노광 및 현상공정으로 제2포토레지스트(PR2)를 선택적으로 패터닝하여 비트라인 형성영역(도시하지 않음)과 플러그(8) 상층으로 밀착용 메탈 형성 영역의 제2포토레지스트(PR2)만 남긴다. 그다음, 제2포토레지스트(PR2)를 마스크로 이용한 식각공정으로 비트라인(도시하지 않음) 및 플러그(8)와 접촉하는 밀착용 메탈(9a)로 형성한다. 이때, 밀착용 메탈(9a)은 제1절연막(6) 상층으로 소정간격 오버랩(Overlap)되도록 형성한다.
도2h에 나타낸 바와 같이 상기 밀착용 메탈(9a) 및 제1절연막(6)상에 제2절연막(10)을 형성한후 밀착용 메탈(9a) 상층면이 드러날 때까지 평탄화 공정을 한다.
그다음, 전면에 제2도전층(11) 및 제3포토레지스트(PR3)를 형성한다.
도2i에 나타낸 바와 같이 노광 및 현상공정으로 상기 제3포토레지스트(PR3)를 패터닝하여 비트라인(도시하지 않음) 연결용 랜딩패드 형성영역의 제3포토레지스트(PR3)만 남긴다.
도2j에 나타낸 바와 같이 상기 제3포토레지스트(PR3)를 마스크로 하여 제2도전층(11)을 선택적으로 제거하여 비트라인(도시하지 않음)과 소오스 영역(5a)과의 랜딩패드(Landing Pad)로 사용할 부분만 남긴다.
도2k에 나타낸 바와 같이 제2도전층(11)을 포함한 전면에 제3절연막(12)을 형성한다.
도2에 나타낸 바와 같이 상기 드레인 영역(5b)상층의 제 3 절연막(12), 제2절연막(10) 및 제1절연막(6)을 선택적으로 제거하여 드레인 영역(5b)이 노출되는 노드콘택홀(13)을 형성한다.
도2m에 나타낸 바와 같이 상기 노드 콘택홀(13) 측면에 제2측벽 스페이서(14)를 형성한후 노드 콘택홀(13)을 포함한 제3절연막(12) 전면에 스토리지 노드용 제3도전층을 형성한후 선택적으로 패터닝하여 스토리지 노드(15)를 형성한다.
도2n에 나타낸 바와 같이 상기 스토리지 노드(15) 표면에 유전체막(16)을 형성한다.
그다음 전면에 제4도전층을 형성한후 선택적으로 패터닝하여 플레이트 노드(17)를 형성한다.
종래의 반도체 메모리 소자 제조방법에 있어서는 소오스 영역과 비트라인을 연결시키기 위한 공정으로 인해 그에 따른 포토리소그래피(포토레지스트 공정 +식각공정)이 추가되어야 하므로 공정시간에 따른 생산성 저하 및 스텝수 증가에 따른 불량유발 가능성이 높아 반도체 메모리 소자의 신뢰도를 저하시키는 문제점이 발생하였다.
또한, 소자가 고집적화 함에 따라 비트라인간의 간격이 줄어들게 되었는데 그에 따른 대책도 요구된다.
본 발명은 상기한 바와 같은 종래 반도체 소자 제조방법의 문제점음 해결하기 위한것으로 공정 단순화 및 고집적화에 유리한 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도1은 종래 반도체 메모리 소자의 셀 어레이 평면도
도2a 내지 도2n은 도1의 A-A'선에 따른 제조공정 단면도
도3은 본 발명 반도체 메모리 소자의 셀 어레이 평면도
도4a 내지 도 4ℓ∼은 도3의 B-B'선에 따른 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 격리 산화막
22 : 게이트 전극 23 : 제1측벽 스페이서
24 : 소오스/드레인 영역 25 : 제1절연막
26 : 비트라인 콘택홀 27 : 플러그
28a : 제1비트라인 28b : 제2비트라인
29 : 포토 마스크 30 : 제2절연막
31 : 제3절연막 32 : 노드 콘택홀
33 : 제2측벽 스페이서 34 : 스토리지 노드
35 : 유전체막 36 : 플레이트 노드
본 발명의 반도체 메모리 소자는 반도체 기판을 준비하는 단계, 상기 반도체 기판을 격리영역 및 복수개의 I자형 활성영역으로 정의하는 단계, 상기 격리영역에 격리 산화막을 형성하는 단계, 상기 활성영역상에 활성영역과 교차하는 게이트 전극 라인을 형성하는 단계, 상기 게이트 전극 라인 양측면의 활성영역에 소오스 및 드레인 영역을 형성하는 단계, 상기 게이트 전극을 포함한 기판 전면에 제1절연층을 형성하는 단계, 상기 소오스 영역 상층의 제1절연층을 선택적으로 식각하여 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀을 포함한 제1절연층 전면에 제1도전층을 형성하는 단계, 상기 제1도전층을 제1비트라인 형성영역과 제2비트라인 형성영역으로 정의하는 단계, 상기 제1도전층상에 포토레지스트를 증착하고 제1비트라인 형성영역 및 제2비트라인 형성영역에 차례로 노광하는 단계, 상기 포토레지스트를 현상하여 제1, 제2비트라인 형성영역의 포토레지스트 패턴만 남기는 단계, 상기 포토레지스트 패턴을 마스크로 제1도전층을 선택적으로 제거하여 격리영역 사이로 지나가며 게이트 전극 라인과 교차하는 동시에 비트라인 콘택홀 쪽으로는 철(凸)부를 갖는 제1, 제2비트라인을 형성하는 단계, 상기 제1, 제2비트라인을 포함한 기판 전면에 제2절연층을 형성하는 단계, 그리고 통상의 공정으로 드레인 영역에 커패시터를 형성하는 단계를 포함한다.
이하에서, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 소자의 셀 어레이 평면도 및 그 제조방법을 설명하기로 한다.
도3은 본 발명 반도체 메모리 소자의 셀 어레이 평면도이고, 도4a 내지 도4ℓ은 도3의 B-B'선에 따른 제조공정 단면도이다.
먼저 본 발명 반도체 메모리 소자의 셀 어레이 평면도는 도3에 나타낸 바와 같이 반도체 기판(20)에 복수개의 I자 형상의 활성영역(Active Region)이 형성되어 있고 게이트 전극(22) 라인 즉, 워드라인은 활성영역과 교차하도록 형성되어 있다.
그리고, 상기 게이트 전극 라인(22) 양측으로는 소오스/드레인 영역(24a)(24b)으로 사용하는 고농도 불순물 영역이 형성되어 있다.
또한, 제1비트라인(28a) 및 제2비트라인(28b)은 상기 활성영역 사이에 형성되며 활성영역과 동일 방향으로 형성되어 있다.
이때, 제1비트라인(28a) 및 제2비트라인(28b)은 활성영역의 소오스 영역(24a)과 연결되는 철(凸) 구조를 갖도록 형성된다.
도4a 내지 도4은 도3의 B-B'선에 따른 제조공정 단면도이다.
먼저 도4a에 나타낸 바와 같이 반도체 기판(20)상에 통상의 공정으로 격리 산화막(21)을 형성하여 격리영역과 활성영역(Active Region)을 구분한다.
도4b에 나타낸 바와 같이 상기 격리 산화막(21) 사이의 활성영역에 통상의 공정으로 게이트 전극(22) 및 제1측벽 스페이서(23)를 형성한다.
도4c에 나타낸 바와 같이 상기 게이트 전극(22) 측면의 반도체 기판(20)에 고농도 불순물 이온을 주입하여 소오스영역(24a) 및 드레인영역(24b)을 형성한다.
도4d에 나타낸 바와 같이 상기 게이트 전극(22)을 포함한 기판 전면에 제1절연막(25)을 형성한다.
도4e에 나타낸 바와 같이 상기 제1절연막(25)상에 제1포토레지스트(PR20)를 증착한후 소오스 영역(24a) 상층의 제1포토레지스트(PR20)만 선택적으로 제거한다.
그다음, 상기 제1포토레지스트(PR20)를 마스크로 이용한 식각공정으로 제1절연막(25)을 선택적으로 제거하여 소오스 영역(24a)이 노출되는 비트라인 콘택홀(26)을 형성한다.
도4f에 나타낸 바와 같이 상기 제1포토레지스트(PR20)를 제거한후 비트라인 콘택홀(26)에 플러그(Plug)(27)를 형성한후 플러그(27) 및 제1절연막(25) 전면에 제1도전층(28) 및 제2포토레지스트(PR21)를 증착한다.
도4g에 나타낸 바와 같이 상기 제2포토레지스트(PR21)에 포토 마스크(29)를 사용하여 두번의 노광공정을 실시한다.
이때, 제2포토레지스트(PR21)는 네가티브형 포토레지스트를 사용한다. 즉, 256MB급 이상의 디램에 있어서는 비트라인 간의 간격이 좁아지므로 제1도전층(28)을 제1비트라인 및 제2비트라인으로 정의한후 첫번째 노광공정으로 제1비트라인 형성영역의 제2포토레지스트(PR21)의 결합구조를 강하게 하는 다중체(Polymer)로 형성하고, 동일 포토레지스트에 대해 첫번째 노광공정시 사용하였던 포토 마스크(29)의 위치를 달리하여 두번째 노광공정(도시하지 않음)으로 제2비트라인 형성영역의 제2포토레지스트(PR21)의 결합구조를 강하게 한후 현상공정을 거쳐 제2포토레지스트(PR21)를 패터닝하는 것이다.
이때, 제1도전층(28)은 비트라인용 도전층이다. 그리고, 제2포토레지스트(PR21)에 선택적인 노광을 하기 위한 포토 마스크(29)의 형상은 비트라인이 활성영역 사이로 지나가다가 소오스 영역(24a)에서 돌출되도록 즉, 철(凸)부의 형상을 갖도록 다크(Dark) 필드 마스크로 형성한다. 즉, 그 부분만 광에 노출되도록 하는 것이다.
도4h에 나타낸 바와 같이, 패터닝된 제2포토레지스트(PR21)를 마스크로 이용한 식각공정으로 제1도전층(28)을 선택적으로 식각하여 플러그(27)와 연결되는 제1비트라인(28a)으로 형성한다. 이때, 도면에는 도시되지 않았지만 제2비트라인(도3의 28b)또한 동시에 식각된다. 그다음, 제2포토레지스트(PR21)를 제거한다. 그리고, 전면에 제2절연막(30)을 형성한후 제1비트라인(28a) 및 제2비트라인(도시하지 않음) 상층면이 드러나도록 평탄화 공정을 실시한다.
도4i에 나타낸 바와 같이 제2절연막(30) 및 제1비트라인(28a)을 포함한 전면에 제3절연막(31)을 형성한다.
도4j에 나타낸 바와 같이 상기 드레인 영역(24b) 상층의 제3절연막(31), 제2절연막(30) 및 제1절연막(25)을 선택적으로 제거하여 노드 콘택홀(32)을 형성한다.
도4k에 나타낸 바와 같이 상기 노드 콘택홀(32) 측면에 제2측벽 스페이서(33)를 형성한다. 그다음 노드 콘택홀(32)을 포함한 제3절연막(31) 전면에 스토리지 노드용 제3도전층을 형성한후 선택적으로 패터닝하여 스토리지 노드(34)를 형성한다.
도4ℓ에 나타낸 바와 같이, 상기 스토리지 노드(34) 표면에 유전체막(35)을 형성한다. 그리고, 전면에 제4도전층을 형성한후 선택적으로 패터닝하여 플레이트 노드(36)를 형성한다.
본 발명의 반도체 메모리 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 소오스 영역과 비트라인을 연결시키는 단계가 동시에 이루어져 공정이 단순해지고 그에 따라 불량유발 요인이 줄어들므로 생산성 및 신뢰도를 향상시킬수 있다.
둘째, 하나의 포토레지스트에 2번의 노광공정을 차례로 하여 포토레지스트를 패터닝하므로 256MB급 이상의 고집적 소자의 비트라인 형성시 한계 해상 선간 간격의 문제를 해결하여 고품위의 소자를 제공할수 있다.

Claims (3)

  1. 반도체 기판을 준비하는 단계, 상기 반도체 기판을 격리영역 및 복수개의 I자형 활성영역으로 정의하는 단계, 상기 격리영역에 격리 산화막을 형성하는 단계, 상기 활성영역상에 활성영역과 교차하는 게이트 전극 라인을 형성하는 단계, 상기 게이트 전극 라인 양측면의 활성영역에 소오스 및 드레인 영역을 형성하는 단계, 상기 게이트 전극을 포함한 기판 전면에 제1절연층을 형성하는 단계, 상기 소오스 영역 상층의 제1절연층을 선택적으로 식각하여 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀을 포함한 제1절연층 전면에 제1도전층을 형성하는 단계, 상기 제1도전층을 제1비트라인 형성영역과 제2비트라인 형성영역으로 정의하는 단계, 상기 제1도전층상에 포토레지스트를 증착하고 제1비트라인 형성영역 및 제2비트라인 형성영역에 차례로 노광하는 단계, 상기 포토레지스트를 현상하여 제1, 제2비트라인 형성영역의 포토레지스트 패턴만 남기는 단계, 상기 포토레지스트 패턴을 마스크로 제1도전층을 선택적으로 제거하여 격리영역 사이로 지나가며 게이트 전극 라인과 교차하는 동시에 비트라인 콘택홀 쪽으로는 철(凸)부를 갖는 제1, 제2비트라인을 형성하는 단계, 상기 제1, 제2비트라인을 포함한 기판 전면에 제2절연층을 형성하는 단계, 그리고 통상의 공정으로 드레인 영역에 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  2. 제1항에 있어서, 상기 포토레지스트는 네가티브형 포토레지스트를 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  3. 제1항에 있어서, 상기 제1도전층상에 포토레지스트를 증착하고 제1비트라인 형성영역 및 제2비트라인 형성영역에 차례로 노광하는 단계는 동일한 포토마스크를 이용하여 노광하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
KR1019960037837A 1996-09-02 1996-09-02 반도체 메모리 소자 제조방법 KR100236067B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960037837A KR100236067B1 (ko) 1996-09-02 1996-09-02 반도체 메모리 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960037837A KR100236067B1 (ko) 1996-09-02 1996-09-02 반도체 메모리 소자 제조방법

Publications (2)

Publication Number Publication Date
KR19980019636A KR19980019636A (ko) 1998-06-25
KR100236067B1 true KR100236067B1 (ko) 1999-12-15

Family

ID=19472499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960037837A KR100236067B1 (ko) 1996-09-02 1996-09-02 반도체 메모리 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100236067B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0281473A (ja) * 1988-09-19 1990-03-22 Fujitsu Ltd 半導体記憶装置
JPH02288362A (ja) * 1989-04-28 1990-11-28 Sony Corp 半導体メモリ
JPH08162635A (ja) * 1994-12-08 1996-06-21 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0281473A (ja) * 1988-09-19 1990-03-22 Fujitsu Ltd 半導体記憶装置
JPH02288362A (ja) * 1989-04-28 1990-11-28 Sony Corp 半導体メモリ
JPH08162635A (ja) * 1994-12-08 1996-06-21 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR19980019636A (ko) 1998-06-25

Similar Documents

Publication Publication Date Title
JPH06216340A (ja) ディラムセルの貯蔵電極及びその製造方法
KR960011652B1 (ko) 스택캐패시터 및 그 제조방법
KR100475074B1 (ko) 반도체 소자의 커패시터의 스토리지 전극 제조 방법
KR20040083709A (ko) 반도체 웨이퍼의 가장자리 칩들에 기인하는 결함들을제거하기 위한 반도체 공정
KR100236067B1 (ko) 반도체 메모리 소자 제조방법
JPH0677431A (ja) 高集積半導体素子の製造方法
US6207496B1 (en) Method of forming capacitor of semiconductor device
KR100402217B1 (ko) 반도체소자제조방법
KR20040025289A (ko) 고밀도 스토리지 패턴 형성방법
US6235623B1 (en) Methods of forming integrated circuit contact holes using blocking layer patterns
KR100583640B1 (ko) 디램 셀 커패시터의 제조 방법_
KR100313957B1 (ko) 커패시터 제조방법
KR100359764B1 (ko) 반도체 메모리 소자의 제조방법
KR100454072B1 (ko) 반도체소자 및 그 제조방법
KR100244305B1 (ko) 반도체 메모리장치의 제조방법
KR950013385B1 (ko) 고집적 소자용 콘택형성방법
KR100252900B1 (ko) 반도체 메모리 장치의 제조방법
KR100218295B1 (ko) 반도체 메모리셀 제조방법
KR960006747B1 (ko) 스택캐패시터 제조방법
KR100236072B1 (ko) 반도체 소자의 커패시터 구조 및 제조방법
KR100223895B1 (ko) Dram 셀 및 그 제조 방법
KR0156099B1 (ko) 다이나믹 램 셀 및 그의 제조방법
KR19990016224A (ko) 플레이트 전극 하부에 더미 비트라인을 갖는 반도체 장치의제조방법
KR940003558B1 (ko) 반도체 장치의 평탄화방법
JPS62165329A (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090828

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee