KR100583640B1 - 디램 셀 커패시터의 제조 방법_ - Google Patents
디램 셀 커패시터의 제조 방법_Info
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Abstract
본 발명은 커패시턴스를 확보하면서 스토리지 노드간의 브리지를 방지할 수 있는 디램 셀 커패시터의 제조 방법에 관한 것으로, 반도체 기판과 전기적으로 연결되는 스토리지 노드 콘택을 포함하여 층간 절연막 상에 상기 층간 절연막과 선택비를 갖는 물질막과 절연막이 차례로 형성된다. 스토리지 노드 형성 영역을 정의하는 포토레지스트 패턴을 마스크로 사용하여 상기 절연막 및 물질막을 차례로 식각하여 스토리지 노드 형성용 오프닝을 형성하되, 상기 오프닝 형성을 위한 식각시 상기 포토레지스트 패턴 하부의 부산물에 의해 발생된 하드성 폴리머가 상기 절연막의 양측벽에 부착되어 불균일한 표면을 갖는 스트라이에이션(striation)이 형성된다. 이어, 상기 오프닝 내에 불균일한 양측벽을 갖는 스토리지 노드가 상기 스토리지 노드 콘택과 전기적으로 연결되도록 형성된다. 다음에는 상기 물질막을 식각 정지층으로 하여 스토리지 노드 양측의 절연막이 제거되고, 상기 스토리지 노드의 표면 상에 HSG막이 형성된다. 이와 같은 디램 셀 커패시터의 제조 방법에 의해서, 리버스 패턴을 이용한 스토리지 노드 형성용 오프닝의 형성시 양측벽에 스트라이에이션을 형성하여 스토리지 노드의 표면적을 증가시킴으로써 스토리지 노드의 폭을 줄일 수 있어 HSG막의 형성 후 인접한 스토리지 노드간의 브리지를 방지할 수 있고, 커패시턴스를 확보할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 디램 셀 커패시터의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 피치(pitch)가 0.18㎛이하인 소자에서는 소자 동작을 안정적으로 유지하는 커패시터의 용량을 확보하는데 어려움을 주고 있다.
도 1은 일반적인 디램(DRAM) 셀 레이아웃을 보여주는 도면이고, 도 2a 내지 도 2c는 각각 도 1의 A-A', B-B', 그리고 C-C'의 라인을 따라 절취한 디램 셀의 단면도이다. 그리고, 도 3은 종래의 HSG막이 형성된 스토리지 전극의 레이아웃을 보여주는 도면이다.
도 1을 참조하면, 반도체 기판(10)에는 복수 개의 게이트 전극 라인(14)이 병렬로 배열되고, 상기 게이트 전극 라인(14)과 직교하도록 복수 개의 비트 라인(21)이 병렬로 배열되어 있다. 상기 각 게이트 전극 라인(14) 사이에는 스토리지 전극 형성용 콘택 패드들(contact pads)(20a)과 비트 라인 형성용 콘택 패드들(20b)이 배열되어 있다. 상기 스토리지 전극 형성용 콘택 패드들(20a)에는 대응하는 스토리지 전극들(24)이 배리드 콘택(buried contact)(23)을 통해서 각각 전기적으로 연결되어 있고, 상기 각 비트 라인(21)은 대응하는 콘택 패드들(20b)에 다이렉트 콘택(direct contact:DC)을 통해서 각각 전기적으로 연결되어 있다. 상술한 바와 같이, 도 1에서 하나의 스토리지 노드(24), 하나의 비트 라인 콘택 패드(20b) 그리고, 그것들 사이에 배열된 게이트 전극 라인(14)은 하나의 메모리 셀을 구성한다.
도 2a, 도 2b, 그리고 도 2c에 있어서, 셀 영역, 코어 영역, 그리고 페리 영역의 활성 영역과 비활성 영역(12)이 정의된 반도체 기판(10) 상에 양측벽과 상부가 절연막 예를 들어, 실리콘 질화막으로 둘러싸여진 게이트 전극(14)들이 형성된다. 상기 게이트 전극(14)들과 반도체 기판(10)의 표면을 따라 질화막(16)이 형성되는데 이막은 후속 층간 절연막의 식각시 상기 게이트 전극(14)들을 둘러싸고 있는 질화막들이 식각되는 것을 방지하기 위한 막이다. 이어, 상기 반도체 기판(10)의 전면에 제 1 층간 절연막(18)을 형성하고, 패드 형성용 마스크를 사용하여 상기 제 1 층간 절연막(18)과 질화막(16)을 차례로 식각함으로써 패드 형성용 콘택홀이 형성된다. 계속해서, 상기 콘택홀이 폴리실리콘막으로 채워져 상기 반도체 기판(10)과 전기적으로 연결되는 콘택 패드들(20a 및 20b)이 형성되고, 상기 반도체 기판(10)의 전면에 제 2 층간 절연막(22)이 형성된다. 이때, 상기 제 2 층간 절연막(22) 내에는 비트 라인 콘택 패드(20b)와 전기적으로 연결되는 비트 라인(21)이 도 2b 및 도 2c와 같이, 형성되어 있다.
다음에, 콘택홀 형성용 마스크를 사용하여 스토리지 노드 콘택 패드(20a)의 표면이 노출될 때까지 상기 제 2 층간 절연막(22)을 식각함으로써 스토리지 노드 콘택홀이 형성된다. 상기 콘택홀을 채우도록 상기 제 2 층간 절연막(22)의 전면에 폴리실리콘막을 형성한 후, 스토리지 노드 형성용 마스크를 사용하여 패터닝함으로써 스토리지 노드(24)가 형성된다. 이어서, 상기 스토리지 노드(24)의 표면 상에 HSG막(26)이 형성된다. 상기 스토리지 노드(24)의 표면 상에 형성된 HSG막(26)에 의해 스토리지 노드의 표면적이 증가되어 커패시턴스가 향상된다.
그러나, 소자의 고집적화에 따른 셀 피치의 감소로 상기 표면적을 증가시키기 위한 HSG막(26)에 의해 도 3에 도시되어 있는 바와 같이, 스토리지 노드간에 브리지(28)가 생겨 단락을 유발하게 되는 문제가 생긴다.
상기 브리지를 방지하기 위해 심플 박스 스택(simple box stack) 구조를 이용하여 HSG를 형성하는 리버스 스토리지 노드 형성 방법이 개발되고 있지만, 소자 동작을 위한 안정적인 커패시턴스의 확보 등 여러 가지 문제가 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 커패시턴스를 확보하면서 스토리지 노드간의 브리지를 방지할 수 있는 디램 셀 커패시터의 제조 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 트랜지스터가 형성된 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막 내에 형성된 콘택을 구비하는 반도체 메모리 장치의 스택형 셀 커패시터의 제조 방법은, 상기 콘택을 포함하여 상기 층간 절연막 상에 상기 층간 절연막과 선택비를 갖는 물질막을 형성하는 단계와; 상기 반도체 기판의 전면에 원하는 절연막을 형성하는 단계와; 스토리지 노드 형성 영역을 정의하는 포토레지스트 패턴을 마스크로 사용하여 상기 절연막 및 물질막을 차례로 식각하여 스토리지 노드 형성용 오프닝을 형성하되, 상기 오프닝 형성을 위한 식각시 상기 포토레지스트 패턴 하부의 부산물에 의해 발생된 하드성 폴리머가 상기 절연막의 양측벽에 부착되어 스트라이에이션(striation)을 형성하는 단계와; 상기 오프닝을 도전막으로 채워 스토리지 노드를 형성하는 단계와; 상기 물질막을 식각 정지층으로 하여 상기 스토리지 노드 양측의 절연막을 제거하는 단계 및; 상기 스토리지 노드의 양측면 및 상부 표면 상에 HSG막을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트랜지스터가 형성된 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막 내에 형성된 콘택을 구비하는 반도체 메모리 장치의 실린더형 셀 커패시터의 제조 방법은, 상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 상기 층간 절연막과 선택비를 갖는 물질막을 형성하는 단계와; 상기 반도체 기판의 전면에 절연막을 형성하는 단계와; 스토리지 노드 형성 영역을 정의하는 포토레지스트 패턴을 마스크로 사용하여 상기 절연막 및 물질막을 차례로 식각하여 스토리지 노드 형성용 오프닝을 형성하되, 상기 오프닝 형성을 위한 식각시 상기 포토레지스트 패턴 하부의 부산물에 의해 발생된 하드성 폴리머가 상기 절연막의 양측벽에 부착되어 불균일한 표면을 갖는 스트라이에이션(striation)을 형성하는 단계와; 상기 절연막 및 오프닝의 표면을 따라 도전막을 형성하는 단계와; 상기 절연막 상의 상기 도전막을 제거하여 스토리지 노드를 형성하는 단계와; 상기 물질막을 식각 정지층으로 하여 스토리지 노드 양측의 절연막을 제거하는 단계 및; 상기 스토리지 노드의 표면 상에 HSG막을 형성하는 단계를 포함한다.
(작용)
도 4b를 참조하면, 본 발명의 실시예에 따른 신규한 디램 셀 커패시터의 제조 방법은, 반도체 기판과 전기적으로 연결되는 스토리지 노드 콘택을 포함하여 층간 절연막 상에 상기 층간 절연막과 선택비를 갖는 물질막과 절연막이 차례로 형성된다. 스토리지 노드 형성 영역을 정의하는 포토레지스트 패턴을 마스크로 사용하여 상기 절연막 및 물질막을 차례로 식각하여 스토리지 노드 형성용 오프닝을 형성하되, 상기 오프닝 형성을 위한 식각시 상기 포토레지스트 패턴 하부의 부산물에 의해 발생된 하드성 폴리머가 상기 절연막의 양측벽에 부착되어 불균일한 표면을 갖는 스트라이에이션(striation)이 형성된다. 이어, 상기 오프닝 내에 불균일한 양측벽을 갖는 스토리지 노드가 상기 스토리지 노드 콘택과 전기적으로 연결되도록 형성된다. 다음에는 상기 물질막을 식각 정지층으로 하여 스토리지 노드 양측의 절연막이 제거되고, 상기 스토리지 노드의 표면 상에 HSG막이 형성된다. 이와 같은 디램 셀 커패시터의 제조 방법에 의해서, 리버스 패턴을 이용한 스토리지 노드 형성용 오프닝의 형성시 양측벽에 스트라이에이션을 형성하여 스토리지 노드의 표면적을 증가시킴으로써 스토리지 노드의 폭을 줄일 수 있어 HSG막의 형성 후 인접한 스토리지 노드간의 브리지를 방지할 수 있고, 커패시턴스를 확보할 수 있다.
(실시예)
이하, 도 4a 내지 도 4d와 도 5a 및 도 5b를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 스택형(stack type) 디램 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이고, 도 5a 및 도 5b는 본 발명의 실시예에 따른 실린더형(cylinder type) 디램 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다. 그리고, 도 6a 및 도 6b는 각각 본 발명의 실시예에 따라 형성된 스택형 스토리지 노드와 실린더형 스토리지 노드의 레이아웃을 보여주는 도면이다.
도 4a를 참조하면, 본 발명에 따른 디램 셀 커패시터의 제조 방법은 먼저 활성 영역과 비활성 영역(102)이 정의된 반도체 기판(100) 상에 양측벽과 상부가 절연막 예를 들어, 실리콘 질화막으로 둘러싸여진 게이트 전극(104)들이 형성된다. 상기 게이트 전극(104)들과 반도체 기판(100)의 표면을 따라 질화막(106)이 형성되는데 이 막은 후속 층간 절연막의 식각시 상기 게이트 전극(104)들을 둘러싸고 있는 질화막이 식각되는 것을 방지하기 위한 막으로 사용된다. 이어, 상기 반도체 기판(100)의 전면에 예를 들어, 산화막으로 제 1 층간 절연막(108)을 형성하고, 패드 형성용 마스크를 사용하여 상기 제 1 층간 절연막(108)과 질화막(106)을 차례로 식각함으로써 패드 형성용 콘택홀이 형성된다. 계속해서, 상기 콘택홀이 폴리실리콘막으로 채워져 상기 반도체 기판(100)과 전기적으로 연결되는 콘택 패드들(110a 및 110b)이 형성되고, 상기 반도체 기판(100)의 전면에는 예를 들어, 산화막으로 제 2 층간 절연막(112)이 형성된다. 이때, 상기 제 2 층간 절연막(112) 내에는 비트 라인 콘택 패드(110b)와 전기적으로 연결되는 비트 라인이 형성되어 있다(도면에 도시안됨).
다음에, 콘택홀 형성용 마스크를 사용하여 스토리지 노드 콘택 패드(110a)의 표면이 노출될 때까지 상기 제 2 층간 절연막(112)을 식각함으로써 스토리지 노드 콘택홀이 형성된다. 상기 콘택홀을 채우도록 상기 제 2 층간 절연막(112) 상에 폴리실리콘막을 형성한 후, 상기 제 2 층간 절연막(112)과 나란하도록 상기 폴리실리콘막을 식각함으로써 스토리지 노드 콘택(114)이 형성된다. 이어, 상기 반도체 기판(100) 상에 형성된 구조물들의 표면을 따라 상기 제 2 층간 절연막(112)과 식각 선택비를 갖는 질화막(116)이 형성되는데, 이막은 후속 산화막의 식각시 하부막인 제 2 층간 절연막(112)이 함께 식각되는 것을 방지하기 위한 막으로 사용된다.
이어, 상기 반도체 기판(100)의 전면에 커패서터의 두께만큼 산화막(118)이 형성되고, 상기 산화막(118) 상에 스토리지 노드 형성 영역을 정의하는 포토레지스트 패턴(120)이 형성된다. 리버스 패턴(reverse pattern)인 상기 포토레지스트 패턴(120)을 마스크로 사용하여 상기 산화막(118) 및 질화막(116)을 차례로 식각함으로써 스토리지 노드 형성용 오프닝(122)이 형성된다. 이때, 상기 오프닝(122) 형성을 위한 식각 공정시 상기 포토레지스트 패턴(120)의 하부에서 발생되는 부산물에 의해 생긴 CFx계 하드성 폴리머(polymer)가 식각되는 상기 산화막(118)의 양측벽에 부착되어 상기 산화막(118)이 더 이상 식각되지 않도록 마스크 역할을 한다. 그리고, 상기 폴리머에 의해 상기 산화막(118)의 양측벽에 스트라이에이션(striation)이 형성된다. 상기 스트라이에이션은 장비, 파워, 및 가스량 등의 조절에 의해 인위적으로 형성이 가능하다. 이어, 상기 산화막(118) 양측벽에 부착된 폴리머가 세정 공정으로 제거되면 상기 산화막(118)의 양측벽은 상기 폴리머에 의해 생긴 불균일한 표면을 갖는다.
계속해서, 스토리지 노드 형성 공정이 수행되는데 도 4b를 참조하면, 스택형인 경우에는 상기 오프닝(122)을 채우도록 상기 산화막(118) 상에 비정질 실리콘막이 형성된다. 이어, 상기 산화막(118)의 표면이 노출될 때까지 상기 비정질 실리콘막을 평탄하게 식각함으로써 불균일한 양측벽을 갖는 스토리지 노드(124)가 형성된다. 이어, 상기 질화막(116)을 식각 정지층으로 하여 상기 스토리지 노드(124) 양측의 산화막(118)이 도 4c와 같이, 습식 식각 공정으로 제거된다. 그리고, 실린더형 커패시터의 경우에는 도 5a에 도시된 바와 같이, 상기 산화막(118) 및 오프닝(122)의 표면을 따라 비정질 실리콘막이 형성되고 이어, 상기 산화막(118) 상의 비정질 실리콘막을 제거함으로써 불균일한 양측벽을 갖는 스토리지 노드(124)가 형성된다. 그런 후, 상기 질화막(116)을 식각 정지층으로 하여 상기 스토리지 노드(124) 양측의 상기 산화막(118)이 도 5b와 같이, 제거된다.
도 4d 및 도 5c를 참조하면, 상기 스토리지 노드(124)의 표면 상에 HSG막(126)이 형성된다. 본 발명의 상기 스토리지 노드(124)는 종래의 스토리지 노드(24)의 폭보다 좁게 형성되어 상기 HSG막(126)이 형성된 후 도 6a 및 도 6b와 같이, 인접한 스토리지 노드(124)와의 브리지가 방지된다. 이는 상기 오프닝(122) 형성을 위한 산화막(118)의 식각시 형성된 스트라이에이션에 의해 후속 HSG막(126)의 형성 후에 스토리지 노드의 표면적을 확보할 수 있기 때문에 종래보다 작은 폭의 오프닝(122) 형성이 가능하여 스토리지 노드의 폭이 감소된 것이다.
이어, 상기 HSG막(126) 및 상기 스토리지 노드(124)들을 결정화시키기 위한 포스핀(phosphine) 어닐(anneal) 공정이 수행되고 그후, 상기 스토리지 노드(124)들을 포함하여 상기 질화막(116)의 표면을 따라 커패시터 유전막(128)이 RT-CVD 공정으로 형성된다. 마지막으로, 상기 반도체 기판(100)의 전면에 커패시터 상부 전극(130)을 형성함으로써 도 4d 및 도 5c와 같이, 스택형 커패시터 및 실린더형 커패시터가 형성된다.
본 발명은 리버스 패턴을 이용한 스토리지 노드 형성용 오프닝의 형성시 양측벽에 스트라이에이션을 형성하여 스토리지 노드의 표면적을 증가시킴으로써 스토리지 노드의 폭을 줄일 수 있어 HSG막의 형성 후 인접한 스토리지 노드간의 브리지를 방지할 수 있고, 커패시턴스를 확보할 수 있는 효과가 있다.
도 1은 일반적인 디램(DRAM) 셀 레이아웃을 보여주는 도면;
도 2a 내지 도 2c는 각각 도 1의 A-A', B-B', 그리고 C-C'의 라인을 따라 절취한 디램 셀의 단면도;
도 3은 종래의 HSG가 형성된 스토리지 전극의 레이아웃을 보여주는 도면;
도 4a 내지 도 4d는 본 발명의 실시예에 따른 스택형 디램 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 5a 및 도 5b는 본 발명의 실시예에 따른 실린더형(cylinder type) 디램 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도; 그리고
도 6a 및 도 6b는 각각 본 발명의 실시예에 따라 형성된 스택형 스토리지 노드와 실린더형 스토리지 노드의 레이아웃을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 14, 104 : 게이트 전극
21 : 비트 라인 23, 114 : 스토리지 노드 콘택
24, 124 : 스토리지 노드 26, 126 : HSG막
128 : 커패시터 유전막 130 : 커패시터 상부 전극
Claims (3)
- 트랜지스터가 형성된 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막 내에 형성된 콘택을 구비하는 반도체 메모리 장치의 스택형 셀 커패시터의 제조 방법에 있어서,상기 콘택을 포함하여 상기 층간 절연막 상에 상기 층간 절연막과 선택비를 갖는 물질막을 형성하는 단계와;상기 반도체 기판의 전면에 원하는 절연막을 형성하는 단계와;스토리지 노드 형성 영역을 정의하는 포토레지스트 패턴을 마스크로 사용하여 상기 절연막 및 물질막을 차례로 식각하여 스토리지 노드 형성용 오프닝을 형성하되, 상기 오프닝 형성을 위한 식각시 상기 포토레지스트 패턴 하부의 부산물에 의해 발생된 하드성 폴리머가 상기 절연막의 양측벽에 부착되어 스트라이에이션(striation)을 형성하는 단계와;상기 오프닝을 도전막으로 채워 스토리지 노드를 형성하는 단계와;상기 물질막을 식각 정지층으로 하여 상기 스토리지 노드 양측의 절연막을 제거하는 단계 및;상기 스토리지 노드의 양측면 및 상부 표면 상에 HSG막을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막 및 절연막은 산화막이고, 상기 물질막은 실리콘 질화막이며, 상기 도전막은 비정질 실리콘막인 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 스토리지 노드는 상기 스트라이에이션에 의해 불균일한 양측벽을 갖는 것을 특징으로 하는 디램 셀 커패시터의 제조 방법.
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388453B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| KR100780616B1 (ko) * | 2001-12-29 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100968146B1 (ko) * | 2003-05-07 | 2010-07-06 | 주식회사 하이닉스반도체 | 캐패시터 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354705A (en) * | 1993-09-15 | 1994-10-11 | Micron Semiconductor, Inc. | Technique to fabricate a container structure with rough inner and outer surfaces |
| KR970004006A (ko) * | 1995-06-30 | 1997-01-29 | 반도체 소자의 캐패시터 제조 방법 | |
| JPH10289981A (ja) * | 1997-04-11 | 1998-10-27 | Sony Corp | 半導体記憶装置の製造方法 |
| KR19990057801A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체 장치 제조 방법 |
-
1998
- 1998-12-15 KR KR1019980055105A patent/KR100583640B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354705A (en) * | 1993-09-15 | 1994-10-11 | Micron Semiconductor, Inc. | Technique to fabricate a container structure with rough inner and outer surfaces |
| KR970004006A (ko) * | 1995-06-30 | 1997-01-29 | 반도체 소자의 캐패시터 제조 방법 | |
| JPH10289981A (ja) * | 1997-04-11 | 1998-10-27 | Sony Corp | 半導体記憶装置の製造方法 |
| KR19990057801A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체 장치 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000039696A (ko) | 2000-07-05 |
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