JPH10289981A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH10289981A JPH10289981A JP9094079A JP9407997A JPH10289981A JP H10289981 A JPH10289981 A JP H10289981A JP 9094079 A JP9094079 A JP 9094079A JP 9407997 A JP9407997 A JP 9407997A JP H10289981 A JPH10289981 A JP H10289981A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- insulating film
- etching
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 筒状キャパシタの高さをあまり高くせずに、
所望のキャパシタの容量が確実に得られる半導体記憶装
置の製造方法を提供する。 【解決手段】 柱状部５１となるＣＶＤ酸化膜５０の膜
質を膜厚方向に略周期的に変化させて形成し、その後異
方性エッチングで柱状部５１を形成し、続いて等方性エ
ッチングを行い、柱状部５１のＣＶＤ酸化膜５０側壁を
凹凸表面とし、その後ポリシリコン膜の堆積、エッチバ
ックを行って柱状部５１側壁に筒状ポリシリコン膜５２
を形成し、柱状部５１のＣＶＤ酸化膜５０をウェットエ
ッチングで除去後、ＳｉＮ薄膜５３およびポリシリコン
膜５４を堆積する。
所望のキャパシタの容量が確実に得られる半導体記憶装
置の製造方法を提供する。 【解決手段】 柱状部５１となるＣＶＤ酸化膜５０の膜
質を膜厚方向に略周期的に変化させて形成し、その後異
方性エッチングで柱状部５１を形成し、続いて等方性エ
ッチングを行い、柱状部５１のＣＶＤ酸化膜５０側壁を
凹凸表面とし、その後ポリシリコン膜の堆積、エッチバ
ックを行って柱状部５１側壁に筒状ポリシリコン膜５２
を形成し、柱状部５１のＣＶＤ酸化膜５０をウェットエ
ッチングで除去後、ＳｉＮ薄膜５３およびポリシリコン
膜５４を堆積する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、さらに詳しくは、ダイナミックＲＡＭ
（ＤＲＡＭ）の記憶ノード電極が筒状キャパシタを有し
た半導体記憶装置の製造方法に関する。
造方法に関し、さらに詳しくは、ダイナミックＲＡＭ
（ＤＲＡＭ）の記憶ノード電極が筒状キャパシタを有し
た半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の一つであるＤＲ
ＡＭは益々高集積化し、それに伴ってＤＲＡＭのメモリ
セルの占有面積は益々小さくなってきている。メモリセ
ルの占有面積が小さくなると、メモリセルのスイッチン
グ素子としてのＭＯＳトランジスタや、信号を記憶する
記憶ノード電極のキャパシタ部面積を小さくしなければ
ならず、平面的なキャパシタ構成ではキャパシタの容量
が小さくて、このキャパシタに記憶した信号が読み出せ
ない。これは、ＤＲＡＭのメモリセルのキャパシタ容
量、例えば容量Ｃｓに記憶した信号（電荷）を読み出す
際、容量Ｃｓとビット線の容量Ｃｂの比があまりに小さ
いと、ビット線の電位変化が微小になり、ＤＲＡＭのセ
ンスアンプで確実に読み出せなくなるためである。記憶
した信号を確実に読み出すために、キャパシタ容量Ｃｓ
とビット線容量Ｃｂの比としては、約１／１０以上ある
ことが要望されている。近年の高集積化したＤＲＡＭに
おけるビット線の容量Ｃｂは２００ｆＦ〜３００ｆＦ程
度なので、キャパシタの容量Ｃｓとしては、少なくとも
２０ｆＦ〜３０ｆＦ以上あることが要望される。
ＡＭは益々高集積化し、それに伴ってＤＲＡＭのメモリ
セルの占有面積は益々小さくなってきている。メモリセ
ルの占有面積が小さくなると、メモリセルのスイッチン
グ素子としてのＭＯＳトランジスタや、信号を記憶する
記憶ノード電極のキャパシタ部面積を小さくしなければ
ならず、平面的なキャパシタ構成ではキャパシタの容量
が小さくて、このキャパシタに記憶した信号が読み出せ
ない。これは、ＤＲＡＭのメモリセルのキャパシタ容
量、例えば容量Ｃｓに記憶した信号（電荷）を読み出す
際、容量Ｃｓとビット線の容量Ｃｂの比があまりに小さ
いと、ビット線の電位変化が微小になり、ＤＲＡＭのセ
ンスアンプで確実に読み出せなくなるためである。記憶
した信号を確実に読み出すために、キャパシタ容量Ｃｓ
とビット線容量Ｃｂの比としては、約１／１０以上ある
ことが要望されている。近年の高集積化したＤＲＡＭに
おけるビット線の容量Ｃｂは２００ｆＦ〜３００ｆＦ程
度なので、キャパシタの容量Ｃｓとしては、少なくとも
２０ｆＦ〜３０ｆＦ以上あることが要望される。
【０００３】一般にキャパシタの容量を大きくするに
は、キャパシタの対向する電極の面積を大きくするこ
と、キャパシタの対向する電極間の絶縁膜の膜厚を薄く
すること、キャパシタの対向する電極間の絶縁膜の誘電
率を大きくすること等により実現できる。しかし、キャ
パシタの容量を大きくするため、キャパシタの対向する
電極間の絶縁膜の膜厚を薄くする方法を採ると、キャパ
シタの耐圧の低下や、均一な薄い絶縁膜を作製すること
の困難さという製造上の問題等があり、この絶縁膜の膜
厚を薄くする方法には限界がある。また、キャパシタの
対向する電極間の絶縁膜の誘電率を大きくする方法とし
て、通常のＤＲＡＭのキャパシタの絶縁膜として用いら
れているＳｉＯ2 膜やＳｉ3 Ｎ4 膜の代わりに、比誘電
率が２０〜２５のＴａ2 Ｏ3 膜や比誘電率が２００〜５
００のＢＳＴ膜（ＢａＴｉＯ3 とＳｒＴｉＯ3 との固溶
体の膜）等の高誘電材料膜を使用する方法が開発されて
いるが、リーク電流や熱安定性が問題で実用化されてい
ない。上述した理由により、キャパシタの容量を大きく
するための通常の方法は、キャパシタの対向する電極面
積を大きくする方法が採られている。
は、キャパシタの対向する電極の面積を大きくするこ
と、キャパシタの対向する電極間の絶縁膜の膜厚を薄く
すること、キャパシタの対向する電極間の絶縁膜の誘電
率を大きくすること等により実現できる。しかし、キャ
パシタの容量を大きくするため、キャパシタの対向する
電極間の絶縁膜の膜厚を薄くする方法を採ると、キャパ
シタの耐圧の低下や、均一な薄い絶縁膜を作製すること
の困難さという製造上の問題等があり、この絶縁膜の膜
厚を薄くする方法には限界がある。また、キャパシタの
対向する電極間の絶縁膜の誘電率を大きくする方法とし
て、通常のＤＲＡＭのキャパシタの絶縁膜として用いら
れているＳｉＯ2 膜やＳｉ3 Ｎ4 膜の代わりに、比誘電
率が２０〜２５のＴａ2 Ｏ3 膜や比誘電率が２００〜５
００のＢＳＴ膜（ＢａＴｉＯ3 とＳｒＴｉＯ3 との固溶
体の膜）等の高誘電材料膜を使用する方法が開発されて
いるが、リーク電流や熱安定性が問題で実用化されてい
ない。上述した理由により、キャパシタの容量を大きく
するための通常の方法は、キャパシタの対向する電極面
積を大きくする方法が採られている。
【０００４】高集積化したＤＲＡＭのメモリセルの小さ
な面積内で、２０ｆＦ〜３０ｆＦ以上のキャパシタの容
量を得るための、キャパシタの対向する電極の面積を大
きくする方法としては、半導体基板にトレンチを形成
し、この部分にキャパシタを形成するトレンチキャパシ
タ法や、半導体基板上の絶縁膜上に平板状の電極を積層
する方法や、筒状の電極を形成する方法等がある。ここ
では、従来例の高集積化したＤＲＡＭの製造方法の例と
して、メモリセルの記憶ノード電極が筒状キャパシタを
有したＤＲＡＭの製造方法を、図４および図５を参照し
て説明する。
な面積内で、２０ｆＦ〜３０ｆＦ以上のキャパシタの容
量を得るための、キャパシタの対向する電極の面積を大
きくする方法としては、半導体基板にトレンチを形成
し、この部分にキャパシタを形成するトレンチキャパシ
タ法や、半導体基板上の絶縁膜上に平板状の電極を積層
する方法や、筒状の電極を形成する方法等がある。ここ
では、従来例の高集積化したＤＲＡＭの製造方法の例と
して、メモリセルの記憶ノード電極が筒状キャパシタを
有したＤＲＡＭの製造方法を、図４および図５を参照し
て説明する。
【０００５】まず、常法に準ずる製造方法により、ＤＲ
ＡＭの構成素子であるＭＯＳトランジスタ等を半導体基
板１１に形成し、半導体基板１１上には、層間絶縁膜１
２を形成する。次に、図４（ａ）に示すように、後述す
るポリシリコン膜１５のパターニング時のエッチング阻
止膜とするＳｉＮ膜１３を減圧ＣＶＤ法等により形成す
る。その後、記憶ノード電極部１の層間絶縁膜１２とＳ
ｉＮ膜１３に記憶ノード電極のコンタクトホール１４を
形成し、更にその後減圧ＣＶＤ法により、コンタクトホ
ール１４部やＳｉＮ膜１３上に不純物をドープしたポリ
シリコン膜１５を堆積する。
ＡＭの構成素子であるＭＯＳトランジスタ等を半導体基
板１１に形成し、半導体基板１１上には、層間絶縁膜１
２を形成する。次に、図４（ａ）に示すように、後述す
るポリシリコン膜１５のパターニング時のエッチング阻
止膜とするＳｉＮ膜１３を減圧ＣＶＤ法等により形成す
る。その後、記憶ノード電極部１の層間絶縁膜１２とＳ
ｉＮ膜１３に記憶ノード電極のコンタクトホール１４を
形成し、更にその後減圧ＣＶＤ法により、コンタクトホ
ール１４部やＳｉＮ膜１３上に不純物をドープしたポリ
シリコン膜１５を堆積する。
【０００６】なお、ポリシリコン膜１５表面を平坦化さ
せるため、ポリシリコン膜１５堆積後に、フォトレジス
トを塗布してエッチバックするか、又はポリシリコン膜
１５表面のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）をしてもよい。更に又、
ポリシリコン膜１５表面を平坦化させるため、コンタク
トホール１４にポリシリコン埋め込みプラグを形成し、
その後にポリシリコン膜を形成するという、２段階の工
程で、図４に示すポリシリコン膜１５を形成してもよ
い。次に、常圧ＣＶＤ法を用いて、ＣＶＤ酸化膜１６を
厚く堆積する。
せるため、ポリシリコン膜１５堆積後に、フォトレジス
トを塗布してエッチバックするか、又はポリシリコン膜
１５表面のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈｉｎｇ）をしてもよい。更に又、
ポリシリコン膜１５表面を平坦化させるため、コンタク
トホール１４にポリシリコン埋め込みプラグを形成し、
その後にポリシリコン膜を形成するという、２段階の工
程で、図４に示すポリシリコン膜１５を形成してもよ
い。次に、常圧ＣＶＤ法を用いて、ＣＶＤ酸化膜１６を
厚く堆積する。
【０００７】次に、図４（ｂ）に示すように、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異
方性エッチングによりＣＶＤ酸化膜１６とポリシリコン
膜１５とをパターニングし、ＣＶＤ酸化膜１６とポリシ
リコン膜１５とによる柱状部１７を形成する。なお、こ
のＣＶＤ酸化膜１６とポリシリコン膜１５のエッチング
条件は、ＳｉＮ膜１３がエッチング阻止層として働くよ
うなエッチング選択比を持つ条件とする。その後、記憶
ノード電極における筒状のキャパシタ電極とする不純物
をドープしたポリシリコン膜１８を減圧ＣＶＤ法により
堆積する。
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異
方性エッチングによりＣＶＤ酸化膜１６とポリシリコン
膜１５とをパターニングし、ＣＶＤ酸化膜１６とポリシ
リコン膜１５とによる柱状部１７を形成する。なお、こ
のＣＶＤ酸化膜１６とポリシリコン膜１５のエッチング
条件は、ＳｉＮ膜１３がエッチング阻止層として働くよ
うなエッチング選択比を持つ条件とする。その後、記憶
ノード電極における筒状のキャパシタ電極とする不純物
をドープしたポリシリコン膜１８を減圧ＣＶＤ法により
堆積する。
【０００８】次に、図４（ｃ）に示すように、ポリシリ
コン膜１８を異方性ＲＩＥ等によりエッチバックして、
柱状部１７側壁のポリシリコン膜１８以外のポリシリコ
ン膜１８を除去することで、筒状ポリシリコン膜１９を
形成する。
コン膜１８を異方性ＲＩＥ等によりエッチバックして、
柱状部１７側壁のポリシリコン膜１８以外のポリシリコ
ン膜１８を除去することで、筒状ポリシリコン膜１９を
形成する。
【０００９】次に、図５（ｄ）に示すように、ウェット
エッチング法により、柱状部１７のＣＶＤ酸化膜１６を
除去する。
エッチング法により、柱状部１７のＣＶＤ酸化膜１６を
除去する。
【００１０】次に、図５（ｅ）に示すように、窒素雰囲
気中の熱処理により、筒状ポリシリコン膜１９やポリシ
リコン膜１５の表面の窒化処理をした後、減圧ＣＶＤ法
により、キャパシタの絶縁膜となるＳｉＮ薄膜２０を堆
積する。その後、筒状ポリシリコン膜１９やポリシリコ
ン膜１５より成る、記憶ノード電極のキャパシタ電極の
対向電極とする、不純物をドープしたポリシリコン膜２
１を堆積する。その後は、図面を省略するが、常法に準
ずる製造方法により、ＤＲＡＭを作製する。
気中の熱処理により、筒状ポリシリコン膜１９やポリシ
リコン膜１５の表面の窒化処理をした後、減圧ＣＶＤ法
により、キャパシタの絶縁膜となるＳｉＮ薄膜２０を堆
積する。その後、筒状ポリシリコン膜１９やポリシリコ
ン膜１５より成る、記憶ノード電極のキャパシタ電極の
対向電極とする、不純物をドープしたポリシリコン膜２
１を堆積する。その後は、図面を省略するが、常法に準
ずる製造方法により、ＤＲＡＭを作製する。
【００１１】上述したＤＲＡＭの製造方法により形成し
た、筒状ポリシリコン膜１９とポリシリコン膜１５をキ
ャパシタの一方の電極とし、ポリシリコン膜２１を他方
の電極とし、この二つの電極間の絶縁膜をＳｉＮ薄膜２
０とした筒状キャパシタにおいて、所望のキャパシタの
容量を得るためには、筒状ポリシリコン膜１９の開口径
が小さいと、筒状ポリシリコン膜１９の高さを高くし
て、キャパシタの電極面積を大きくしなければならな
い。しかし、筒状ポリシリコン膜１９の高さを高くする
と、後続工程のコンタクトホール形成工程や配線形成工
程等におけるフォトレジストのパターニングの露光時
に、露光装置の焦点深度の関係で、半導体ウェハ全面で
の精度良いパターニングができなくなるという問題が生
じる。
た、筒状ポリシリコン膜１９とポリシリコン膜１５をキ
ャパシタの一方の電極とし、ポリシリコン膜２１を他方
の電極とし、この二つの電極間の絶縁膜をＳｉＮ薄膜２
０とした筒状キャパシタにおいて、所望のキャパシタの
容量を得るためには、筒状ポリシリコン膜１９の開口径
が小さいと、筒状ポリシリコン膜１９の高さを高くし
て、キャパシタの電極面積を大きくしなければならな
い。しかし、筒状ポリシリコン膜１９の高さを高くする
と、後続工程のコンタクトホール形成工程や配線形成工
程等におけるフォトレジストのパターニングの露光時
に、露光装置の焦点深度の関係で、半導体ウェハ全面で
の精度良いパターニングができなくなるという問題が生
じる。
【００１２】この対策の一つとして、筒状ポリシリコン
膜１９表面を粗面化して、キャパシタの電極面積を大き
くする粗面ポリシリコン法がある。これは、減圧ＣＶＤ
法によりポリシリコン膜１８を堆積する際、約５７０°
Ｃ程度で堆積し、ポリシリコンのグレインサイズの大き
くして、ミクロな凹凸が形成されたポリシリコン膜１８
表面とするものである。このことで、キャパシタの電極
面積は大きくなり、筒状ポリシリコン膜１９の高さをあ
まり高くせずに、所望のキャパシタの容量が得られる。
しかし、この粗面ポリシリコン法によるポリシリコン膜
１８表面のミクロな凹凸形成は、プロセス条件が厳し
く、所望のキャパシタの容量を安定して得ることが難し
いという問題がある。
膜１９表面を粗面化して、キャパシタの電極面積を大き
くする粗面ポリシリコン法がある。これは、減圧ＣＶＤ
法によりポリシリコン膜１８を堆積する際、約５７０°
Ｃ程度で堆積し、ポリシリコンのグレインサイズの大き
くして、ミクロな凹凸が形成されたポリシリコン膜１８
表面とするものである。このことで、キャパシタの電極
面積は大きくなり、筒状ポリシリコン膜１９の高さをあ
まり高くせずに、所望のキャパシタの容量が得られる。
しかし、この粗面ポリシリコン法によるポリシリコン膜
１８表面のミクロな凹凸形成は、プロセス条件が厳し
く、所望のキャパシタの容量を安定して得ることが難し
いという問題がある。
【００１３】
【発明が解決しようとする課題】本発明は、上述した半
導体記憶装置の製造方法における問題点を解決すること
をその目的とする。即ち本発明の課題は、筒状キャパシ
タの高さをあまり高くせずに、所望のキャパシタの容量
が確実に得られる半導体記憶装置の製造方法を提供する
ことを目的とする。
導体記憶装置の製造方法における問題点を解決すること
をその目的とする。即ち本発明の課題は、筒状キャパシ
タの高さをあまり高くせずに、所望のキャパシタの容量
が確実に得られる半導体記憶装置の製造方法を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、上述の課題を解決するために提案するも
のであり、筒状キャパシタを持つ記憶ノード電極を有す
る半導体記憶装置の製造方法において、層間絶縁膜上に
ＳｉＮ膜を形成する工程と、ＳｉＮ膜上に導電体膜を堆
積する工程と、導電体膜上に、膜厚方向の膜質が略周期
的に変化する絶縁膜を堆積する工程と、異方性エッチン
グにより、絶縁膜と導電体膜をパターニングして柱状部
を形成する工程と、柱状部の絶縁膜を等方性エッチング
によりエッチングして、柱状部の絶縁膜側壁を凹凸表面
とする工程と、筒状キャパシタの一方の電極とする導電
体膜を堆積する工程と、筒状キャパシタの一方の電極と
する導電体膜を異方性エッチングによりエッチバックし
て、柱状部側壁に筒状導電体膜を形成する工程と、筒状
キャパシタの絶縁膜を堆積する工程と、筒状キャパシタ
の他方の電極とする導電体膜を堆積する工程とを有する
ことを特徴とするものである。
の製造方法は、上述の課題を解決するために提案するも
のであり、筒状キャパシタを持つ記憶ノード電極を有す
る半導体記憶装置の製造方法において、層間絶縁膜上に
ＳｉＮ膜を形成する工程と、ＳｉＮ膜上に導電体膜を堆
積する工程と、導電体膜上に、膜厚方向の膜質が略周期
的に変化する絶縁膜を堆積する工程と、異方性エッチン
グにより、絶縁膜と導電体膜をパターニングして柱状部
を形成する工程と、柱状部の絶縁膜を等方性エッチング
によりエッチングして、柱状部の絶縁膜側壁を凹凸表面
とする工程と、筒状キャパシタの一方の電極とする導電
体膜を堆積する工程と、筒状キャパシタの一方の電極と
する導電体膜を異方性エッチングによりエッチバックし
て、柱状部側壁に筒状導電体膜を形成する工程と、筒状
キャパシタの絶縁膜を堆積する工程と、筒状キャパシタ
の他方の電極とする導電体膜を堆積する工程とを有する
ことを特徴とするものである。
【００１５】本発明によれば、膜厚方向の膜質が略周期
的に変化する絶縁膜と導電体膜を異方性エッチングによ
りエッチングして形成する柱状部の絶縁膜側壁を、等方
性エッチングによるエッチングでの膜質の違いによるエ
ッチング速度差の利用により、凹凸表面とし、この絶縁
膜側壁の凹凸表面に沿って形成される筒状キャパシタの
一方の電極と、この電極表面に沿って形成される筒状キ
ャパシタの絶縁膜と、この絶縁膜に沿って形成される筒
状キャパシタの他方の電極とで構成される筒状キャパシ
タは、筒状キャパシタの電極面積が増加してキャパシタ
の容量が増加する。従って、筒状キャパシタの高さをあ
まり高くせずに、所望のキャパシタの容量が確実に得ら
れ、高集積化した半導体記憶装置の作製が可能となる。
的に変化する絶縁膜と導電体膜を異方性エッチングによ
りエッチングして形成する柱状部の絶縁膜側壁を、等方
性エッチングによるエッチングでの膜質の違いによるエ
ッチング速度差の利用により、凹凸表面とし、この絶縁
膜側壁の凹凸表面に沿って形成される筒状キャパシタの
一方の電極と、この電極表面に沿って形成される筒状キ
ャパシタの絶縁膜と、この絶縁膜に沿って形成される筒
状キャパシタの他方の電極とで構成される筒状キャパシ
タは、筒状キャパシタの電極面積が増加してキャパシタ
の容量が増加する。従って、筒状キャパシタの高さをあ
まり高くせずに、所望のキャパシタの容量が確実に得ら
れ、高集積化した半導体記憶装置の作製が可能となる。
【００１６】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図４および図５中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図４および図５中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
【００１７】実施例１ 本実施例は、メモリセルの記憶ノード電極が筒状キャパ
シタを有したＤＲＡＭの製造方法に本発明を適用した例
であり、これを図１、図２および図３を参照して説明す
る。まず、常法に準ずる製造方法により、ＤＲＡＭの構
成素子であるＭＯＳトランジスタ等を半導体基板１１に
形成し、半導体基板１１上には、層間絶縁膜１２を形成
する。次に、図１（ａ）に示すように、減圧ＣＶＤ法等
により、後述するポリシリコン膜１５のパターニング時
のエッチング阻止膜、例えばＳｉＮ膜１３を膜厚約２０
０ｎｍ程度堆積する。その後、記憶ノード電極部１の層
間絶縁膜１２とＳｉＮ膜１３に記憶ノード電極のコンタ
クトホール１４を形成し、更にその後記憶ノード電極と
する導電体膜、例えば不純物をドープしたポリシリコン
膜１５を、減圧ＣＶＤ法により堆積し、コンタクトホー
ル１４部やＳｉＮ膜１３上にポリシリコン膜１５を形成
する。
シタを有したＤＲＡＭの製造方法に本発明を適用した例
であり、これを図１、図２および図３を参照して説明す
る。まず、常法に準ずる製造方法により、ＤＲＡＭの構
成素子であるＭＯＳトランジスタ等を半導体基板１１に
形成し、半導体基板１１上には、層間絶縁膜１２を形成
する。次に、図１（ａ）に示すように、減圧ＣＶＤ法等
により、後述するポリシリコン膜１５のパターニング時
のエッチング阻止膜、例えばＳｉＮ膜１３を膜厚約２０
０ｎｍ程度堆積する。その後、記憶ノード電極部１の層
間絶縁膜１２とＳｉＮ膜１３に記憶ノード電極のコンタ
クトホール１４を形成し、更にその後記憶ノード電極と
する導電体膜、例えば不純物をドープしたポリシリコン
膜１５を、減圧ＣＶＤ法により堆積し、コンタクトホー
ル１４部やＳｉＮ膜１３上にポリシリコン膜１５を形成
する。
【００１８】なお、ポリシリコン膜１５表面を平坦化さ
せるため、ポリシリコン膜１５堆積後に、フォトレジス
トを塗布してエッチバックするか、又はポリシリコン膜
１５表面をＣＭＰしてもよい。更に又、ポリシリコン膜
１５表面を平坦化させるため、コンタクトホール１４に
ポリシリコン埋め込みプラグを形成し、その後にポリシ
リコン膜を形成するという、２段階の工程で、図１に示
すポリシリコン膜１５を形成してもよい。また、導電体
膜であるポリシリコン膜１５は、ポリシリコン膜を堆積
した後に、ボロン又はリンをポリシリコン膜に熱拡散さ
せて低抵抗化したポリシリコン膜であってもよい。
せるため、ポリシリコン膜１５堆積後に、フォトレジス
トを塗布してエッチバックするか、又はポリシリコン膜
１５表面をＣＭＰしてもよい。更に又、ポリシリコン膜
１５表面を平坦化させるため、コンタクトホール１４に
ポリシリコン埋め込みプラグを形成し、その後にポリシ
リコン膜を形成するという、２段階の工程で、図１に示
すポリシリコン膜１５を形成してもよい。また、導電体
膜であるポリシリコン膜１５は、ポリシリコン膜を堆積
した後に、ボロン又はリンをポリシリコン膜に熱拡散さ
せて低抵抗化したポリシリコン膜であってもよい。
【００１９】次に、図３に示すマルチガスヘッド方式の
常圧ＣＶＤ装置３０により、絶縁膜、例えばＣＶＤ酸化
膜５０を膜厚約６００ｎｍ程度堆積する。なお、このマ
ルチガスヘッド方式常圧ＣＶＤ装置３０は、半導体ウェ
ハ３１を載置して搬送する、加熱された搬送ベルト３２
と、この搬送ベルト３２を駆動する駆動部３３および反
応ガスを噴出させる複数の反応ガス噴出ヘッド３４、３
５、３６で概略構成されている。また、反応ガス噴出ヘ
ッド３４、３５、３６より噴出させる反応ガスは、例え
ばガス流量が１７ｓｃｃｍのＴＥＯＳ（Ｔｅｔｒａｅｔ
ｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）ガス、即ちＳｉ
（ＯＣ2 Ｈ5 ）4 ガスと、ガス流量が９０００ｓｃｃｍ
のＯ2 ガスで、濃度１０７ｍｇ／ｌのＯ3 を含むＯ2 ガ
スとする。
常圧ＣＶＤ装置３０により、絶縁膜、例えばＣＶＤ酸化
膜５０を膜厚約６００ｎｍ程度堆積する。なお、このマ
ルチガスヘッド方式常圧ＣＶＤ装置３０は、半導体ウェ
ハ３１を載置して搬送する、加熱された搬送ベルト３２
と、この搬送ベルト３２を駆動する駆動部３３および反
応ガスを噴出させる複数の反応ガス噴出ヘッド３４、３
５、３６で概略構成されている。また、反応ガス噴出ヘ
ッド３４、３５、３６より噴出させる反応ガスは、例え
ばガス流量が１７ｓｃｃｍのＴＥＯＳ（Ｔｅｔｒａｅｔ
ｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）ガス、即ちＳｉ
（ＯＣ2 Ｈ5 ）4 ガスと、ガス流量が９０００ｓｃｃｍ
のＯ2 ガスで、濃度１０７ｍｇ／ｌのＯ3 を含むＯ2 ガ
スとする。
【００２０】上述した常圧ＣＶＤ装置３０においては、
反応ガス噴出ヘッド３４、３５、３６より噴出した反応
ガスの各成分比率が、半導体ウェハ３１が載置される搬
送ベルト３２表面の搬送方向において、反応ガス噴出ヘ
ッド３４、３５、３６の直下領域と直下領域以外の領域
とでは多少異なる。そのため、形成されたＣＶＤ酸化膜
５０であるＳｉＯX のＸ値は２から少しずれた値となる
部分が周期的に入ったＣＶＤ酸化膜５０、即ち膜厚方向
に略周期的に膜質が変化した構成のＣＶＤ酸化膜５０が
形成される。
反応ガス噴出ヘッド３４、３５、３６より噴出した反応
ガスの各成分比率が、半導体ウェハ３１が載置される搬
送ベルト３２表面の搬送方向において、反応ガス噴出ヘ
ッド３４、３５、３６の直下領域と直下領域以外の領域
とでは多少異なる。そのため、形成されたＣＶＤ酸化膜
５０であるＳｉＯX のＸ値は２から少しずれた値となる
部分が周期的に入ったＣＶＤ酸化膜５０、即ち膜厚方向
に略周期的に膜質が変化した構成のＣＶＤ酸化膜５０が
形成される。
【００２１】なお、上述した常圧ＣＶＤ装置３０の反応
ガス噴出ヘッドを複数個、例えば４個設け、反応ガス噴
出ヘッドへ供給する反応ガス、例えばＳｉＨ4 ガスとＯ
2 ガスとの比率を一個置きに多少変えて、この常圧ＣＶ
Ｄ装置で複数回、例えば２回ＣＶＤを行って、膜厚が略
等しくて、膜質が交互に異なる８層の膜によるＣＶＤ酸
化膜５０を、全体の膜厚は約６００ｎｍ程度として、堆
積してもよい。
ガス噴出ヘッドを複数個、例えば４個設け、反応ガス噴
出ヘッドへ供給する反応ガス、例えばＳｉＨ4 ガスとＯ
2 ガスとの比率を一個置きに多少変えて、この常圧ＣＶ
Ｄ装置で複数回、例えば２回ＣＶＤを行って、膜厚が略
等しくて、膜質が交互に異なる８層の膜によるＣＶＤ酸
化膜５０を、全体の膜厚は約６００ｎｍ程度として、堆
積してもよい。
【００２２】次に、図１（ｃ）に示すように、ＲＩＥ等
の異方性エッチングによりＣＶＤ酸化膜５０とポリシリ
コン膜１５とをパターニングし、ＣＶＤ酸化膜５０とポ
リシリコン膜１５とによる柱状部５１を形成する。この
柱状部５１形成時のＣＶＤ酸化膜５０のエッチングは、
例えば平行平板型ＲＩＥ装置を用い、エッチング条件と
しては、Ｃ4 Ｆ8 ガスの流量を５０ｓｃｃｍ、圧力を２
Ｐａ、ＲＦパワー１２００Ｗで行う。また、ポリシリコ
ン膜１５のエッチングは、マイクロ波エッチング装置を
用い、エッチング条件としては、Ｃ2 Ｃｌ3 Ｆ3 ガスの
流量を６０ｓｃｃｍ、ＳＦ6 ガスの流量を１０ｓｃｃ
ｍ、圧力を１．３Ｐａ、ＲＦパワー１５０Ｗ、マイクロ
波パワー８５０Ｗで行う。
の異方性エッチングによりＣＶＤ酸化膜５０とポリシリ
コン膜１５とをパターニングし、ＣＶＤ酸化膜５０とポ
リシリコン膜１５とによる柱状部５１を形成する。この
柱状部５１形成時のＣＶＤ酸化膜５０のエッチングは、
例えば平行平板型ＲＩＥ装置を用い、エッチング条件と
しては、Ｃ4 Ｆ8 ガスの流量を５０ｓｃｃｍ、圧力を２
Ｐａ、ＲＦパワー１２００Ｗで行う。また、ポリシリコ
ン膜１５のエッチングは、マイクロ波エッチング装置を
用い、エッチング条件としては、Ｃ2 Ｃｌ3 Ｆ3 ガスの
流量を６０ｓｃｃｍ、ＳＦ6 ガスの流量を１０ｓｃｃ
ｍ、圧力を１．３Ｐａ、ＲＦパワー１５０Ｗ、マイクロ
波パワー８５０Ｗで行う。
【００２３】次に、図１（ｃ）に示すように、柱状部５
１のＣＶＤ酸化膜５０を等方性エッチング、例えばウェ
ットエッチング、例えばＨＦ：Ｈ2 Ｏ＝１：１００のフ
ッ酸溶液によるエッチング液でエッチングを行う。この
等方性エッチングによりエッチングされた、膜厚方向に
略周期的に膜質の変わるＣＶＤ酸化膜５０の側壁には、
膜質よりエッチング速度差により、凹凸表面が形成され
る。
１のＣＶＤ酸化膜５０を等方性エッチング、例えばウェ
ットエッチング、例えばＨＦ：Ｈ2 Ｏ＝１：１００のフ
ッ酸溶液によるエッチング液でエッチングを行う。この
等方性エッチングによりエッチングされた、膜厚方向に
略周期的に膜質の変わるＣＶＤ酸化膜５０の側壁には、
膜質よりエッチング速度差により、凹凸表面が形成され
る。
【００２４】次に、図２（ｄ）に示すように、記憶ノー
ド電極における筒状のキャパシタの一方の電極とする導
電体膜、例えば不純物をドープしたポリシリコン膜を、
減圧ＣＶＤ法により膜厚約１００ｎｍ程度堆積する。な
お、導電体膜である上述したポリシリコン膜は、ポリシ
リコン膜を堆積した後に、ボロン又はリンをポリシリコ
ン膜に熱拡散させて低抵抗化したポリシリコン膜であっ
てもよい。次に、異方性エッチング、例えば上述した柱
状部５１形成時のポリシリコン膜１５のエッチング時と
同様な異方性エッチングにより、ポリシリコン膜をエッ
チバックして、柱状部５１側壁に筒状ポリシリコン膜５
２を形成する。減圧ＣＶＤ法で堆積するポリシリコン膜
は、柱状部５１のＣＶＤ酸化膜５０側壁の凹凸表面にも
ほぼ等しい膜厚で堆積するため、この筒状ポリシリコン
膜５２表面も凹凸表面となる。
ド電極における筒状のキャパシタの一方の電極とする導
電体膜、例えば不純物をドープしたポリシリコン膜を、
減圧ＣＶＤ法により膜厚約１００ｎｍ程度堆積する。な
お、導電体膜である上述したポリシリコン膜は、ポリシ
リコン膜を堆積した後に、ボロン又はリンをポリシリコ
ン膜に熱拡散させて低抵抗化したポリシリコン膜であっ
てもよい。次に、異方性エッチング、例えば上述した柱
状部５１形成時のポリシリコン膜１５のエッチング時と
同様な異方性エッチングにより、ポリシリコン膜をエッ
チバックして、柱状部５１側壁に筒状ポリシリコン膜５
２を形成する。減圧ＣＶＤ法で堆積するポリシリコン膜
は、柱状部５１のＣＶＤ酸化膜５０側壁の凹凸表面にも
ほぼ等しい膜厚で堆積するため、この筒状ポリシリコン
膜５２表面も凹凸表面となる。
【００２５】次に、図２（ｅ）に示すように、ウェット
エッチング法により、柱状部５１のＣＶＤ酸化膜５０を
除去する。この様にして、筒状キャパシタの一方の電極
である、凹凸表面を持つ筒状ポリシリコン膜５２が形成
される。
エッチング法により、柱状部５１のＣＶＤ酸化膜５０を
除去する。この様にして、筒状キャパシタの一方の電極
である、凹凸表面を持つ筒状ポリシリコン膜５２が形成
される。
【００２６】次に、図２（ｆ）に示すように、窒素雰囲
気中の熱処理により、筒状ポリシリコン膜５２やポリシ
リコン膜１５の表面の窒化処理をした後、減圧ＣＶＤ法
によりキャパシタの絶縁膜、例えばＳｉＮ薄膜５３を膜
厚約５ｎｍ程度堆積する。その後、筒状ポリシリコン膜
５２とポリシリコン膜１５より成る、記憶ノード電極で
あるキャパシタの電極と対向する他方の電極となる導電
体膜、例えば不純物をドープしたポリシリコン膜５４を
膜厚約１００ｎｍ程度堆積する。なお、導電体膜である
上述したポリシリコン膜５４は、ポリシリコン膜を堆積
した後に、ボロン又はリンをポリシリコン膜に熱拡散さ
せて低抵抗化したポリシリコン膜であってもよい。その
後は、図面を省略するが、常法に準ずる製造方法によ
り、ＤＲＡＭを作製する。
気中の熱処理により、筒状ポリシリコン膜５２やポリシ
リコン膜１５の表面の窒化処理をした後、減圧ＣＶＤ法
によりキャパシタの絶縁膜、例えばＳｉＮ薄膜５３を膜
厚約５ｎｍ程度堆積する。その後、筒状ポリシリコン膜
５２とポリシリコン膜１５より成る、記憶ノード電極で
あるキャパシタの電極と対向する他方の電極となる導電
体膜、例えば不純物をドープしたポリシリコン膜５４を
膜厚約１００ｎｍ程度堆積する。なお、導電体膜である
上述したポリシリコン膜５４は、ポリシリコン膜を堆積
した後に、ボロン又はリンをポリシリコン膜に熱拡散さ
せて低抵抗化したポリシリコン膜であってもよい。その
後は、図面を省略するが、常法に準ずる製造方法によ
り、ＤＲＡＭを作製する。
【００２７】上述したＤＲＡＭの製造方法を用いれば、
筒状ポリシリコン膜５２とポリシリコン膜１５より成
る、記憶ノード電極であるキャパシタの一方の電極と、
ＳｉＮ薄膜５３によるキャパシタの絶縁膜と、ポリシリ
コン膜５４によるキャパシタの他方の電極とより構成さ
れるキャパシタは、凹凸表面を持つ筒状ポリシリコン膜
５２部でのキャパシタ電極面積が増加するため、筒状キ
ャパシタの高さをあまり高くせずに、所望のキャパシタ
の容量が確実に得られる。
筒状ポリシリコン膜５２とポリシリコン膜１５より成
る、記憶ノード電極であるキャパシタの一方の電極と、
ＳｉＮ薄膜５３によるキャパシタの絶縁膜と、ポリシリ
コン膜５４によるキャパシタの他方の電極とより構成さ
れるキャパシタは、凹凸表面を持つ筒状ポリシリコン膜
５２部でのキャパシタ電極面積が増加するため、筒状キ
ャパシタの高さをあまり高くせずに、所望のキャパシタ
の容量が確実に得られる。
【００２８】実施例２ 本実施例は、メモリセルの記憶ノード電極が筒状キャパ
シタを有したＤＲＡＭの製造方法に本発明を適用した例
であり、実施例１の図１（ａ）に示すＣＶＤ酸化膜５０
の形成方法が異なる以外は実施例１と同様なので、同様
な部分の説明は省略する。本実施例のＣＶＤ酸化膜５０
の形成方法は、プラズマＣＶＤ装置を用いて略周期的に
膜質が変化するＣＶＤ酸化膜５０を形成するものであ
る。
シタを有したＤＲＡＭの製造方法に本発明を適用した例
であり、実施例１の図１（ａ）に示すＣＶＤ酸化膜５０
の形成方法が異なる以外は実施例１と同様なので、同様
な部分の説明は省略する。本実施例のＣＶＤ酸化膜５０
の形成方法は、プラズマＣＶＤ装置を用いて略周期的に
膜質が変化するＣＶＤ酸化膜５０を形成するものであ
る。
【００２９】ＣＶＤ酸化膜５０の形成方法は、例えば、
ＣＶＤ酸化膜５０を膜厚約６００ｎｍ程度堆積する場合
に、下記の第１のプラズマＣＶＤ条件と第２のプラズマ
ＣＶＤ条件によるプラズマＣＶＤを交互に繰り返し行
い、例えば各々のプラズマＣＶＤ条件により約１００ｎ
ｍの膜厚を堆積するプラズマＣＶＤを交互に３回づつ行
う。 〔第１のプラズマＣＶＤ条件〕 ＴＥＯＳガス流量 ： ８００ ｓｃｃｍ Ｏ2 ガス流量 ： ６００ ｓｃｃｍ 圧力 ： １１３３ Ｐａ 基板温度 ： ４００ °Ｃ ＲＦパワー ： ７００ Ｗ 〔第２のプラズマＣＶＤ条件〕 ＴＥＯＳガス流量 ： ６００ ｓｃｃｍ Ｏ2 ガス流量 ： ６００ ｓｃｃｍ 圧力 ： １１３３ Ｐａ 基板温度 ： ４００ °Ｃ ＲＦパワー ： ７００ Ｗ
ＣＶＤ酸化膜５０を膜厚約６００ｎｍ程度堆積する場合
に、下記の第１のプラズマＣＶＤ条件と第２のプラズマ
ＣＶＤ条件によるプラズマＣＶＤを交互に繰り返し行
い、例えば各々のプラズマＣＶＤ条件により約１００ｎ
ｍの膜厚を堆積するプラズマＣＶＤを交互に３回づつ行
う。 〔第１のプラズマＣＶＤ条件〕 ＴＥＯＳガス流量 ： ８００ ｓｃｃｍ Ｏ2 ガス流量 ： ６００ ｓｃｃｍ 圧力 ： １１３３ Ｐａ 基板温度 ： ４００ °Ｃ ＲＦパワー ： ７００ Ｗ 〔第２のプラズマＣＶＤ条件〕 ＴＥＯＳガス流量 ： ６００ ｓｃｃｍ Ｏ2 ガス流量 ： ６００ ｓｃｃｍ 圧力 ： １１３３ Ｐａ 基板温度 ： ４００ °Ｃ ＲＦパワー ： ７００ Ｗ
【００３０】上記の様にして、ＣＶＤ酸化膜５０を形成
すれば、膜厚方向に略周期的に膜質が変化した構成のＣ
ＶＤ酸化膜５０が形成される。このＣＶＤ酸化膜５０を
用い、その後実施例１で説明した工程によりＤＲＡＭを
作製すれば、凹凸表面を持つ筒状ポリシリコン膜５２が
得られて、筒状ポリシリコン膜５２部でのキャパシタ電
極面積が増加するので、筒状キャパシタの高さをあまり
高くせずに、所望のキャパシタの容量が確実に得られ
る。
すれば、膜厚方向に略周期的に膜質が変化した構成のＣ
ＶＤ酸化膜５０が形成される。このＣＶＤ酸化膜５０を
用い、その後実施例１で説明した工程によりＤＲＡＭを
作製すれば、凹凸表面を持つ筒状ポリシリコン膜５２が
得られて、筒状ポリシリコン膜５２部でのキャパシタ電
極面積が増加するので、筒状キャパシタの高さをあまり
高くせずに、所望のキャパシタの容量が確実に得られ
る。
【００３１】実施例３ 本実施例は、メモリセルの記憶ノード電極が筒状キャパ
シタを有したＤＲＡＭの製造方法に本発明を適用した例
であり、実施例１の図１（ａ）に示すＣＶＤ酸化膜５０
の形成方法が異なる以外は実施例１と同様なので、同様
な部分の説明は省略する。本実施例のＣＶＤ酸化膜５０
の形成方法は、例えば常圧ＣＶＤ装置を用い、まず反応
ガスとしてＳｉＨ4 ガス、Ｂ2 Ｈ6 ガス、ＰＨ3 ガスお
よびＯ2 ガスを用いたＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐ
ｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積し、続
いて反応ガスとしてＳｉＨ4 ガスとＯ2 ガスを用いた、
ＳｉＯ2 成分のみのＣＶＤ酸化膜を堆積し、その後上述
したＢＰＳＧ膜堆積、ＣＶＤ酸化膜堆積を繰り返し行
い、ＢＰＳＧ膜とＣＶＤ酸化膜とを交互に積み重ねる。
このＢＰＳＧ膜やＣＶＤ酸化膜の膜厚は、例えば各々約
１００ｎｍ程度とし、ＣＶＤ酸化膜５０全体の膜厚とし
て約６００ｎｍ程度とする。
シタを有したＤＲＡＭの製造方法に本発明を適用した例
であり、実施例１の図１（ａ）に示すＣＶＤ酸化膜５０
の形成方法が異なる以外は実施例１と同様なので、同様
な部分の説明は省略する。本実施例のＣＶＤ酸化膜５０
の形成方法は、例えば常圧ＣＶＤ装置を用い、まず反応
ガスとしてＳｉＨ4 ガス、Ｂ2 Ｈ6 ガス、ＰＨ3 ガスお
よびＯ2 ガスを用いたＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐ
ｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積し、続
いて反応ガスとしてＳｉＨ4 ガスとＯ2 ガスを用いた、
ＳｉＯ2 成分のみのＣＶＤ酸化膜を堆積し、その後上述
したＢＰＳＧ膜堆積、ＣＶＤ酸化膜堆積を繰り返し行
い、ＢＰＳＧ膜とＣＶＤ酸化膜とを交互に積み重ねる。
このＢＰＳＧ膜やＣＶＤ酸化膜の膜厚は、例えば各々約
１００ｎｍ程度とし、ＣＶＤ酸化膜５０全体の膜厚とし
て約６００ｎｍ程度とする。
【００３２】上記の様にして、ＣＶＤ酸化膜５０を形成
すれば、膜厚方向に略周期的に膜質が変化した構成のＣ
ＶＤ酸化膜５０が形成される。このＣＶＤ酸化膜５０を
用い、その後実施例１で説明した工程によりＤＲＡＭを
作製すれば、凹凸表面を持つ筒状ポリシリコン膜５２が
得られて、筒状ポリシリコン膜５２部でのキャパシタ電
極面積が増加するので、筒状キャパシタの高さをあまり
高くせずに、所望のキャパシタの容量が確実に得られ
る。
すれば、膜厚方向に略周期的に膜質が変化した構成のＣ
ＶＤ酸化膜５０が形成される。このＣＶＤ酸化膜５０を
用い、その後実施例１で説明した工程によりＤＲＡＭを
作製すれば、凹凸表面を持つ筒状ポリシリコン膜５２が
得られて、筒状ポリシリコン膜５２部でのキャパシタ電
極面積が増加するので、筒状キャパシタの高さをあまり
高くせずに、所望のキャパシタの容量が確実に得られ
る。
【００３３】以上、本発明を３例の実施例により説明し
たが、本発明はこの実施例に何ら限定されるものではな
い。例えば、本発明の実施例では、筒状キャパシタの電
極とする導電体膜をポリシリコン膜として説明したが、
Ｗ、Ｍｏ等の高融点金属やＣｕ等の金属の導電体膜を用
いてもよい。また、本発明の実施例では、柱状部のＣＶ
Ｄ酸化膜側壁の凹凸形成時の等方性エッチングをフッ酸
系溶液によるウェットエッチングとして説明したが、等
方性のプラズマエッチングを用いてもよい。その他、本
発明の技術的思想の範囲内で、プロセス装置やプロセス
条件は適宜変更が可能である。
たが、本発明はこの実施例に何ら限定されるものではな
い。例えば、本発明の実施例では、筒状キャパシタの電
極とする導電体膜をポリシリコン膜として説明したが、
Ｗ、Ｍｏ等の高融点金属やＣｕ等の金属の導電体膜を用
いてもよい。また、本発明の実施例では、柱状部のＣＶ
Ｄ酸化膜側壁の凹凸形成時の等方性エッチングをフッ酸
系溶液によるウェットエッチングとして説明したが、等
方性のプラズマエッチングを用いてもよい。その他、本
発明の技術的思想の範囲内で、プロセス装置やプロセス
条件は適宜変更が可能である。
【００３４】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置の製造方法は、筒状キャパシタを形成
するための、柱状部のＣＶＤ酸化膜の膜質を膜厚方向に
略周期的に変化させ、膜質の違いよるエッチング速度差
を利用して、柱状部のＣＶＤ酸化膜側壁を凹凸表面に
し、このＣＶＤ酸化膜側壁の凹凸表面に沿った筒状キャ
パシタの電極を形成することで、キャパシタ電極面積を
増加させることができ、筒状キャパシタの高さをあまり
高くせずに、所望のキャパシタの容量が確実に得られ
る。従って、フォトリソグラフィの制約範囲内で、高集
積化した半導体記憶装置の作製が可能となる。
の半導体記憶装置の製造方法は、筒状キャパシタを形成
するための、柱状部のＣＶＤ酸化膜の膜質を膜厚方向に
略周期的に変化させ、膜質の違いよるエッチング速度差
を利用して、柱状部のＣＶＤ酸化膜側壁を凹凸表面に
し、このＣＶＤ酸化膜側壁の凹凸表面に沿った筒状キャ
パシタの電極を形成することで、キャパシタ電極面積を
増加させることができ、筒状キャパシタの高さをあまり
高くせずに、所望のキャパシタの容量が確実に得られ
る。従って、フォトリソグラフィの制約範囲内で、高集
積化した半導体記憶装置の作製が可能となる。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明する、半導体記憶装置の記憶ノード部の概略断面
図で、（ａ）は膜厚方向に略周期的に膜質の変化したＣ
ＶＤ酸化膜を堆積した状態、（ｂ）はＣＶＤ酸化膜とポ
リシリコン膜を異方性エッチングして柱状部を形成した
状態、（ｃ）は柱状部のＣＶＤ酸化膜を等方性エッチン
グして、ＣＶＤ酸化膜側壁を凹凸表面とした状態であ
る。
に説明する、半導体記憶装置の記憶ノード部の概略断面
図で、（ａ）は膜厚方向に略周期的に膜質の変化したＣ
ＶＤ酸化膜を堆積した状態、（ｂ）はＣＶＤ酸化膜とポ
リシリコン膜を異方性エッチングして柱状部を形成した
状態、（ｃ）は柱状部のＣＶＤ酸化膜を等方性エッチン
グして、ＣＶＤ酸化膜側壁を凹凸表面とした状態であ
る。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明する、半導体記憶装置の記憶ノード部の概略断面
図で、（ｄ）はポリシリコン膜を堆積した後、エッチバ
ックして柱状部側壁に筒状ポリシリコン膜を形成した状
態、（ｅ）は柱状部のＣＶＤ酸化膜をウェットエッチン
グで除去した状態、（ｆ）はＳｉＮ膜を堆積し、その後
ポリシリコン膜を堆積した状態である。
に説明する、半導体記憶装置の記憶ノード部の概略断面
図で、（ｄ）はポリシリコン膜を堆積した後、エッチバ
ックして柱状部側壁に筒状ポリシリコン膜を形成した状
態、（ｅ）は柱状部のＣＶＤ酸化膜をウェットエッチン
グで除去した状態、（ｆ）はＳｉＮ膜を堆積し、その後
ポリシリコン膜を堆積した状態である。
【図３】膜厚方向に略周期的に膜質の変化したＣＶＤ酸
化膜を堆積するための、マルチガスヘッド方式の常圧Ｃ
ＶＤ装置の概略図である。
化膜を堆積するための、マルチガスヘッド方式の常圧Ｃ
ＶＤ装置の概略図である。
【図４】従来例の半導体記憶装置の製造方法の工程の前
半を工程順に説明する、半導体記憶装置の記憶ノード部
の概略断面図で、（ａ）はポリシリコン膜を堆積し、そ
の後ＣＶＤ酸化膜を堆積した状態、（ｂ）はＣＶＤ酸化
膜とポリシリコン膜を異方性エッチングして柱状部を形
成し、その後ポリシリコン膜を堆積した状態、（ｃ）は
ポリシリコン膜をエッチバックし、筒状ポリシリコン膜
を形成した状態である。
半を工程順に説明する、半導体記憶装置の記憶ノード部
の概略断面図で、（ａ）はポリシリコン膜を堆積し、そ
の後ＣＶＤ酸化膜を堆積した状態、（ｂ）はＣＶＤ酸化
膜とポリシリコン膜を異方性エッチングして柱状部を形
成し、その後ポリシリコン膜を堆積した状態、（ｃ）は
ポリシリコン膜をエッチバックし、筒状ポリシリコン膜
を形成した状態である。
【図５】従来例の半導体記憶装置の製造方法の工程の後
半を工程順に説明する、半導体記憶装置の記憶ノード部
の概略断面図で、（ｄ）は柱状部のＣＶＤ酸化膜をウェ
ットエッチングで除去した状態、（ｅ）はＳｉＮ膜を堆
積し、その後ポリシリコン膜を堆積した状態である。
半を工程順に説明する、半導体記憶装置の記憶ノード部
の概略断面図で、（ｄ）は柱状部のＣＶＤ酸化膜をウェ
ットエッチングで除去した状態、（ｅ）はＳｉＮ膜を堆
積し、その後ポリシリコン膜を堆積した状態である。
１…記憶ノード電極部、１１…半導体基板、１２…層間
絶縁膜、１３…ＳｉＮ膜、１４…コンタクトホール、１
５，１８，２１，５４…ポリシリコン膜、１６，５０…
ＣＶＤ酸化膜、１７、５１…柱状部、１９，５２…筒状
ポリシリコン膜、２０，５３…ＳｉＮ薄膜、３０…常圧
ＣＶＤ装置、３１…半導体ウェハ、３２…搬送ベルト、
３３…駆動部、３４，３５，３６…反応ガス噴出ヘッド
絶縁膜、１３…ＳｉＮ膜、１４…コンタクトホール、１
５，１８，２１，５４…ポリシリコン膜、１６，５０…
ＣＶＤ酸化膜、１７、５１…柱状部、１９，５２…筒状
ポリシリコン膜、２０，５３…ＳｉＮ薄膜、３０…常圧
ＣＶＤ装置、３１…半導体ウェハ、３２…搬送ベルト、
３３…駆動部、３４，３５，３６…反応ガス噴出ヘッド
Claims (5)
- 【請求項１】 筒状キャパシタを持つ記憶ノード電極を
有する半導体記憶装置の製造方法において、 層間絶縁膜上にＳｉＮ膜を形成する工程と、 前記ＳｉＮ膜上に導電体膜を堆積する工程と、 前記導電体膜上に、膜厚方向の膜質が略周期的に変化す
る絶縁膜を堆積する工程と、 異方性エッチングにより、前記絶縁膜と前記導電体膜を
パターニングして柱状部を形成する工程と、 前記柱状部の前記絶縁膜を等方性エッチングによりエッ
チングして、前記柱状部の前記絶縁膜側壁を凹凸表面と
する工程と、 前記筒状キャパシタの一方の電極とする導電体膜を堆積
する工程と、 前記筒状キャパシタの一方の電極とする前記導電体膜を
異方性エッチングによりエッチバックして、前記柱状部
側壁に筒状導電体膜を形成する工程と、 前記筒状キャパシタの絶縁膜を堆積する工程と、 前記筒状キャパシタの他方の電極とする導電体膜を堆積
する工程とを有することを特徴とする半導体記憶装置の
製造方法。 - 【請求項２】 膜厚方向の膜質が略周期的に変化する前
記絶縁膜は、マルチガス方式の常圧ＣＶＤ法により形成
するＣＶＤ酸化膜であることを特徴とする、請求項１に
記載の半導体記憶装置の製造方法。 - 【請求項３】 膜厚方向の膜質が略周期的に変化する前
記絶縁膜は、減圧ＣＶＤ装置を用い、シラン系ガスと酸
化性ガスの流量比を周期的に変化させて形成するＣＶＤ
酸化膜であることを特徴とする、請求項１に記載の半導
体記憶装置の製造方法。 - 【請求項４】 膜厚方向の膜質が略周期的に変化する前
記絶縁膜は、ＣＶＤ法により、ボロンおよびリンのう
ち、少なくともいずれか一方を含むＣＶＤ酸化膜と、Ｓ
ｉＯ2 成分のみのＣＶＤ酸化膜とを交互に積み重ねて形
成する絶縁膜であることを特徴とする、請求項１に記載
の半導体記憶装置の製造方法。 - 【請求項５】 前記等方性エッチングは、フッ素系溶液
によるエッチングであることを特徴とする、請求項１に
記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094079A JPH10289981A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094079A JPH10289981A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289981A true JPH10289981A (ja) | 1998-10-27 |
Family
ID=14100489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094079A Pending JPH10289981A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289981A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000053550A (ko) * | 1999-01-21 | 2000-08-25 | 가네꼬 히사시 | 내부 및 외부 불균일면을 갖는 하부전극으로 형성된캐패시터 및 그 제조방법 |
| US6451663B1 (en) * | 2000-10-27 | 2002-09-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a cylindrical storage node in a semiconductor device |
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| KR100583640B1 (ko) * | 1998-12-15 | 2008-01-09 | 삼성전자주식회사 | 디램 셀 커패시터의 제조 방법_ |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
-
1997
- 1997-04-11 JP JP9094079A patent/JPH10289981A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583640B1 (ko) * | 1998-12-15 | 2008-01-09 | 삼성전자주식회사 | 디램 셀 커패시터의 제조 방법_ |
| KR20000053550A (ko) * | 1999-01-21 | 2000-08-25 | 가네꼬 히사시 | 내부 및 외부 불균일면을 갖는 하부전극으로 형성된캐패시터 및 그 제조방법 |
| US6451663B1 (en) * | 2000-10-27 | 2002-09-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a cylindrical storage node in a semiconductor device |
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6063683A (en) | Method of fabricating a self-aligned crown-shaped capacitor for high density DRAM cells | |
| US6395602B2 (en) | Method of forming a capacitor | |
| JPH08340093A (ja) | 極薄スタック・キャパシタ構造 | |
| US5656529A (en) | Method for manufacturing highly-integrated capacitor | |
| JPH11121713A (ja) | 半導体集積回路装置およびその製造方法 | |
| US5933723A (en) | Capacitor constructions and semiconductor processing method of forming capacitor constructions | |
| US6479855B1 (en) | Capacitor and conductive line constructions and semiconductor processing methods of forming capacitors and conductive lines | |
| KR20010019207A (ko) | 고용량을 갖는 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법 | |
| US6015734A (en) | Method for improving the yield on dynamic random access memory (DRAM) with cylindrical capacitor structures | |
| US6025246A (en) | Methods for fabricating microelectronic capacitor structures | |
| US5677225A (en) | Process for forming a semiconductor memory cell | |
| US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
| US6927445B2 (en) | Method to form a corrugated structure for enhanced capacitance | |
| JPH10289981A (ja) | 半導体記憶装置の製造方法 | |
| US5783848A (en) | Memory cell | |
| US6767786B1 (en) | Method for forming bottle trenches by liquid phase oxide deposition | |
| US6232648B1 (en) | Extended self-aligned crown-shaped rugged capacitor for high density DRAM cells | |
| US6815356B2 (en) | Method for forming bottle trench | |
| US6580112B2 (en) | Method for fabricating an open can-type stacked capacitor on an uneven surface | |
| US5710074A (en) | Increased surface area of an STC structure via the use of a storage node electrode comprised of polysilicon mesas and polysilicon sidewall spacers | |
| JPH11274431A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6140203A (en) | Capacitor constructions and semiconductor processing method of forming capacitor constructions | |
| JPH1154614A (ja) | 半導体装置及びその製造方法 | |
| JPH1197641A (ja) | 半導体記憶装置の製造方法 | |
| US6214687B1 (en) | Method of forming a capacitor and a capacitor construction |