JPH11121713A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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安浩 菅原
Misuzu Kanai
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Abstract

(57)【要約】 【課題】 256MbitDRAM以降のメモリセルの
キャパシタの蓄積容量を確保する。 【解決手段】 半導体基板1の主面上に形成されたメモ
リセル選択用MISFETQsに直列に接続され、下部
電極54、容量絶縁膜58および上部電極59を備えた
情報蓄積用容量素子Cで構成されるメモリセルを有する
DRAMを含む半導体集積回路装置であって、下部電極
54を二酸化ルテニウム(RuO2 )を主成分とする導
電材から構成し、容量絶縁膜58を、結晶化された五酸
化タンタル(Ta2 5 )で構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、DRAM(Dynami
c Random Access Memory)の蓄積容量の増大に適用して
有効な技術に関するものである。
【0002】
【従来の技術】DRAMのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、1個のメモリセル選
択用MISFET(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された1個
の情報蓄積用容量素子(キャパシタ)とで構成されてい
る。メモリセル選択用MISFETは、周囲を素子分離
領域で囲まれた活性領域に形成され、主としてゲート酸
化膜、ワード線と一体に構成されたゲート電極およびソ
ース、ドレインを構成する一対の半導体領域で構成され
ている。ビット線は、メモリセル選択用MISFETの
上部に配置され、その延在方向に隣接する2個のメモリ
セル選択用MISFETによって共有されるソース、ド
レインの一方と電気的に接続されている。情報蓄積用容
量素子は、同じくメモリセル選択用MISFETの上部
に配置され、上記ソース、ドレインの他方と電気的に接
続されている。
【0003】特開平7−7084号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のD
RAMを開示している。この公報に記載されたDRAM
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量(Cs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極(蓄積電極)を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極(プレート電極)とを形
成している。
【0004】また、特願昭62−198043号公報お
よび特願昭63−10635号公報には、情報蓄積用容
量素子の下部電極として多結晶シリコン膜を用い、多結
晶シリコン膜のCVD法による成膜時に、その初期段階
において下地の表面状態に依存して粒状シリコン多結晶
が成長する現象、あるいは、多結晶シリコン膜のウェッ
トエッチングが均一には進まず表面に凹凸が生じる現象
を利用して下部電極表面に微少な凹凸を形成し、その表
面積の増加を図り、蓄積容量の確保を図る技術が開示さ
れている。
【0005】さらに、特開平8−167702号公報に
は、フィン形状を有する第1電極(下部電極)と第2電
極(上部電極)とそれら第1および第2電極との間に形
成された誘電物質とからなるキャパシタ(情報蓄積用容
量素子)において、第1電極をルテニウム酸化物等から
なる物質により構成し、誘電物質を五酸化タンタル等か
らなる物質により構成して、五酸化タンタル等の高い誘
電率により蓄積容量を確保する技術が開示されている。
【0006】
【発明が解決しようとする課題】しかし、情報蓄積用容
量素子の下部電極を円筒形状とし、その表面積を増加す
る特開平7−7084号公報記載の方法、あるいはその
表面に微少な凹凸を形成してその表面積を増加する特願
昭62−198043号公報または特願昭63−106
35号公報記載の方法を用いたとしても、集積度向上の
要求はメモリセル面積の更なる縮小を要求し、それに伴
う蓄積容量値の確保が困難となる。このため、さらに下
部電極の表面積を増大する必要があるが、円筒形状の高
さの増加は、下部電極の機械的強度の確保の困難性、お
よび、メモリセルアレイ領域と周辺回路領域との下部電
極の高さに起因する段差の発生が問題となり自ずと限界
が存在する。また、表面に微細な凹凸を形成する方法に
おいてもシリコンの表面状態あるいは物性に依存し、や
はり限界がある。
【0007】そこで、下部電極の形状的な対処による限
界を克服する方策として、特開平8−167702号公
報に記載されているように五酸化タンタル等の高誘電率
材料を情報蓄積用容量素子のキャパシタ絶縁膜の用いる
技術を検討する必要があるが、前記公報記載の技術では
キャパシタ絶縁膜としてシリコン酸化膜に換算した厚さ
(換算膜厚)で2.5nm以上の酸化タンタル膜を用いて
いる。このようなキャパシタ絶縁膜では、依然として2
56MbitDRAM以降のメモリセルのキャパシタ容
量を確保することは困難であり、下部電極の構造をフィ
ン型等に複雑化して有効表面積を得なければならないと
いう課題が残る。
【0008】また、酸化タンタル膜をキャパシタ絶縁膜
に用いる場合には、下部電極の材料としてシリコン(多
結晶シリコン膜)を用いることが困難である。すなわ
ち、酸化タンタル膜の被膜形成中に酸素雰囲気に曝され
たシリコンが酸化されて下部電極と酸化タンタル膜との
界面に低誘電率のシリコン酸化膜が形成され、容量絶縁
膜の実質的な膜厚を厚くし、また、容量絶縁膜の実質的
な誘電率を低下させて蓄積電荷量を低下させてしまうた
めである。このため、特開平8−167702号公報に
は、上記低誘電率層の生成を防止できる下部電極の材料
として、酸化ルテニウムが例示されている。
【0009】しかしながら、酸化ルテニウムの代表的な
形成方法であるルテニウム(Ru)膜のスパッタ法によ
る堆積とその後の酸素処理による酸化反応により形成し
た場合には、後に説明するように被膜表面に凹凸が形成
され、キャパシタの信頼性を損なうという問題がある。
【0010】本発明の目的は、256MbitDRAM
以降のメモリセルのキャパシタの蓄積容量を確保できる
技術を提供することにある。
【0011】また、本発明の目的は、情報蓄積用容量素
子の容量絶縁膜に酸化タンタル膜を用い、酸素雰囲気に
おける熱処理を施しても実効的な容量絶縁膜の誘電率の
低下および膜厚の増加を来すことがない技術を提供する
ことにある。
【0012】また、本発明の目的は、情報蓄積用容量素
子の下部電極表面を平坦化する技術を提供し、情報蓄積
用容量素子の信頼性を向上することにある。
【0013】また、本発明の目的は、下部電極の形状を
単純化し、その形成工程の簡略化を実現できる技術を提
供することにある。
【0014】また、本発明の目的は、情報蓄積用容量素
子の容量絶縁膜の絶縁性の向上、すなわちリーク電流の
低減を図る技術を提供し、情報蓄積用容量素子の性能と
信頼性の向上を図ることにある。
【0015】また、本発明の目的は、情報蓄積用容量素
子の上部電極の材料を最適化し、信頼性の高い情報蓄積
用容量素子を提供することにある。
【0016】また、本発明の目的は、情報蓄積用容量素
子の蓄積電荷量を増加し、DRAMのリフレッシュマー
ジンを増加して半導体集積回路装置の低電圧化、低電力
化を図ることにある。
【0017】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0018】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0019】本発明の半導体集積回路装置は、半導体基
板の主面上に形成されたメモリセル選択用MISFET
およびメモリセル選択用MISFETに直列に接続さ
れ、下部電極、容量絶縁膜および上部電極を備えた情報
蓄積用容量素子で構成されるメモリセルを有するDRA
Mを含む半導体集積回路装置であって、下部電極が二酸
化ルテニウム(RuO2 )を主成分とする導電材からな
り、容量絶縁膜が結晶化された五酸化タンタル(Ta2
5 )からなるものである。
【0020】このような半導体集積回路装置によれば、
下部電極が二酸化ルテニウムを主成分とする導電材から
なるため、容量絶縁膜として酸化雰囲気で形成される五
酸化タンタルを用いても、下部電極と容量絶縁膜との境
界面にシリコン酸化膜等の低い誘電率の被膜が形成され
ず、容量絶縁膜の高い誘電率と実質的な膜厚増加の防止
を図ることができる。さらに、後に説明する五酸化タン
タル膜の熱処理、すなわち、容量絶縁膜である五酸化タ
ンタル膜の結晶化を図るための酸化性雰囲気での五酸化
タンタル膜の熱処理を施しても下部電極と容量絶縁膜と
の境界面にシリコン酸化膜等の低い誘電率の被膜が形成
されない。なお、安定なルテニウムの酸化物は二酸化ル
テニウム(RuO2 )に限られるため、どのような製造
方法を用いても、安定に導電体である二酸化ルテニウム
(RuO2 )が生成され、プロセスウィンドウを広くす
ることができるという効果もある。たとえば、窒化チタ
ンを下部電極に用いた場合には窒化チタン膜と酸化タン
タル膜との界面に酸化チタン膜が形成され、酸化チタン
膜が導電性を示すものである場合には問題は生じない
が、化学量論比によっては不導体となる場合もあり、こ
のように界面生成物が不導体となる場合には容量絶縁膜
の実質的な膜厚を増加し好ましくない。しかし、酸化ル
テニウムを下部電極に用いる場合には、このような不具
合は生じない。
【0021】また、本発明の半導体集積回路装置では、
容量絶縁膜が結晶化された五酸化タンタル(Ta
2 5 )からなるため、非晶質な酸化タンタルの比誘電
率(20〜25)に比較してその比誘電率が40〜50
と高く、同一膜厚で形成した場合の情報蓄積用容量素子
の蓄積容量を大幅に増加することができる。この結果、
下部電極の構造をフィン型あるいは円筒型にすることな
く、256MbitDRAMあるいは1GbitDRA
Mで必要な情報蓄積用容量素子の容量値を確保すること
ができる。
【0022】また、本発明の半導体集積回路装置は、前
記下部電極の表面粗さを中心線平均粗さ(Ra)で表し
た値で1nm以下とするものである。
【0023】このような半導体集積回路装置によれば、
下部電極の表面の粗さが中心線平均粗さ(Ra)で表現
した値で1nm以下となるため、たとえば容量絶縁膜の
膜厚(5〜15nm)に比較して十分な平坦性を確保で
きる。仮に下部電極の表面にたとえばRa=20nm程
度の凹凸が存在する場合には、容量絶縁膜に好ましくな
い電界の集中や容量絶縁膜の膜厚の薄い部分が発生する
可能性があり、耐電圧を低下させる要因となる可能性が
ある。しかし、本発明では下部電極の平坦性が確保でき
ているためこのような不具合は発生しない。
【0024】なお、容量絶縁膜には炭素原子が含まれ
る。これは、後に説明するように容量絶縁膜である酸化
タンタル膜は有機タンタルガスを用いてCVD法で形成
されるため、不可避的に形成膜中に炭素原子が含まれる
ものである。ただし、リーク電流を低減するためには、
炭素原子はできるだけ少ないことが好ましい。
【0025】また、前記半導体集積回路装置において、
容量絶縁膜は二層以上の結晶化された五酸化タンタル膜
の積層膜とすることができる。結晶化された五酸化タン
タル膜は通常多結晶状態となり、多結晶薄膜においては
粒界が存在する。このような粒界は、一般に不純物等の
偏析、あるいは結晶構造の不完全性等により耐電圧が低
下する可能性が高い。そこで本発明では、容量絶縁膜を
二層以上の五酸化タンタル積層膜とし、一層に粒界があ
っても他の層で粒界によるリーク経路を遮断し、耐電圧
を向上することができる。
【0026】また、前記半導体集積回路装置において、
容量絶縁膜の膜厚は、5〜15nmの範囲内とすること
ができる。これにより、ある程度の膜厚を確保して耐電
圧を確保し、かつ、十分に薄い換算膜厚(シリコン酸化
膜に換算した場合の膜厚)を確保することができる。
【0027】また、本発明の半導体集積回路装置は、前
記上部電極を、窒化チタン(TiN)、ルテニウム(R
u)、二酸化ルテニウム(RuO2 )、タングステン
(W)または窒化タングステン(WN)から選択された
単層膜またはそれらの積層膜とするものである。
【0028】このような半導体集積回路装置によれば、
上部電極の材料を最適化して情報蓄積用容量素子の信頼
性を向上することができる。すなわち、ルテニウム(R
u)、タングステン(W)は、タンタル(Ta)よりも
酸化され難いため、容量絶縁膜である酸化タンタルと直
接接触していても、酸化タンタル膜中の酸素を引き抜い
てルテニウムあるいはタングステンが酸化されることが
ない。このため、ルテニウムあるいはタングステン(そ
れらの酸化物もしくは窒化物を含む)を上部電極に用い
た場合には酸化タンタルの化学量論比が長期間に渡って
安定に保たれ、また、熱的にも安定となる。この結果、
情報蓄積用容量素子の信頼性を向上することとなる。
【0029】一方、COB構造の下部電極は立体的に形
成されるため、上部電極を構成する被膜の段差被覆性お
よび段差埋め込み性は良好であることが好ましい。窒化
チタン(TiN)は、無機あるいは有機化合物を原料ガ
スとしてCVD法により形成することができるため、段
差被覆性および段差埋め込み性に優れている。このた
め、窒化チタン(TiN)を上部電極に用いた場合には
良好に被覆されかつ埋め込まれた上部電極を形成するこ
とが可能である。仮に段差被覆性あるいは段差埋め込み
性の悪い被膜で上部電極を構成した場合には、下部電極
の形状により形成された凹部にボイドが形成され、この
ボイドに起因した情報蓄積用容量素子の信頼性の低下が
発生する可能性があるが、上部電極にCVD法による窒
化チタン膜を用いた場合ではこのような不具合は発生し
ない。
【0030】なお、前記上部電極は、容量絶縁膜に接し
て形成されたタングステン膜およびタングステン膜に接
して形成された窒化チタン膜の積層膜とすることができ
る。このような場合には、前記した熱的な安定性と、ボ
イドの発生を防止する効果をともに得ることができる。
【0031】また、本発明の半導体集積回路装置は、前
記した半導体集積回路装置であって、メモリセル選択用
MISFETのソース・ドレイン領域と下部電極とを接
続するプラグが、二酸化ルテニウム(RuO2 )を主成
分とする導電材で構成されているものである。
【0032】また、本発明の半導体集積回路装置は、前
記した半導体集積回路装置であって、メモリセル選択用
MISFETのソース・ドレイン領域と下部電極とを接
続するプラグ、および下部電極の間には、プラグの酸化
を抑制するブロッキング膜が形成されているものであ
る。
【0033】このような半導体集積回路装置によれば、
容量絶縁膜の形成の際の酸化性雰囲気のおける熱処理に
より、メモリセル選択用MISFETのソース・ドレイ
ン領域と下部電極とを接続する部分にシリコン酸化膜等
の不導体の生成を防止することができる。すなわち、プ
ラグに二酸化ルテニウム(RuO2 )を主成分とする導
電材を用いるためシリコン酸化膜が形成されることがな
く、また、プラグに多結晶シリコンを用いたとしてもプ
ラグと下部電極との間に酸化を抑制するブロッキング膜
を形成するためプラグが酸化されてシリコン酸化膜が生
成されることがない。この結果、メモリセル選択用MI
SFETのソース・ドレイン領域と下部電極との接続は
確実に行われ、半導体集積回路装置の信頼性を向上する
ことができる。
【0034】なお、ブロッキング膜としては、窒化チタ
ン膜を例示できる。
【0035】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面上に形成されたメモリセル選択用
MISFETおよびメモリセル選択用MISFETに直
列に接続され、下部電極、容量絶縁膜および上部電極を
備えた情報蓄積用容量素子で構成されるメモリセルを有
するDRAMを含む半導体集積回路装置の製造方法であ
って、(a)メモリセル選択用MISFETおよびDR
AMのビット線を形成した後、ビット線を覆う層間絶縁
膜上に二酸化ルテニウム(RuO2 )膜を堆積し、二酸
化ルテニウム膜をパターニングして下部電極を形成する
工程、(b)下部電極上に非晶質の酸化タンタル膜を堆
積した後、酸化タンタル膜を熱処理することにより結晶
化し、結晶化された五酸化タンタル(Ta2 5 )から
なる容量絶縁膜を形成する工程、を有するものである。
【0036】このような半導体集積回路装置の製造方法
によれば、前記した半導体集積回路装置を製造すること
ができる。なお、(a)工程において二酸化ルテニウム
膜をパターニングして下部電極を形成するため、下部電
極の構造を単純化し、工程を簡略化することが可能であ
る。また、(b)工程において、非晶質の酸化タンタル
膜を堆積した後、酸化タンタル膜を熱処理することによ
り結晶化するため、容量絶縁膜となる酸化タンタル膜の
誘電率を高め、情報蓄積用容量素子の蓄積容量を増加す
ることが可能である。
【0037】なお、二酸化ルテニウム膜の堆積は、ター
ゲット材料として二酸化ルテニウム(RuO2 )を用い
たスパッタ法により行うことができる。このようにあら
かじめルテニウムの酸化物である二酸化ルテニウム(R
uO2 )を出発材料としてスパッタ法により被膜を堆積
するため、ルテニウム(Ru)を堆積した後に酸化処理
を行って二酸化ルテニウムを形成する場合の表面粗さ
(Ra=約20nm)と比較して著しく平坦な被膜(R
a=1nm以下)を堆積することが可能である。これに
より情報蓄積用容量素子の信頼性を向上できる。
【0038】また、二酸化ルテニウム膜の堆積は、ター
ゲット材料としてルテニウム(Ru)を用い、酸素を含
むガスを用いた反応性スパッタ法により行うことができ
る。このようにターゲット材料としてルテニウム(R
u)を用い、酸素を含むガスを用いた反応性スパッタ法
を用いることにより、前記と同様に平坦な被膜(Ra=
1nm以下)を堆積することができ、情報蓄積用容量素
子の信頼性を向上できる。
【0039】また、二酸化ルテニウム膜の堆積は、有機
ルテニウムガスと酸素とを含むガスを原料ガスとしたC
VD法により行うことができる。このように有機ルテニ
ウムガスと酸素とを含むガスを原料ガスとしてCVD法
によりワンプロセスで二酸化ルテニウム膜を堆積するた
め、前記と同様に平坦な被膜(Ra=1nm以下)を堆
積することができ、情報蓄積用容量素子の信頼性を向上
できる。なお、有機ルテニウムガスとしては、たとえば
トリスジビバロイルメタナートルテニウム(Ru((C
3 3 CCOCHCOC(CH3 3 3 )を例示で
きる。
【0040】また、酸化タンタル膜は、ペンタアルキル
タンタル(Ta(Cn 2n+15 )および酸素(O2
を含むガスを原料ガスとし、500℃以下の減圧状態に
おける熱CVD法により形成することができる。このよ
うにペンタアルキルタンタル(Ta(Cn 2n+15
および酸素(O2 )を含むガスを原料ガスとし、500
℃以下の減圧状態における熱CVD法により形成するた
め、容量絶縁膜の段差被覆性を向上することが可能であ
る。
【0041】なお、nの値としては1ないし2が妥当で
ある。このようにnの値を低く選択することにより成膜
後の酸化タンタル膜に含まれる炭素量を減少させること
ができる。
【0042】また、酸化タンタル膜の熱処理は、酸化性
雰囲気において750℃、10分間のアニールを加える
ことにより行うことができる。あるいは、酸化性雰囲気
において800℃、3分間のアニールを加えることによ
り行うことができる。酸化タンタル膜の熱処理を、酸化
性雰囲気において800℃、3分間のアニールを加える
ことにより行う場合には、核発生密度を増加して酸化タ
ンタル結晶の粒径を小さくし、より緻密な容量絶縁膜あ
るいは膜厚均一性の高い被膜を形成して情報蓄積用容量
素子の耐電圧を向上することができる。
【0043】また、本発明の半導体集積回路装置の製造
方法は、前記製造方法の工程に加えて、窒化チタン(T
iN)、ルテニウム(Ru)、二酸化ルテニウム(Ru
2)、タングステン(W)または窒化タングステン
(WN)から選択された単層膜またはそれらの積層膜を
堆積し、単層膜または積層膜をパターニングして上部電
極を形成する工程を含むものである。
【0044】このような半導体集積回路装置の製造方法
によれば、前記した上部電極を備えた半導体集積回路装
置を製造することができる。
【0045】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【0046】(実施の形態1)図1は、本実施の形態の
DRAMを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ1
Aの主面には、X方向(半導体チップ1Aの長辺方向)
およびY方向(半導体チップ1Aの短辺方向)に沿って
多数のメモリアレイMARYがマトリクス状に配置され
ている。X方向に沿って互いに隣接するメモリアレイM
ARYの間にはセンスアンプSAが配置されている。半
導体チップ1Aの主面の中央部には、ワードドライバW
D、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
【0047】図2は、本実施の形態のDRAMの等価回
路図である。図示のように、このDRAMのメモリアレ
イ(MARY)は、マトリクス状に配置された複数のワ
ード線WL(WLn-1 、WLn 、WLn+1 …)と複数の
ビット線BLおよびそれらの交点に配置された複数のメ
モリセル(MC)により構成されている。1ビットの情
報を記憶する1個のメモリセルは、1個の情報蓄積用容
量素子Cとこれに直列に接続された1個のメモリセル選
択用MISFETQsとで構成されている。メモリセル
選択用MISFETQsのソース、ドレインの一方は、
情報蓄積用容量素子Cと電気的に接続され、他方はビッ
ト線BLと電気的に接続されている。ワード線WLの一
端は、ワードドライバWDに接続され、ビット線BLの
一端は、センスアンプSAに接続されている。
【0048】次に、本実施の形態のDRAMの製造方法
を図3〜図37を用いて工程順に説明する。図3〜図3
7は、本実施の形態のDRAMの製造工程の一例を工程
順に示した断面図である。
【0049】まず、図3に示すように、p型で比抵抗が
10Ωcm程度の半導体基板1を850℃程度でウェット
酸化してその表面に膜厚10nm程度の薄い酸化シリコン
膜2を形成した後、この酸化シリコン膜2の上部にCV
D(Chemical Vapor Deposition )法で膜厚140nm程
度の窒化シリコン膜3を堆積する。酸化シリコン膜2
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング(焼き締め)するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜3は酸化されにくい性質を持つので、その下
部(活性領域)の基板表面の酸化を防止するマスクとし
て利用される。
【0050】次に、図4に示すように、フォトレジスト
膜4をマスクにして窒化シリコン膜3、酸化シリコン膜
2および半導体基板1をドライエッチングすることによ
り、素子分離領域の半導体基板1に深さ300〜400
nm程度の溝5aを形成する。溝5aを形成するには、フ
ォトレジスト膜4をマスクにして窒化シリコン膜3をド
ライエッチングし、次いでフォトレジスト膜4を除去し
た後、窒化シリコン膜3をマスクにして酸化シリコン膜
2および半導体基板1をドライエッチングしてもよい。
【0051】次に、フォトレジスト膜4を除去した後、
図5に示すように、前記のエッチングによって溝5aの
内壁に生じたダメージ層を除去するために、半導体基板
1を850〜900℃程度でウェット酸化して溝5aの
内壁に膜厚10nm程度の薄い酸化シリコン膜6を形成す
る。
【0052】次に、図6に示すように、半導体基板1上
に膜厚300〜400nm程度の酸化シリコン膜7を堆積
した後、半導体基板1を1000℃程度でドライ酸化す
ることにより、溝5aに埋め込まれた酸化シリコン膜7
の膜質を改善するためのシンタリング(焼き締め)を行
う。酸化シリコン膜7は、例えばオゾン(O3 )とテト
ラエトキシシラン(TEOS)とをソースガスに用いた
プラズマCVD法で堆積する。
【0053】次に、図7に示すように、酸化シリコン膜
7の上部にCVD法で膜厚140nm程度の窒化シリコン
膜8を堆積した後、図8に示すように、フォトレジスト
膜9をマスクにして窒化シリコン膜8をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝5aの上部のみに窒化シ
リコン膜8を残す。溝5aの上部に残った窒化シリコン
膜8は、次の工程で酸化シリコン膜7をCMP法で研磨
して平坦化する際に、相対的に広い面積の溝5aの内部
の酸化シリコン膜7が相対的に狭い面積の溝5aの内部
の酸化シリコン膜7に比べて深く研磨される現象(ディ
ッシング;dishing )を防止するために形成される。
【0054】次に、フォトレジスト膜9を除去した後、
図9に示すように、窒化シリコン膜3、8をストッパに
用いたCMP法で酸化シリコン膜7を研磨して溝5aの
内部に残すことにより、素子分離溝5を形成する。
【0055】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜3、8を除去した後、図10に示す
ように、メモリセルを形成する領域(メモリアレイ)の
半導体基板1にn型不純物、例えばP(リン)をイオン
打ち込みしてn型半導体領域10を形成し、メモリアレ
イと周辺回路の一部(nチャネル型MISFETを形成
する領域)にp型不純物、例えばB(ホウ素)をイオン
打ち込みしてp型ウエル11を形成し、周辺回路の他の
一部(pチャネル型MISFETを形成する領域)にn
型不純物、例えばP(リン)をイオン打ち込みしてn型
ウエル12を形成する。また、このイオン打ち込みに続
いて、MISFETのしきい値電圧を調整するための不
純物、例えばBF2(フッ化ホウ素) をp型ウエル11お
よびn型ウエル12にイオン打ち込みする。n型半導体
領域10は、入出力回路などから半導体基板1を通じて
メモリアレイのp型ウエル11にノイズが侵入するのを
防止するために形成される。
【0056】次に、p型ウエル11およびn型ウエル1
2の各表面の酸化シリコン膜2をHF(フッ酸)系の洗
浄液を使って除去した後、半導体基板1を850℃程度
でウェット酸化してp型ウエル11およびn型ウエル1
2の各表面に膜厚7nm程度の清浄なゲート酸化膜13を
形成する。
【0057】特に限定はされないが、上記ゲート酸化膜
13を形成した後、半導体基板1をNO(酸化窒素)雰
囲気中またはN2 O(亜酸化窒素)雰囲気中で熱処理す
ることによって、ゲート酸化膜13と半導体基板1との
界面に窒素を偏析させてもよい(酸窒化処理)。ゲート
酸化膜13が7nm程度まで薄くなると、半導体基板1と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
1との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極めて薄いゲート酸化膜13の信
頼性を向上できる。
【0058】次に、図11に示すように、ゲート酸化膜
13の上部にゲート電極14A、14B、14Cを形成
する。ゲート電極14Aは、メモリセル選択用MISF
ETの一部を構成し、活性領域以外の領域ではワード線
WLとして使用される。このゲート電極14A(ワード
線WL)の幅、すなわちゲート長は、メモリセル選択用
MISFETの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法(例
えば0.24μm程度)で構成される。また、隣接するゲ
ート電極14A(ワード線WL)同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法(例えば0.2
2μm)で構成される。ゲート電極14Bおよびゲート
電極14Cは、周辺回路のnチャネル型MISFETお
よびpチャネル型MISFETの各一部を構成する。
【0059】ゲート電極14A(ワード線WL)および
ゲート電極14B、14Cは、例えばP(リン)などの
n型不純物がドープされた膜厚70nm程度の多結晶シリ
コン膜を半導体基板1上にCVD法で堆積し、次いでそ
の上部に膜厚50nm程度のWN(タングステンナイトラ
イド)膜と膜厚100nm程度のW膜とをスパッタリング
法で堆積し、さらにその上部に膜厚150nm程度の窒化
シリコン膜15をCVD法で堆積した後、フォトレジス
ト膜16をマスクにしてこれらの膜をパターニングする
ことにより形成する。WN膜は、高温熱処理時にW膜と
多結晶シリコン膜とが反応して両者の界面に高抵抗のシ
リサイド層が形成されるのを防止するバリア層として機
能する。バリア層は、WN膜の他、TiN(チタンナイ
トライド)膜などを使用することもできる。
【0060】ゲート電極14A(ワード線WL)の一部
を低抵抗の金属(W)で構成した場合には、そのシート
抵抗を2〜2.5Ω/□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極1
4(ワード線WL)をAl配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を1層減らすことができる。
【0061】次に、フォトレジスト膜16を除去した
後、フッ酸などのエッチング液を使って、半導体基板1
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極14A(ワード線WL)およびゲート電
極14B、14Cの下部以外の領域のゲート酸化膜13
が削られると同時に、ゲート側壁下部のゲート酸化膜1
3も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜13の耐圧が低下す
る。そこで、半導体基板1を900℃程度でウェット酸
化することによって、削れたゲート酸化膜13の膜質を
改善する。
【0062】次に、図12に示すように、n型ウエル1
2にp型不純物、例えばB(ホウ素)をイオン打ち込み
してゲート電極14Cの両側のn型ウエル12にp-
半導体領域17を形成する。また、p型ウエル11にn
型不純物、例えばP(リン)をイオン打ち込みしてゲー
ト電極14Bの両側のp型ウエル11にn- 型半導体領
域18を形成し、ゲート電極14Aの両側のp型ウエル
11にn型半導体領域19を形成する。これにより、メ
モリアレイにメモリセル選択用MISFETQsが形成
される。
【0063】次に、図13に示すように、半導体基板1
上にCVD法で膜厚50〜100nm程度の窒化シリコン
膜20を堆積した後、図14に示すように、メモリアレ
イの窒化シリコン膜20をフォトレジスト膜21で覆
い、周辺回路の窒化シリコン膜20を異方性エッチング
することにより、ゲート電極14B、14Cの側壁にサ
イドウォールスペーサ20aを形成する。このエッチン
グは、ゲート酸化膜13や素子分離溝5に埋め込まれた
酸化シリコン膜7の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜20のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極14B、14C上の窒化シリコン膜1
5の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【0064】次に、フォトレジスト膜21を除去した
後、図15に示すように、周辺回路領域のn型ウエル1
2にp型不純物、例えばB(ホウ素)をイオン打ち込み
してpチャネル型MISFETのp+ 型半導体領域22
(ソース、ドレイン)を形成し、周辺回路領域のp型ウ
エル11にn型不純物、例えばAs(ヒ素)をイオン打
ち込みしてnチャネル型MISFETのn+ 型半導体領
域23(ソース、ドレイン)を形成する。これにより、
周辺回路領域にLDD(Lightly Doped Drain) 構造を備
えたpチャネル型MISFETQpおよびnチャネル型
MISFETQnが形成される。
【0065】次に、図16に示すように、半導体基板1
上に膜厚300nm程度のSOG(スピンオングラス)膜
24をスピン塗布した後、半導体基板1を800℃、1
分程度熱処理してSOG膜24をシンタリング(焼き締
め)する。
【0066】次に、図17に示すように、SOG膜24
の上部に膜厚600nm程度の酸化シリコン膜25を堆積
した後、この酸化シリコン膜25をCMP法で研磨して
その表面を平坦化する。酸化シリコン膜25は、例えば
オゾン(O3 )とテトラエトキシシラン(TEOS)と
をソースガスに用いたプラズマCVD法で堆積する。
【0067】このように、本実施の形態では、ゲート電
極14A(ワード線WL)およびゲート電極14B、1
4Cの上部にリフロー性が高いSOG膜24を塗布し、
さらにその上部に堆積した酸化シリコン膜25をCMP
法で平坦化する。これにより、ゲート電極14A(ワー
ド線WL)同士の微細な隙間のギャップフィル性が向上
すると共に、ゲート電極14A(ワード線WL)および
ゲート電極14B、14Cの上部の絶縁膜の平坦化を実
現することができる。
【0068】次に、図18に示すように、酸化シリコン
膜25の上部に膜厚100nm程度の酸化シリコン膜26
を堆積する。この酸化シリコン膜26は、CMP法で研
磨されたときに生じた前記酸化シリコン膜25の表面の
微細な傷を補修するために堆積する。酸化シリコン膜2
6は、例えばオゾン(O3 )とテトラエトキシシラン
(TEOS)とをソースガスに用いたプラズマCVD法
で堆積する。酸化シリコン膜25の上部には、上記酸化
シリコン膜26に代えてPSG(Phospho Silicate Glas
s)膜などを堆積してもよい。
【0069】次に、図19に示すように、フォトレジス
ト膜27をマスクにしたドライエッチングでメモリセル
選択用MISFETQsのn型半導体領域19(ソー
ス、ドレイン)の上部の酸化シリコン膜26、25およ
びSOG膜24を除去する。このエッチングは、窒化シ
リコン膜20に対する酸化シリコン膜26、25および
SOG膜24のエッチングレートが大きくなるような条
件で行い、n型半導体領域19や素子分離溝5の上部を
覆っている窒化シリコン膜20が完全には除去されない
ようにする。
【0070】なお、図19における酸化シリコン膜26
およびレジスト膜27の表面は、図18に示すような周
辺回路領域における酸化シリコン膜25表面に沿って落
ち込み(段差)形状を成している。図19はその形状を
省略している。
【0071】続いて、図20に示すように、上記フォト
レジスト膜27をマスクにしたドライエッチングでメモ
リセル選択用MISFETQsのn型半導体領域19
(ソース、ドレイン)の上部の窒化シリコン膜20とゲ
ート酸化膜13とを除去することにより、n型半導体領
域19(ソース、ドレイン)の一方の上部にコンタクト
ホール28を形成し、他方の上部にコンタクトホール2
9を形成する。
【0072】このエッチングは、酸化シリコン膜(ゲー
ト酸化膜13および素子分離溝5内の酸化シリコン膜
7)に対する窒化シリコン膜15のエッチングレートが
大きくなるような条件で行い、n型半導体領域19や素
子分離溝5が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜20が異方的にエッチングさ
れるような条件で行い、ゲート電極14A(ワード線W
L)の側壁に窒化シリコン膜20が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール28、29がゲート電極1
4A(ワード線WL)に対して自己整合で形成される。
コンタクトホール28、29をゲート電極14A(ワー
ド線WL)に対して自己整合で形成するには、あらかじ
め窒化シリコン膜20を異方性エッチングしてゲート電
極14A(ワード線WL)の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
【0073】次に、フォトレジスト膜27を除去した
後、フッ酸+フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール28、29の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール28、
29の側壁に露出したSOG膜24もエッチング液に曝
されるが、SOG膜24は、前述した800℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール28、29の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール28、29の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
【0074】次に、図21に示すように、コンタクトホ
ール28、29の内部にプラグ30を形成する。プラグ
30は、酸化シリコン膜26の上部にn型不純物(例え
ばP(リン))をドープした多結晶シリコン膜をCVD
法で堆積した後、この多結晶シリコン膜をCMP法で研
磨してコンタクトホール28、29の内部に残すことに
より形成する。
【0075】次に、図22に示すように、酸化シリコン
膜26の上部に膜厚200nm程度の酸化シリコン膜31
を堆積した後、半導体基板1を800℃程度で熱処理す
る。酸化シリコン膜31は、例えばオゾン(O3 )とテ
トラエトキシシラン(TEOS)とをソースガスに用い
たプラズマCVD法で堆積する。この熱処理によって、
プラグ30を構成する多結晶シリコン膜中のn型不純物
がコンタクトホール28、29の底部からメモリセル選
択用MISFETQsのn型半導体領域19(ソース、
ドレイン)に拡散し、n型半導体領域19が低抵抗化さ
れる。
【0076】次に、図23に示すように、フォトレジス
ト膜32をマスクにしたドライエッチングで前記コンタ
クトホール28の上部の酸化シリコン膜31を除去して
プラグ30の表面を露出させる。次に、フォトレジスト
膜32を除去した後、図24に示すように、フォトレジ
スト膜33をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜31、26、25、SOG膜24
およびゲート酸化膜13を除去することにより、nチャ
ネル型MISFETQnのn+ 型半導体領域23(ソー
ス、ドレイン)の上部にコンタクトホール34、35を
形成し、pチャネル型MISFETQpのp+ 型半導体
領域22(ソース、ドレイン)の上部にコンタクトホー
ル36、37を形成する。
【0077】次に、フォトレジスト膜33を除去した
後、図25に示すように、酸化シリコン膜31の上部に
ビット線BLおよび周辺回路の第1層配線38、39を
形成する。ビット線BLおよび第1層配線38、39を
形成するには、まず酸化シリコン膜31の上部に膜厚5
0nm程度のTi膜をスパッタリング法で堆積し、半導体
基板1を800℃程度で熱処理する。次いで、Ti膜の
上部に膜厚50nm程度のTiN膜をスパッタリング法で
堆積し、さらにその上部に膜厚150nm程度のW膜と膜
厚200nm程度の窒化シリコン膜40とをCVD法で堆
積した後、フォトレジスト膜41をマスクにしてこれら
の膜をパターニングする。
【0078】酸化シリコン膜31の上部にTi膜を堆積
した後、半導体基板1を800℃程度で熱処理すること
により、Ti膜と下地Siとが反応し、nチャネル型M
ISFETQnのn+ 型半導体領域23(ソース、ドレ
イン)の表面とpチャネル型MISFETQpのp+
半導体領域22(ソース、ドレイン)の表面とプラグ3
0の表面とに低抵抗のTiSi2 (チタンシリサイド)
層42が形成される。これにより、n+ 型半導体領域2
3、p+ 型半導体領域22およびプラグ30に接続され
る配線(ビット線BL、第1層配線38、39)のコン
タクト抵抗を低減することができる。また、ビット線B
LをW膜/TiN膜/Ti膜で構成することにより、そ
のシート抵抗を2Ω/□以下にまで低減できるので、情
報の読み出し速度および書き込み速度を向上させること
ができると共に、ビット線BLと周辺回路の第1層配線
38、39とを一つの工程で同時に形成することができ
るので、DRAMの製造工程を短縮することができる。
さらに、周辺回路の第1層配線(38、39)をビット
線BLと同層の配線で構成した場合には、第1層配線を
メモリセルの上層のAl配線で構成する場合に比べて周
辺回路のMISFET(nチャネル型MISFETQ
n、pチャネル型MISFETQp)と第1層配線とを
接続するコンタクトホール(34〜37)のアスペクト
比が低減されるため、第1層配線の接続信頼性が向上す
る。
【0079】ビット線BLは、隣接するビット線BLと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線BLの間隔は例えば0.24μm程度とし、その幅は
例えば0.22μm程度とする。
【0080】次に、フォトレジスト膜41を除去した
後、図26に示すように、ビット線BLの側壁と第1層
配線38、39の側壁とにサイドウォールスペーサ43
を形成する。サイドウォールスペーサ43は、ビット線
BLおよび第1層配線38、39の上部にCVD法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
【0081】次に、図27に示すように、ビット線BL
および第1層配線38、39の上部に膜厚300nm程度
のSOG膜44をスピン塗布する。次いで、半導体基板
1を800℃、1分程度熱処理してSOG膜44をシン
タリング(焼き締め)する。
【0082】SOG膜44は、BPSG膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線BL同士の隙間を良好に埋め込むこ
とができる。また、SOG膜44は、BPSG膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線BLの下層に形成され
たメモリセル選択用MISFETQsのソース、ドレイ
ンや周辺回路のMISFET(nチャネル型MISFE
TQn、pチャネル型MISFETQp)のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極14A(ワード
線WL)およびゲート電極14B、14Cを構成するメ
タル(W膜)の劣化を抑制できるので、DRAMのメモ
リセルおよび周辺回路を構成するMISFETの高性能
化を実現することができる。また、ビット線BLおよび
第1層配線38、39を構成するTi膜、TiN膜、W
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
【0083】次に、図28に示すように、SOG膜44
の上部に膜厚600nm程度の酸化シリコン膜45を堆積
した後、この酸化シリコン膜45をCMP法で研磨して
その表面を平坦化する。酸化シリコン膜45は、例えば
オゾン(O3 )とテトラエトキシシラン(TEOS)と
をソースガスに用いたプラズマCVD法で堆積する。
【0084】このように、本実施の形態では、ビット線
BLおよび第1層配線38、39の上部に成膜直後でも
平坦性が良好なSOG膜44を塗布し、さらにその上部
に堆積した酸化シリコン膜45をCMP法で平坦化す
る。これにより、ビット線BL同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線BLおよび第
1層配線38、39の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するMISFE
Tの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線BLおよび第1層配線38、39の
低抵抗化を図ることができる。
【0085】次に、図29に示すように、酸化シリコン
膜45の上部に膜厚100nm程度の酸化シリコン膜46
を堆積する。この酸化シリコン膜46は、CMP法で研
磨されたときに生じた前記酸化シリコン膜45の表面の
微細な傷を補修するために堆積する。酸化シリコン膜4
6は、例えばオゾン(O3 )とテトラエトキシシラン
(TEOS)とをソースガスに用いたプラズマCVD法
で堆積する。
【0086】次に、図30に示すように、フォトレジス
ト膜47をマスクにしたドライエッチングでコンタクト
ホール29の上部の酸化シリコン膜46、45、SOG
膜44および酸化シリコン膜31を除去してプラグ30
の表面に達するスルーホール48を形成する。このエッ
チングは、酸化シリコン膜46、45、31およびSO
G膜44に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール48とビッ
ト線BLの合わせずれが生じた場合でも、ビット線BL
の上部の窒化シリコン膜40やサイドウォールスペーサ
43が深く削れないようにする。これにより、スルーホ
ール48がビット線BLに対して自己整合で形成され
る。
【0087】次に、フォトレジスト膜47を除去した
後、フッ酸+フッ化アンモニウム混液などのエッチング
液を使って、スルーホール48の底部に露出したプラグ
30の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール48の側壁に
露出したSOG膜44もエッチング液に曝されるが、S
OG膜44は、前記800℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール48の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
48の内部に埋め込まれるプラグとビット線BLとのシ
ョートを確実に防止することができる。また、プラグと
ビット線BLとを十分に離間させることができるので、
ビット線BLの寄生容量の増加を抑制することができ
る。
【0088】次に、図31に示すように、スルーホール
48の内部にプラグ49を形成する。プラグ49は、酸
化シリコン膜46の上部にn型不純物(例えばP(リ
ン))をドープした多結晶シリコン膜をCVD法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール48の内部に残すことにより形成する。
【0089】次に、図32に示すように、プラグ49お
よび酸化シリコン膜46の上部に窒化チタン膜50およ
び二酸化ルテニウム(RuO2 )膜51を堆積する。窒
化チタン膜50および二酸化ルテニウム膜51は、後に
ブロッキング層および下部電極となるものである。窒化
チタン膜50の膜厚は数nm〜50nm程度とすること
ができる。また、二酸化ルテニウム膜51の膜厚は、た
とえば0.5μmとすることができる。ただし、この0.5
μmという値は、後に説明する下部電極の高さを規定す
るものであり、下部電極の面積すなわち確保しようとす
る容量値により調整することができる。
【0090】窒化チタン膜50は、スパッタ法あるいは
CVD法により形成することができる。
【0091】二酸化ルテニウム膜51は、二酸化ルテニ
ウム(RuO2 )をターゲットとするスパッタ法により
堆積することができる。このように金属ルテニウムをタ
ーゲットするルテニウム(Ru)膜を堆積した後にそれ
を酸化処理して酸化ルテニウム膜を形成する方法ではな
く、二酸化ルテニウム(RuO2 )を出発材料として二
酸化ルテニウム膜51を堆積することにより、図38
(b)に示すようにその表面を平坦化することができ
る。このような二酸化ルテニウム膜51の製造方法によ
りその表面の表面粗さを中心線平均粗さ(Ra)で表し
た値で1nm以下にすることが可能である。この結果、
後に説明する下部電極の表面粗さ(Ra)を1nm以下
に低減して平坦性を向上し、容量絶縁膜の耐電圧を向上
して情報蓄積用容量素子の信頼性を向上することができ
る。
【0092】図38は、本発明者らの実験検討により得
られた二酸化ルテニウム膜の表面状態を示した電子顕微
鏡写真であり、(a)は、ルテニウム金属膜を堆積した
後に酸化処理を行って得られた二酸化ルテニウム膜の表
面を示し、(b)は、本実施の形態の方法つまり二酸化
ルテニウム(RuO2 )を出発材料としてスパッタ法に
より堆積した二酸化ルテニウム膜の表面を示す。(b)
のスパッタ法の堆積条件は、DC電源電力0.6kW、反
応圧力0.5Pa、酸素分圧0.4Pa、アルゴン分圧0.1
Paである。ルテニウム金属膜を堆積した後に酸化処理
を行って得られた二酸化ルテニウム膜の表面は、図38
(a)に示すようにその表面粗さが、中心線平均粗さ
(Ra)で表した値で20nm以上となり、本実施の形
態と比較して凹凸が著しい。
【0093】なお、二酸化ルテニウムをターゲット材料
とするスパッタ法により二酸化ルテニウム膜51を堆積
する際には、その雰囲気を酸化性、たとえば酸素ガスを
含むスパッタリングとすることができる。これにより二
酸化ルテニウム膜51の酸素欠陥を低減することが可能
である。また、酸化性雰囲気でのスパッタリングによ
り、多結晶シリコン膜からなるプラグ49の表面酸化に
より絶縁体である酸化シリコンの形成が問題となるが、
本実施の形態では窒化チタン膜50が形成されているた
め、プラグ49の酸化を防止することが可能である。こ
の結果、プラグ49と情報蓄積用容量素子の下部電極と
の界面における電気的接続の信頼性を向上することがで
きる。
【0094】なお、スパッタ法としては、DC(Direct
Current)またはRF(Radio Freqency)スパッタ法が
例示できる。
【0095】次に、図33に示すように、二酸化ルテニ
ウム膜51上にフォトレジスト膜52を形成し、このフ
ォトレジスト膜52をマスクとして二酸化ルテニウム膜
51および窒化チタン膜50をたとえばRIE(Reacti
ve Ion Etching)法を用いてエッチングし、除去する。
このようにして窒化チタン膜50からなるブロッキング
層53および二酸化ルテニウム膜51からなる下部電極
54を形成する。ブロッキング層53は、後に説明する
容量絶縁膜の酸化性雰囲気での熱処理の際の酸素の侵入
を阻止する作用を有する。
【0096】このように二酸化ルテニウム膜51からな
る下部電極54を形成することにより、後に説明する容
量絶縁膜の酸化性雰囲気における熱処理の際にも、下部
電極54の表面の酸化により誘電率の低いたとえば酸化
シリコンのような物質が形成されない。これにより、容
量絶縁膜の実質的な膜厚の増加と誘電率の低下を抑え
て、情報蓄積用容量素子の蓄積容量を大きくし、極めて
微細な加工が要求される256Mbit以上のDRAM
の情報蓄積用容量素子を形成することが可能となる。
【0097】また、前記したとおり、本実施の形態の下
部電極54は、従来微細加工に対応するために採用せざ
るを得なかったクラウン形状あるいはフィン形状等に比
較して著しく単純な形状を有するものである。このた
め、下部電極54の製造工程を上記のとおり単純化する
ことが可能である。この製造工程の単純化は、さらに微
細な加工が要求される現状においては、プロセスマージ
ンを向上することができ、結果としてDRAMの歩留ま
りおよび信頼性を向上できるというメリットを有する点
で特に有意義である。
【0098】次に、フォトレジスト膜52を除去した
後、図34に示すように、半導体基板1の全面に膜厚1
0nm程度の酸化タンタル膜55を堆積する。酸化タンタ
ル膜55の堆積は、ペンタアルキルタンタル(Ta(C
n 2n+15 )、たとえばTa(C2 5 5 および酸
素(O2 )を含むガスを原料ガスとし、500℃以下
(たとえば450℃)の減圧状態(たとえば400mT
orr)における熱CVD法により形成できる。このよ
うに、酸化タンタル膜55を熱CVD法により堆積する
ことにより、ステップカバレッジに優れた酸化タンタル
膜55とすることができる。なお、この段階では酸化タ
ンタル膜55はアモルファス状態であり、誘電率は低
い。また、上記のとおり有機タンタルガスを用いるた
め、酸化タンタル膜55には数%の炭素が含有される。
この炭素の存在は、図41に示すような耐圧の低下をも
たらし、多くの炭素が含有されることは好ましくない。
そこで、Ta(C2 5 5 をTa(CH3 5 に代
え、あるいは反応温度をより低くすることが可能であ
る。これにより、容量絶縁膜の耐圧を向上することが可
能である。なお、図41は酸化タンタル膜55内に含ま
れる炭素濃度と耐圧との関係を示したグラフであり、本
発明者らによる実験検討により得られたものである。耐
圧は、リーク電流が10nA/cm2 となる電圧をMV
/cmの単位で示したものである。本データは酸化タン
タル膜55が堆積された直後の状態、つまりアズデポ状
態でのデータを示すものであるため、耐圧の絶対値は一
般に要求される耐圧(たとえば4MV/cm)よりは低
いが、後に説明するような熱処理により耐圧は上昇す
る。しかし、炭素濃度の増加により耐圧が低下する傾向
は熱処理によっても維持される。
【0099】次に、酸化タンタル膜55に熱処理を施
し、多結晶の五酸化二タンタル(Ta2 5 )膜56を
形成する。酸化タンタル膜55の熱処理は、たとえば酸
素雰囲気に保持した炉体中での750℃、10分間の熱
処理(アニール)とすることができる。このような熱処
理により非晶質な酸化タンタル多結晶である五酸化二タ
ンタル膜に固相成長する。なお、酸化タンタル膜55の
熱処理は、酸素雰囲気における800℃、3分間の熱処
理とすることもできる。750℃、10分間の熱処理で
は、本工程の前に形成した選択MISFET等のデバイ
スへの影響を最小限に抑えることができ、一方、800
℃、3分間の熱処理では、五酸化二タンタル膜56を構
成する各結晶の粒径を小さくして、粒径の均一な五酸化
二タンタル膜56を形成することができるというメリッ
トがある。
【0100】このように多結晶の五酸化二タンタル膜5
6は後に容量絶縁膜となるものであるが、容量絶縁膜と
して多結晶の五酸化二タンタルを用いることによりその
誘電率を大きくして情報蓄積用容量素子の蓄積容量を大
きくすることができる。従来酸化タンタル膜として酸化
性雰囲気で熱処理を行ない酸素改質処理を施したものが
知られているが、このような酸化タンタル膜は比誘電率
が20〜25であり、シリコン酸化膜に換算したいわゆ
る換算膜厚で表現して2.5nm以上のものである。一
方、本実施の形態の五酸化二タンタル膜56は比誘電率
が40〜50であり、換算膜厚で表現して1nm程度の
ものとなる。
【0101】また、本工程は酸素雰囲気、すなわち酸化
性雰囲気で行われるものであるが、下部電極54の材料
として二酸化ルテニウムが用いられているため、熱処理
の工程中に酸素が酸化タンタル膜55を通過して下部電
極54の表面に到達しても、酸化シリコン膜のような低
誘電率の絶縁体は形成されない。この結果、容量絶縁膜
の実質的な膜厚は増加せず、また、容量絶縁膜の誘電率
を高く維持することが可能である。
【0102】さらに、前記したとおり、窒化チタン膜か
らなるブロッキング層53が形成されているため、本熱
処理工程において酸素が酸化タンタル膜55および下部
電極54を通過してプラグ49に達することはなく、ま
た、下部電極54を構成する二酸化ルテニウム中の酸素
とプラグ49を構成するシリコンとが反応して絶縁体で
あるシリコン酸化膜が形成されることがない。この結
果、プラグ49と下部電極54との接続抵抗を低減して
情報蓄積用容量素子の性能を向上するとともに、プラグ
49と下部電極54との電気的な接続の信頼性を向上す
ることができる。
【0103】次に、五酸化二タンタル膜56上に窒化チ
タン膜を堆積し、図35に示すように前記窒化チタン膜
上にフォトレジスト膜57を形成し、このフォトレジス
ト膜57をマスクとして前記窒化チタン膜および五酸化
二タンタル膜56をエッチングして容量絶縁膜58およ
び上部電極59を形成する。窒化チタン膜の堆積にはた
とえばCVD法を用いることができる。このようにして
二酸化ルテニウムからなる下部電極54、多結晶の五酸
化二タンタルからなる容量絶縁膜58および窒化チタン
からなる上部電極59で構成される情報蓄積用容量素子
Cを形成する。これにより、メモリセル選択用MISF
ETQsとこれに直列に接続された情報蓄積用容量素子
Cとで構成されるDRAMのメモリセルが完成する。
【0104】次に、フォトレジスト膜57を除去した
後、図36に示すように、情報蓄積用容量素子Cの上部
に膜厚40nm程度の酸化シリコン膜60を堆積する。酸
化シリコン膜60は、例えばオゾン(O3 )とテトラエ
トキシシラン(TEOS)とをソースガスに用いたプラ
ズマCVD法で堆積する。さらにSOG膜61を塗布し
てメモリセルの形成された領域を平坦化すると同時に、
周辺回路領域との段差を緩和する。本実施の形態のDR
AMでは、容量絶縁膜58に誘電率の高い多結晶五酸化
二タンタルを用いるため、下部電極54の高さを特に高
く形成する必要はない。このため、SOG膜61のみで
メモリセル領域と周辺回路領域との段差を緩和すること
が可能である。この結果、前記段差を解消するための複
雑な工程を採用することなく、プロセスを単純化するこ
とができる。
【0105】次に、図37に示すように、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路の第1
層配線38の上部のSOG膜61、酸化シリコン膜6
0、53、酸化シリコン膜46、酸化シリコン膜45、
SOG膜44および窒化シリコン膜40を除去すること
により、スルーホール62を形成する。また、同様に上
部電極59の上部のSOG膜61、酸化シリコン膜60
を除去することにより、スルーホール63を形成する。
その後、スルーホール62、63の内部にプラグ64を
形成し、続いてSOG膜61の上部に第2層配線65を
形成する。プラグ64は、SOG膜61の上部にスパッ
タリング法で膜厚100nm程度のTiN膜を堆積し、さ
らにその上部にCVD法で膜厚500nm程度のW膜を堆
積した後、これらの膜をエッチバックしてスルーホール
62、63の内部に残すことにより形成する。第2層配
線65は、SOG膜61の上部にスパッタリング法で膜
厚50nm程度のTiN膜、膜厚500nm程度のAl(ア
ルミニウム)膜、膜厚50nm程度のTi膜を堆積した
後、フォトレジスト膜をマスクにしたドライエッチング
でこれらの膜をパターニングして形成する。
【0106】その後、層間絶縁膜を介して第3層配線を
形成し、その上部に酸化シリコン膜と窒化シリコン膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のDR
AMが略完成する。
【0107】なお、第3層配線およびそれに接続するプ
ラグは第2層配線の場合と同様に形成することができ、
層間絶縁膜は、例えば膜厚300nm程度の酸化シリコン
膜、膜厚400nm程度のSOG膜および膜厚300nm程
度の酸化シリコン膜で構成できる。酸化シリコン膜は、
例えばオゾン(O3 )とテトラエトキシシラン(TEO
S)とをソースガスに用いたプラズマCVD法で堆積で
きる。
【0108】本実施の形態によれば、下部電極54を二
酸化ルテニウムで、容量絶縁膜58を多結晶の五酸化二
タンタルで構成することにより、情報蓄積用容量素子C
の蓄積容量を増し、256Mbit以降のDRAMを容
易な工程により製造することが可能となる。なお、本実
施の形態により製造される容量絶縁膜58を構成する多
結晶五酸化二タンタル膜の膜厚とシリコン酸化膜の換算
膜厚との関係を図39に示す。また、下部電極54の高
さが0.5μmの場合であって、蓄積容量(Cs)が25
fFを満足する条件の五酸化二タンタル膜厚とセル面積
の関係を図40に示す。図40中に示したように、上記
条件の下では256MbitDRAMに要求されるシリ
コン酸化膜換算膜厚は約1.15nmであり、1Gbit
DRAMに要求されるシリコン酸化膜換算膜厚は約0.8
5nmである。本実施の形態の多結晶五酸化二タンタル
膜からなる容量絶縁膜58を用いれば、その膜厚は各々
12nm、8nmであり、256Mbit以降のDRA
Mに十分対応できることがわかる。なお、下部電極54
の高さの調整あるいは要求される蓄積容量の最適化によ
り容量絶縁膜58の膜厚は15nm程度まで厚くするこ
とは可能であり、一方、容量絶縁膜58の膜厚は絶縁耐
力の要求から5nm程度までは薄くすることが可能であ
る。
【0109】なお、上記実施の形態では、下部電極54
を構成する二酸化ルテニウム膜51の堆積を二酸化ルテ
ニウムをターゲットするスパッタ法により行う方法を例
示したが、ルテニウム金属をターゲットとし、酸素を含
む反応性スパッタ法により二酸化ルテニウム膜を堆積す
る方法により二酸化ルテニウム膜51を形成しても良
い。この場合であっても、前記実施の形態と同様に平坦
な表面の二酸化ルテニウム膜51を形成することが可能
である。
【0110】また、二酸化ルテニウム膜51はCVD法
により堆積しても良い。このCVD法は、有機ルテニウ
ムガスと酸素とを含むガスを原料ガスとしたCVD法を
例示できる。有機ルテニウムガスとしてはトリスジビバ
ロイルメタナートルテニウム(Ru((CH3 3 CC
OCHCOC(CH3 3 3 )を例示できる。その他
の条件は、たとえば、反応温度を600℃、反応圧力を
10Torr、酸素流量を1slm、アルゴン流量を0.
3slmとすることができる。
【0111】また、上記実施の形態では、上部電極59
として窒化チタン膜の場合を例示したが、ルテニウム、
酸化ルテニウム、タングステン、窒化タングステンから
なる膜であっても良い。この場合、ルテニウムあるいは
タングステンは、タンタルよりも酸化され難く、よって
容量絶縁膜58を構成する五酸化二タンタル膜から酸素
を引き抜くことが少ない。これに対してチタンはタンタ
ルよりも酸化され易く、容量絶縁膜58を構成する五酸
化二タンタル膜から酸素を引き抜く確率が高くなる。す
なわち、熱的には窒化チタン膜を五酸化二タンタル膜に
接して形成するよりも、ルテニウム、酸化ルテニウム、
タングステンまたは窒化タングステンからなる被膜を五
酸化二タンタル膜に接して形成する方が安定となる。し
かしながら、上部電極59は微細に加工された下部電極
54上に形成するものであり、CVD法で形成できる窒
化チタン膜を用いる方がステップカバレッジの点から有
利である。さらに、窒化チタン膜をCVD法で形成する
場合には成膜条件、たとえば成膜温度を調整することに
より堆積被膜の内部応力を調整することが可能であり、
CVD法で形成できる窒化チタン膜により上部電極59
のストレスを低減して容量絶縁膜58にかかる応力を低
減し、リーク電流を少なくできる可能性がある。そこ
で、五酸化二タンタル膜からなる容量絶縁膜58に接し
て形成されるルテニウム、酸化ルテニウム、タングステ
ンまたは窒化タングステンからなる被膜を第一層とし、
CVD法で形成される窒化チタン膜を第二層とする積層
膜からなる上部電極59とすることも可能である。この
ような上部電極59により、熱的に安定であり、かつ、
複雑な下地形状に対してもステップカバレッジよく形成
される上部電極59とすることができる。さらに、上部
電極59による応力を緩和して容量絶縁膜58にかかる
ストレスを低減し、情報蓄積用容量素子Cのリーク電流
を低減してその性能を向上し、また、その信頼性を向上
することができる。
【0112】(実施の形態2)図42〜図45は、本発
明の他の実施の形態であるDRAMの製造方法をその工
程順に示した断面図である。
【0113】本実施の形態のDRAMは、実施の形態1
のDRAMとほぼ同様な構成を有するものであり、多結
晶シリコン膜からなるプラグ49に代えて酸化ルテニウ
ムからなるプラグ66を有するものである。したがっ
て、それ以外の実施の形態1と同様な構成については説
明を省略する。
【0114】本実施の形態2のDRAMは、以下の工程
により製造される。本実施の形態2の製造工程は実施の
形態1における図30までの工程については同様であ
る。
【0115】実施の形態1の図30におけるスルーホー
ル48の形成の後、図42に示すように、スルーホール
48の内部に酸化ルテニウムからなるプラグ66を形成
する。プラグ66は、酸化ルテニウムを出発材料とする
スパッタ法により酸化ルテニウム膜を堆積したのち、こ
れをエッチバックしてスルーホール48内に酸化ルテニ
ウムを残すことにより形成する。
【0116】なお、酸化ルテニウム膜の堆積前にブロッ
キング層として窒化チタン膜を堆積しても良い。
【0117】次に、図43に示すように、プラグ66が
形成された酸化シリコン膜46の上部に二酸化ルテニウ
ム(RuO2 )膜67を堆積する。二酸化ルテニウム膜
67は実施の形態1の二酸化ルテニウム膜51と同様に
堆積することができる。
【0118】なお、プラグ66が酸化ルテニウムで構成
されているため、ブロッキング層を形成する必要がな
い。
【0119】次に、実施の形態1と同様に、図44に示
すようにフォトレジスト膜52を形成し、このフォトレ
ジスト膜52をマスクとして二酸化ルテニウム膜67を
たとえばRIE(Reactive Ion Etching)法を用いてエ
ッチングし、除去する。このようにして二酸化ルテニウ
ム膜67からなる下部電極68を形成する。
【0120】次に、実施の形態1と同様に、フォトレジ
スト膜52を除去した後、図45に示すように、半導体
基板1の全面に膜厚10nm程度の酸化タンタル膜55を
堆積する。また、酸化タンタル膜55を熱処理して多結
晶の五酸化二タンタル膜56を形成する。
【0121】この後の工程は実施の形態1と同様である
ため説明を省略する。
【0122】本実施の形態2によれば、プラグ66が酸
化ルテニウムからなるため、プラグ66と下部電極68
との界面にブロッキング層を形成する必要がなく、接続
抵抗の低い情報蓄積用容量素子Cとし、また、その信頼
性を向上できる。
【0123】(実施の形態3)図46および図47は、
本発明のさらに他の実施の形態であるDRAMの製造工
程を示した断面図である。
【0124】本実施の形態3のDRAMは、情報蓄積用
容量素子Cを構成する容量絶縁膜69が下層絶縁膜69
aと上層絶縁膜69bとの2層構成となっているもので
ある。その他の構成については実施の形態1と同様であ
るため、説明を省略する。
【0125】本実施の形態3のDRAMの製造工程は、
実施の形態1における図33の工程までについては同様
である。
【0126】下部電極54を形成した後、図46に示す
ように、まず下層絶縁膜69aを形成する。その後、上
層絶縁膜69bを形成する。下層絶縁膜69aの形成
は、実施の形態1における五酸化二タンタル膜56の形
成と同様である。すなわち、まずアモルファスの酸化タ
ンタル膜をCVD法により堆積し、これを酸素雰囲気に
て熱処理して多結晶化する。
【0127】その後の上層絶縁膜69bの形成は、多結
晶化された五酸化二タンタルからなる下層絶縁膜69a
上に、下層絶縁膜69aの形成と同様にアモルファスの
酸化タンタル膜をCVD法により堆積し、これを酸素雰
囲気にて熱処理して多結晶化し、多結晶化された五酸化
二タンタルからなる上層絶縁膜69bを形成する。
【0128】このようにして形成された2層構造の容量
絶縁膜69は、図47に示すように、その粒界70が下
層絶縁膜69aと上層絶縁膜69bの双方に形成される
が、下層絶縁膜69aの粒界70と上層絶縁膜69bの
粒界70とは相違した位置に形成される。
【0129】なお、この後の工程は実施の形態1と同様
であるため説明を省略する。
【0130】このような容量絶縁膜69によれば、情報
蓄積用容量素子Cのリーク電流を低減することができ
る。一般に多結晶膜の絶縁耐圧はその粒界部分で最も弱
くなり、多結晶化五酸化二タンタル膜においてもこれを
容量絶縁膜に用いた場合には粒界部分でリーク電流が発
生すると考えられるが、本実施の形態3では、粒界70
が膜厚方向に貫通して形成されることがなく、下層絶縁
膜69aの粒界70によりリーク電流が発生したとして
も上層絶縁膜69bでこれを阻止し、また、上層絶縁膜
69bの粒界70によりリーク電流が発生したとしても
下層絶縁膜69aでこれを阻止することができる。
【0131】なお、容量絶縁膜69の膜厚は、下層絶縁
膜69aと上層絶縁膜69bとを合わせて5nm〜15
nmとすることができる。
【0132】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【0133】たとえば、上部電極59の材料としては上
記した材料に限られず、多結晶シリコン膜であってもよ
い。また、チタン、タングステン、ルテニウム以外の高
融点金属、たとえば、タンタル、ニオブ、モリブデン、
クロム、イリジウム、ニッケル、パラジウム、白金等を
用いることができる。また、それが導電体である限り、
前記した金属の酸化物、窒化物であってもよい。
【0134】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【0135】(1)256MbitDRAM以降のメモ
リセルのキャパシタの蓄積容量を確保できる。
【0136】(2)情報蓄積用容量素子の容量絶縁膜に
酸化タンタル膜を用い、酸素雰囲気における熱処理を施
しても実効的な容量絶縁膜の誘電率の低下および膜厚の
増加を来すことがない技術を提供できる。
【0137】(3)情報蓄積用容量素子の下部電極表面
を平坦化でき、情報蓄積用容量素子の信頼性を向上でき
る。
【0138】(4)下部電極の形状を単純化でき、その
形成工程の簡略化できる。
【0139】(5)情報蓄積用容量素子の容量絶縁膜の
絶縁性を向上し、リーク電流の低減を図ることができ
る。また、情報蓄積用容量素子の性能と信頼性を向上で
きる。
【0140】(6)情報蓄積用容量素子の上部電極の材
料を最適化でき、信頼性の高い情報蓄積用容量素子を提
供できる。
【0141】(7)情報蓄積用容量素子の蓄積電荷量を
増加し、DRAMのリフレッシュマージンを増加して半
導体集積回路装置の低電圧化、低電力化を図ることがで
きる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるDRAMを形成し
た半導体チップの全体平面図である。
【図2】本発明の一実施の形態であるDRAMの等価回
路図である。
【図3】本発明の一実施の形態であるDRAMの製造工
程の一例を工程順に示した断面図である。
【図4】本発明の一実施の形態であるDRAMの製造工
程の一例を工程順に示した断面図である。
【図5】本発明の一実施の形態であるDRAMの製造工
程の一例を工程順に示した断面図である。
【図6】本発明の一実施の形態であるDRAMの製造工
程の一例を工程順に示した断面図である。
【図7】本発明の一実施の形態であるDRAMの製造工
程の一例を工程順に示した断面図である。
【図8】本発明の一実施の形態であるDRAMの製造工
程の一例を工程順に示した断面図である。
【図9】本発明の一実施の形態であるDRAMの製造工
程の一例を工程順に示した断面図である。
【図10】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図11】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図12】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図13】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図14】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図15】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図16】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図17】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図18】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図19】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図20】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図21】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図22】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図23】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図24】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図25】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図26】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図27】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図28】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図29】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図30】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図31】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図32】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図33】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図34】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図35】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図36】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図37】本発明の一実施の形態であるDRAMの製造
工程の一例を工程順に示した断面図である。
【図38】本発明者らの実験検討により得られた二酸化
ルテニウム膜の表面状態を示した電子顕微鏡写真であ
り、(a)は、ルテニウム金属膜を堆積した後に酸化処
理を行って得られた二酸化ルテニウム膜の表面を示し、
(b)は、本発明の一実施の形態である製造方法を用い
て形成した二酸化ルテニウム膜の表面を示す。
【図39】多結晶五酸化二タンタル膜の膜厚とシリコン
酸化膜の換算膜厚との関係を示したグラフである。
【図40】五酸化二タンタル膜厚とセル面積の関係を示
したグラフである。
【図41】酸化タンタル膜内に含まれる炭素濃度と耐圧
との関係を示したグラフである。
【図42】本発明の他の実施の形態であるDRAMの製
造方法をその工程順に示した断面図である。
【図43】本発明の他の実施の形態であるDRAMの製
造方法をその工程順に示した断面図である。
【図44】本発明の他の実施の形態であるDRAMの製
造方法をその工程順に示した断面図である。
【図45】本発明の他の実施の形態であるDRAMの製
造方法をその工程順に示した断面図である。
【図46】本発明のさらに他の実施の形態であるDRA
Mの製造工程を示した断面図である。
【図47】本発明のさらに他の実施の形態であるDRA
Mの製造工程を示した断面図である。
【符号の説明】
1 半導体基板 1A 半導体チップ 2 酸化シリコン膜 3 窒化シリコン膜 4 フォトレジスト膜 5 素子分離溝 5a 溝 6 酸化シリコン膜 7 酸化シリコン膜 8 窒化シリコン膜 9 フォトレジスト膜 10 n型半導体領域 11 p型ウエル 12 n型ウエル 13 ゲート酸化膜 14 ゲート電極 14A ゲート電極 14B ゲート電極 14C ゲート電極 15 窒化シリコン膜 16 フォトレジスト膜 17 n- 型半導体領域 18 n- 型半導体領域 19 n型半導体領域 20 窒化シリコン膜 20a サイドウォールスペーサ 21 フォトレジスト膜 22 p+ 型半導体領域 23 n+ 型半導体領域 24 SOG膜 25 酸化シリコン膜 26 酸化シリコン膜 27 フォトレジスト膜 28 コンタクトホール 29 コンタクトホール 30 プラグ 31 酸化シリコン膜 32 フォトレジスト膜 33 フォトレジスト膜 34 コンタクトホール 36 コンタクトホール 38 第1層配線 40 窒化シリコン膜 41 フォトレジスト膜 42 TiSi2 層 43 サイドウォールスペーサ 44 SOG膜 45 酸化シリコン膜 46 酸化シリコン膜 47 フォトレジスト膜 48 スルーホール 49 プラグ 50 窒化チタン膜 51 二酸化ルテニウム膜 52 フォトレジスト膜 53 ブロッキング層 54 下部電極 55 酸化タンタル膜 56 五酸化二タンタル膜 57 フォトレジスト膜 58 容量絶縁膜 59 上部電極 60 酸化シリコン膜 61 SOG膜 62 スルーホール 63 スルーホール 64 プラグ 65 第2層配線 66 プラグ 67 二酸化ルテニウム膜 68 下部電極 69 容量絶縁膜 69a 下層絶縁膜 69b 上層絶縁膜 70 粒界 BL ビット線 C 情報蓄積用容量素子 MARY メモリアレイ Qn nチャネル型MISFET Qp pチャネル型MISFET Qs メモリセル選択用MISFET SA センスアンプ WD ワードドライバ WL ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯島 晋平 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 菅原 安浩 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 金井 美鈴 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の主面上に形成されたメモリ
    セル選択用MISFETおよび前記メモリセル選択用M
    ISFETに直列に接続され、下部電極、容量絶縁膜お
    よび上部電極を備えた情報蓄積用容量素子で構成される
    メモリセルを有するDRAMを含む半導体集積回路装置
    であって、 前記下部電極は、二酸化ルテニウム(RuO2 )を主成
    分とする導電材からなり、前記容量絶縁膜は、結晶化さ
    れた五酸化タンタル(Ta2 5 )からなることを特徴
    とする半導体集積回路装置。
  2. 【請求項2】 請求項1記載の半導体集積回路装置であ
    って、 前記下部電極の表面粗さ(中心線平均粗さ;Ra)が、
    1nm以下であることを特徴とする半導体集積回路装
    置。
  3. 【請求項3】 請求項1または2記載の半導体集積回路
    装置であって、前記容量絶縁膜には炭素原子が含まれる
    ことを特徴とする半導体集積回路装置。
  4. 【請求項4】 請求項1〜3の何れか一項に記載の半導
    体集積回路装置であって、 前記容量絶縁膜は、二層以上の結晶化された五酸化タン
    タル膜の積層膜であることを特徴とする半導体集積回路
    装置。
  5. 【請求項5】 請求項1〜4の何れか一項に記載の半導
    体集積回路装置であって、 前記容量絶縁膜の膜厚は、5〜15nmの範囲内にある
    ことを特徴とする半導体集積回路装置。
  6. 【請求項6】 請求項1〜5の何れか一項に記載の半導
    体集積回路装置であって、 前記上部電極は、窒化チタン(TiN)、ルテニウム
    (Ru)、二酸化ルテニウム(RuO2 )、タングステ
    ン(W)または窒化タングステン(WN)から選択され
    た単層膜またはそれらの積層膜であることを特徴とする
    半導体集積回路装置。
  7. 【請求項7】 請求項6記載の半導体集積回路装置であ
    って、 前記上部電極は、前記容量絶縁膜に接して形成されたタ
    ングステン膜または窒化タングステン膜および前記タン
    グステン膜または窒化タングステン膜に接して形成され
    た窒化チタン膜の積層膜であることを特徴とする半導体
    集積回路装置。
  8. 【請求項8】 請求項1〜7の何れか一項に記載の半導
    体集積回路装置であって、 前記メモリセル選択用MISFETのソース・ドレイン
    領域と前記下部電極とを接続するプラグは、二酸化ルテ
    ニウム(RuO2 )を主成分とする導電材で構成されて
    いることを特徴とする半導体集積回路装置。
  9. 【請求項9】 請求項1〜7の何れか一項に記載の半導
    体集積回路装置であって、 前記メモリセル選択用MISFETのソース・ドレイン
    領域および前記下部電極を接続するプラグと前記下部電
    極との間には、前記プラグの酸化を抑制するブロッキン
    グ膜が形成されていることを特徴とする半導体集積回路
    装置。
  10. 【請求項10】 請求項9記載の半導体集積回路装置で
    あって、 前記ブロッキング膜は、窒化チタン膜からなることを特
    徴とする半導体集積回路装置。
  11. 【請求項11】 半導体基板の主面上に形成されたメモ
    リセル選択用MISFETおよび前記メモリセル選択用
    MISFETに直列に接続され、下部電極、容量絶縁膜
    および上部電極を備えた情報蓄積用容量素子で構成され
    るメモリセルを有するDRAMを含む半導体集積回路装
    置の製造方法であって、(a)前記メモリセル選択用M
    ISFETおよび前記DRAMのビット線を形成した
    後、前記ビット線を覆う層間絶縁膜上に二酸化ルテニウ
    ム(RuO2 )膜を堆積し、前記二酸化ルテニウム膜を
    パターニングして前記下部電極を形成する工程、(b)
    前記下部電極上に非晶質の酸化タンタル膜を堆積した
    後、前記酸化タンタル膜を熱処理することにより結晶化
    し、結晶化された五酸化タンタル(Ta2 5 )からな
    る前記容量絶縁膜を形成する工程、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  12. 【請求項12】 請求項11記載の半導体集積回路装置
    の製造方法であって、 前記二酸化ルテニウム膜の堆積は、ターゲット材料とし
    て二酸化ルテニウム(RuO2 )を用いたスパッタ法に
    より行われることを特徴とする半導体集積回路装置の製
    造方法。
  13. 【請求項13】 請求項11記載の半導体集積回路装置
    の製造方法であって、 前記二酸化ルテニウム膜の堆積は、ターゲット材料とし
    てルテニウム(Ru)を用い、酸素を含むガスを用いた
    反応性スパッタ法により行われることを特徴とする半導
    体集積回路装置の製造方法。
  14. 【請求項14】 請求項11記載の半導体集積回路装置
    の製造方法であって、 前記二酸化ルテニウム膜の堆積は、有機ルテニウムガス
    と酸素とを含むガスを原料ガスとしたCVD法により行
    われることを特徴とする半導体集積回路装置の製造方
    法。
  15. 【請求項15】 請求項14記載の半導体集積回路装置
    の製造方法であって、 前記有機ルテニウムガスは、トリスジビバロイルメタナ
    ートルテニウム(Ru((CH3 3 CCOCHCOC
    (CH3 3 3 )であることを特徴とする半導体集積
    回路装置の製造方法。
  16. 【請求項16】 請求項11〜15の何れか一項に記載
    の半導体集積回路装置の製造方法であって、 前記酸化タンタル膜は、ペンタアルキルタンタル(Ta
    (Cn 2n+15 )および酸素(O2 )を含むガスを原
    料ガスとし、500℃以下の減圧状態における熱CVD
    法により形成されることを特徴とする半導体集積回路装
    置の製造方法。
  17. 【請求項17】 請求項11〜16の何れか一項に記載
    の半導体集積回路装置の製造方法であって、 前記酸化タンタル膜の熱処理は、酸化性雰囲気において
    750℃、10分間のアニールを加えることにより行う
    ものであることを特徴とする半導体集積回路装置の製造
    方法。
  18. 【請求項18】 請求項11〜16の何れか一項に記載
    の半導体集積回路装置の製造方法であって、 前記酸化タンタル膜の熱処理は、酸化性雰囲気において
    800℃、3分間のアニールを加えることにより行うも
    のであることを特徴とする半導体集積回路装置の製造方
    法。
  19. 【請求項19】 請求項11〜18の何れか一項に記載
    の半導体集積回路装置の製造方法であって、 前記容量絶縁膜の形成の後、窒化チタン(TiN)、ル
    テニウム(Ru)、二酸化ルテニウム(RuO2 )、タ
    ングステン(W)または窒化タングステン(WN)から
    選択された単層膜またはそれらの積層膜を堆積し、前記
    単層膜または積層膜をパターニングして前記上部電極を
    形成する工程を含むことを特徴とする半導体集積回路装
    置の製造方法。
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