JPH0697121A - 半導体装置を製造する方法 - Google Patents

半導体装置を製造する方法

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JPH0697121A
JPH0697121A JP5203645A JP20364593A JPH0697121A JP H0697121 A JPH0697121 A JP H0697121A JP 5203645 A JP5203645 A JP 5203645A JP 20364593 A JP20364593 A JP 20364593A JP H0697121 A JPH0697121 A JP H0697121A
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dielectric layer
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Papu Maniar
パプ・マニアー
C Joseph Mogab
ジョセフ・シー・モガブ
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Abstract

(57)【要約】 【目的】 酸素プラズマエッチングにより基板上の導電
性金属酸化物を高いエッチング選択性を持ってかつ高い
分解能でパターニング可能にする。 【構成】 酸素プラズマエッチング工程により基板表面
上の導電性金属酸化物膜をパターニングする方法であ
る。基板(10)に誘電層(12)の上に横たわるルテ
ニウム酸化物層(14)が設けられる。該基板は真空チ
ェンバ(20)内に配置された電極(24)上に置かれ
かつ該真空チェンバが低い圧力に排気される酸素ガスが
該真空チェンバ内に導入されかつRF電力が印加されて
該真空チェンバ内に酸素プラズマを形成する。該酸素プ
ラズマはルテニウム酸化物層(14)を選択的にエッチ
ングしかつ下層の誘電層(12)をエッチングしない。
該酸素プラズマエッチングプロセスは強誘電性容量(6
0)および他の電子部品の半導体装置製造の際に高い分
解能のルテニウム酸化物構造物を形成可能にする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は一般的には半導体装置
を製造する方法に関し、かつより特定的には導電性金属
酸化物層をプラズマエッチングする方法に関する。
【0002】
【従来の技術】半導体装置に対する増大する性能要求は
装置の電気的性能を改善する新しい材料の開発に繋がっ
ている。近年、材料開発の多くは薄膜として被着でき、
耐酸化性であり、かつ材料を通る元素の拡散に対する障
壁を提供する導電性材料に中心が置かれている。一般
に、導電性金属酸化物はこれらの要求の多くに合致す
る。導電性金属酸化物は選択されたグループVIII金
属の酸化物を含む。かなりの注目を受けている1つの金
属酸化物はルテニウム酸化物(rutheniumox
ide)である。ルテニウム酸化物は高い導電性、化学
的安定性、および耐酸化性のような数多くの望ましい特
性を有している。
【0003】望ましい特性を有する材料の識別は重要な
第1ステップであるが、新しい材料は該金属を被着し
(deposit)かつ該材料を構成部品の製造のため
に要求される必要な幾何学的構造にパターニングするた
めのプロセス技術が存在しないかぎり半導体装置に使用
できない。従って、新しい材料の導入はしばしば該新し
い材料を導入する半導体装置を製造するための新しいプ
ロセス技術を必要とする。
【0004】
【発明が解決しようとする課題】ルテニウム酸化物の場
合は、適切な被着技術が存在するが、一旦被着されたル
テニウム酸化物をエッチングするのが困難であることが
分かっている。半導体装置において何らかの用途を有す
る新しい材料にとって、該材料は高い分解能のフォトリ
ソグラフおよびエッチングプロセスによってパターニン
グできなければならない。しかしながら、ルテニウム酸
化物は特に数多くの通常のエッチング液に溶解しない弾
性材料(resilient material)であ
る。さらに、ドライエッチングの試みは一般に不満足な
ものとなっている。しかしながら、フッ素化カーボン化
合物(fluorinated carbon com
pounds)を使用してルテニウム酸化物をドライエ
ッチングすることによりいくつかの成功例が得られてい
る。さらに、アルゴンのような貴ガス(noblega
ses)を使用してスパッタエッチングを行うことによ
りルテニウム酸化物を除去できるが、エッチングレート
が低い。
【0005】進歩した半導体装置のために使用されるべ
きエッチングプロセスの重要な特性はそのエッチングが
下層の誘電材料をエッチングすることなくルテニウム酸
化物を選択的に除去することである。フッ素化ガスまた
はアルゴンガスによるプラズマエッチングはドライエッ
チング技術を提供するが、カーボンテトラフッ化物(c
arbon tetrafluoride)のような、
フッ素化カーボン化合物も、酸化シリコン、窒化シリコ
ンのような、数多くの誘電材料を迅速にエッチングする
ことが知られている。さらに、カーボンテトラフッ化物
によるプラズマエッチングはほとんど全てのRF電力お
よび真空圧状態のもとで高い横方向エッチングレートを
持つことが知られている。横方向エッチングはそれが基
板表面に特徴構造を規定するために使用されるパターニ
ング材料のエッジの根元を取り去るため望ましくない。
さらに、スパッタエッチングはスパッタエッチング装置
によって生成される高いイオンエネルギのため下層の材
料に対して非選択的である。従って、適切なエッチング
プロセスは下の層に対して高いエッチングの選択性が可
能でありかつ高い分解能のパターン転送を可能にしなけ
ればならない。
【0006】
【課題を解決するための手段および作用】本発明を実施
する上で、導電性金属酸化物層を有する半導体装置を製
造する方法が提供される。1つの実施例では、その表面
上に配置された金属酸化物フィルムを有する基板が準備
される。前記金属酸化物フィルムは酸素ガスプラズマ内
でエッチングされる。酸素プラズマは前記金属酸化物と
反応して揮発性の反応生成物を生成するが、下層の基板
材料とは反応しない。酸素プラズマエッチングは半導体
装置構造において使用するために高い分解能の金属酸化
物パターンを提供するエッチング条件のもとで行われ
る。
【0007】
【実施例】図1には、半導体基板10の1部が示されて
おり、該半導体基板10は該基板10の上に横たわる誘
電層12、および該誘電層12の上に横たわる金属酸化
物層14を有する。金属酸化物層14は一般式MO
有する貴金属(noblemetal)の酸化物であ
り、この場合xは2または3であり、かつMは貴金属で
ある。ここで使用されている、貴金属はプラチナおよび
パラジウムを除くグループVIII金属である。本発明
によって考えられている貴金属のグループはルテニウム
(Ru)、イリジウム(Ir)、ロジウム(Rh)、お
よびオスミウム(Os)を含む。図1に示される構造は
貴金属層が存在し得る数多くの可能な半導体構造の1例
を示している。そのような構造は、たとえば、鉛ランタ
ンジルコニウムチタン酸塩(PLZT)強誘電性薄膜を
導入した高性能不揮発性メモリ装置の製造において生じ
得る。図1は、いずれかの実際の半導体装置の構造を必
ずしも示していないが、半導体装置の製造に対する本発
明の適用を示すのに役立つ。
【0008】誘電層12は2酸化シリコン、窒化シリコ
ン、酸窒化物(oxynitride)、その他のよう
な、幾つかの誘電材料の1つとすることができる。ある
いは、誘電層12は、たとえば、酸化シリコン、窒化シ
リコン、および酸化シリコンの個々の層からなるONO
層のような、任意の複合材料とすることもできる。さら
に、誘電層12は鉛ジルコニウムチタン酸塩(PZ
T)、鉛ランタンジルコニウムチタン酸塩(PLZ
T)、ストロンチウムチタン酸塩、バリウムチタン酸
塩、その他のようなセラミック誘電材料とすることもで
きる。
【0009】金属酸化物層14は貴金属の反応性スパッ
タ被着あるいは化学蒸着被着によって形成できる。たと
えば、1つの実施例においては、金属酸化物層14は2
酸化ルテニウム(RuO2 )である。好ましくは、Ru
2 はRuのDC反応性スパッタ被着によって形成され
る。該スパッタリングプロセスは純粋のルテニウムスパ
ッタリング用ターゲットを使用して低圧力の酸素および
アルゴン雰囲気中で行われる。アルゴンおよび酸素は約
60容積パーセントのアルゴンと約40容積パーセント
の酸素の比率で存在する。スパッタリング処理は約8ミ
リトールのシステム圧力の下で約40ワットのDC電力
を加えることにより開始される。前記RuO2 のフィル
ムは約50ナノメータの厚さに被着されかつ約120〜
150オーム/スケアのシート抵抗を有する。RuO2
フィルムのラザフォード後方散乱分光学(RBS)によ
る分析により化学量論的材料組成はルテニウムの各原子
に対し2.03〜2.10アトムの酸素であることが示
されている。
【0010】別の方法においては、金属酸化物層14は
貴金属の有機金属化学蒸着被着とそれに続く酸化工程に
よって形成できる。例えば、Ruはビス(シクロペンタ
−ジェニル)ルテニウム(Ru(C)、トリ
ルテニウムドデカカルボニル(Ru(CO)12)、
その他のような有機ルテニウム複合体、あるいはルテニ
ウムテトラクロライド(RuCl)のようなハロゲン
化化合物の化学蒸着被着により被着できる。前記Ruフ
ィルムは次に500〜1000℃の酸素雰囲気中で酸化
される。
【0011】本発明によれば、金属酸化物層14は平行
プレートエッチング装置でエッチングされる。該平行プ
レートエッチング装置はエッチング用チェンバの内部雰
囲気環境を制御し、かつ前記エッチング用チェンバ内に
配置された一対の対向する電極に13.56MHzのR
F電力を加えることができる。さらに、前記エッチング
システムは約25℃〜150℃の範囲で基板温度を制御
しかつ50〜400ワットの範囲のRF電力容量を持つ
ことができる。数多くの商業的に入手可能なプラズマエ
ッチングシステムは上に述べた動作範囲を提供するため
に必要な環境制御およびRF電力伝達能力を有する。
【0012】本発明を実施する上で使用できるプラズマ
エッチング装置の一例が図2に示されている。該装置は
下部給電電極22および上部グランド電極24を含む真
空チェンバ20を具備する。エッチングされるべきウエ
ハーはアクセスドアー26により真空チェンバ20内に
ロードされかつ給電電極22の上に置かれる。処理され
たウエハーもアクセスドアー26により真空チェンバ2
0から除去される。
【0013】チェンバ20内には、ほぼ平坦な面を有
し、互いに平行な電極22および24がある。給電電極
22およびグランド電極24の双方はチェンバ20のウ
ォールによって電気的に絶縁されている。グランド電極
24は該電極の下部面における複数の開口28を通して
2つの電極の間でプロセスガスを前記空間内に放出する
よう構成されている。ガス供給源30および流量制御バ
ルブ32が電極24に結合されチェンバ20へのガス流
の選択および調整を行なう。真空システム34が圧力制
御バルブ36を介してチェンバ20に結合されその中の
圧力を制御しかつそこから余分の気体反応生成物を除去
する。
【0014】チェンバ20内に導入された気体は整合用
ネットワークおよびブロッキング容量ユニット40を介
して電極22に結合された13.56MHzの電源38
により付勢される。これまでに述べられた構成要素は当
業者に反応性イオンエッチング(RIE)システムとし
て認識されている。2つの電極の間の空間に導入された
気体は電源38から供給されるRFエネルギによって高
いエネルギ状態に励起される。
【0015】動作においては、その上に金属酸化物層1
4を有する、半導体基板10が給電電極22の上に置か
れる。ドアー26が閉じられかつ真空システム34が雰
囲気ガスをチェンバ20から除去する。流量制御バルブ
32がアクティベートされて酸素ガスをチェンバ20内
に導入しかつ内部圧力が最適の動作のために選択された
レベル、好ましくは約1〜100ミリトール、に調整さ
れる。酸素が流量制御バルブ32を介して約10〜10
0sccmのレートで導入される。電源38がアクティ
ベートされ50〜400ワットのRF電力が電極22に
加えられかつ2つの電極の間の空間においてプラズマが
点火される。いったんプラズマが形成されると、酸素プ
ラズマと金属酸化物フィルムとの間にイオン幇助(io
n assisted)化学反応が行なわれる。プラズ
マが誘起した化学反応は誘電層12の上に横たわる金属
酸化物層14をエッチング除去する。この反応の間に、
基板12の温度は25〜50℃の範囲の温度に制御され
る。金属酸化物と酸素との反応は真空システム34によ
って除去される揮発性反応生成物を生じる。所定の時間
の後に、電源38がシャットオフされかつチェンバ20
は内部の圧力が雰囲気圧力に等しくなるまでガス供給源
30からの不活性ガスによって満たし戻される。半導体
基板10は次にドアー26を介して電極22から除去さ
れる。
【0016】あるいは、6角形のベルジャ(bell−
jar)形反応器、バレル(barrel)形反応器、
マルチチェンバ平行プレート反応器、その他のような、
他の種類のエッチング装置を使用することもできる。さ
らに、電子サイクロトロン共鳴形エッチング反応器も使
用できる。使用される特定の形式のエッチングシステム
は望まれる特定のエッチング特性に依存する。例えば、
基板が印加電圧に敏感な場合には、電子サイクロトロン
共鳴反応器が使用できる。さらに、金属酸化物フィルム
が等方性エッチングされるべき場合には、バレル反応器
が使用できる。当業者は各々の特定の形式のエッチング
システムにおいて、RF電力、真空圧、および酸素流量
のような、動作条件はエッチングプロセスを最適化する
ために調整されなければならないことを認識するであろ
う。
【0017】図1に示される構造は本発明を半導体装置
の製造に適用する場合を説明するのに役立つが、本発明
はより複雑な構造の製造を意図したものである。例え
ば、本発明の高い分解能のパターニング能力は金属酸化
物導体を有する広範囲の集積回路部品の製造を可能にす
る。1つのそのような部品は図3に示されるような金属
酸化物プレートを有する容量である。1つの実施例にお
いては、RuOボトムプレート50が半導体基板54
に形成されたドーピング領域52の上に横たわってい
る。誘電層56がボトムプレート50の上に横たわって
おりかつRuOのトッププレート58が誘電層56の
上に横たわっている。ボトムプレートおよびトッププレ
ート50および58および中間誘電層56は薄膜容量6
0を形成する。基板からボトムプレートへのドーパント
原子の相互拡散を防止することが望ましい場合には、窒
化チタン又はチタンタングステンのような障壁金属層を
基板とボトム容量プレートとの間に配置することができ
る。
【0018】本発明を説明する目的で、RuOプレー
トを有する容量が図3に示されているが、当業者は該容
量プレートは前述の一般式を有する異なる貴金属酸化物
から構成できることを理解するであろう。例えば、該プ
レートはRhO、IrO、その他とすることができ
る。
【0019】1つの実施例においては、容量60はまず
前に説明したDC反応性スパッタ被着プロセスを使用し
てRuO層を被着することにより形成される。第1の
RuO層が被着された後、前記層はアニールされかつ
誘電層が前記第1のRuO層の上に横たわって形成さ
れる。前記誘電層は薄膜容量において一般に使用されて
いる数多くの異なる誘電材料の1つとすることができ
る。例えば、前記誘電材料は誘電層12のものと同じ、
例えば、酸化シリコンまたは酸窒化物(oxynitr
ide)その他、とすることができる。あるいは、前記
誘電層は、例えば、PZT、PLZT、ストロンチウム
チタン酸塩、およびバリウムチタン酸塩、その他の前に
述べたセラミック誘電材料の1つとすることができる。
【0020】本発明の1つの実施例においては、容量6
0はPLZT誘電材料を有する強誘電性容量である。該
PLZT層は好ましくはPLZTゾル−ゲル溶液を基板
54上にスピンコートすることにより形成される。前記
ゾル−ゲル溶液は鉛、ランタン、およびジルコニウムチ
タン酸塩の複合分子を含む。スピンコーティングに続い
て、基板14はべーキングされかつ焼結されて結晶性P
LZTペロブスカイト(perovskite)を形成
する。あるいは、前記PLZT層はスパッタ被着、化学
蒸着被着、その他によって形成することができる。PL
ZT層が被着された後、RuOの第2の層が前記PL
ZT層の上に横たわるように被着される。
【0021】容量60の製造を完了させるためには、第
1および第2のRuO層および中間のPLZT層を規
定するために高い分解能のエッチングプロセスが必要と
される。容量60は超大規模集積回路のような複雑な半
導体装置に集積されるのに必要な幾何学的特性を持たな
ければならない。容量60の製造はエッチングプロセス
が高い分解能を達成できるのみならず、下に横たわる層
に対して高度に選択的でなければならない。例えば、第
1のRuO層のエッチングは基板54の表面を不当に
エッチング除去することなく第1のRuOと基板54
との間の界面に進むことが要求される。容量60の形成
はさらにエッチングプロセスが基板54上に容量60の
パターンを規定するために使用されるエッチングマスク
の部分を除去しないことを必要とする。さらに、エッチ
ングプロセスは容量60の任意の部分のエッチングの間
にPLZT層に過剰な電圧を与えることにより該PLZ
T層の誘電特性を劣化させないことが重要である。
【0022】したがって、本発明のプロセスはRuO
層および中間PLZT層をエッチングするために使用さ
れる。第1に、エッチマスキングパターンが第2のRu
層上に形成される。好ましくは、酸素プラズマによ
ってエッチングされない、ポジティブ作用(posit
ive acting)のフォトレジスト材料が使用さ
れる。1つの方法においては、ポリビニルフェノールが
ヘキサメチルジシラザン(hexamethyldis
ilazane)とともに処理されシリレートレジスト
が形成され、該シリレートレジストは次に基板54上に
被着される。シリレートレジスト(silylated
resist)は露出されかつドライデベロップされ
て所望のパターンを形成する。あるいは、シリコン注入
プロセスが使用されてポリビニルフェノールにシリコン
を添着させる。さらに別の方法では、ハードマスクを使
用できる。酸素は数多くの薄膜材料と反応しないから、
有機フォトレジスト以外の材料をエッチングマスクとし
て使用できる。例えば、高融点金属、高融点金属シリサ
イド、高融点金属酸化物、あるいは、ポリシリコンのよ
うな、半導体をエッチングマスクとして使用できる。高
融点金属(refractory metals)はタ
ングステン(W)、チタン(Ti)、モリブデン(M
o)、その他を含む。高融点金属酸化物は、2酸化チタ
ン(TiO)および5酸化タンタル(Ta)そ
の他を含む。当業者は金属酸化物層14の酸素エッチン
グのためのマスクとして使用できる、広範囲の材料は本
発明の特に有利な点であることを理解するであろう。
【0023】容量60の領域を規定するためにマスキン
グパターンを形成した後、第2のRuO層がエッチン
グされて前に説明した酸素プラズマプロセスを使用して
トッププレート58を形成する。PLZTは実質的に酸
素と反応しないから、酸素プラズマは下層のPLZT層
を大きくエッチングすることはない。RuOの選択的
エッチング(preferential etchin
g)は有利であるが、それは、もし必要であれば、全て
の露出したRuO層を除去するのにより長い時間量を
使用できるからである。RuO層が基板54上の定位
置にすでに存在する構造の上に被着される場合はオーバ
エッチングが望ましい。例えば、RuO層が急峻なエ
ッジの上に横たわる領域はそれらのエッジの上に横たわ
る全てのRuOを除去するのに長い時間を必要とす
る。
【0024】いったんトッププレート58が規定される
と、PLZT層がエッチングされて、誘電層56を形成
する。好ましくは、ウエットエッチングプロセスがPL
ZT層をエッチングするために使用される。1つの方法
では、フッ化水素のおよび塩化水素の溶液が一定温度の
バスに維持される。フォトレジストパターンをトッププ
レート58上に形成して所望のパターンを規定すること
ができる。あるいは、トッププレート58はPLZTエ
ッチングプロセスのためのハードマスクとして使用でき
る。基板54は前記バスに所定の時間の間浸されPLZ
T層の全ての保護されない部分を除去する。別の方法で
は、ドライプラズマエッチングプロセスが使用されて前
記PLZT層をエッチングする。該プラズマエッチング
は図2に示されるものと同様のシステムにおいて実行で
きる。該PLZT層は塩素化ガスのようなハロゲン化エ
ッチングガスにより約150℃より上の温度でプラズマ
エッチングされる。
【0025】誘電層56の形成に続き、第1のRuO
層がエッチングされてボトムプレート50を形成する。
同様にして、前に述べた酸素プラズマエッチングプロセ
スが使用され第1のRuO層をエッチングする。PL
ZTの上に被着されたRuOの選択的エッチングに加
えて、酸素エッチングもまたシリコン上に被着されたR
uOを選択的にエッチングする。前記第2のRuO
層のエッチングのための前に述べたプロセスの場合と同
様に、実質的にオーバエッチングがここでも行なわれ、
前記第1のRuO層の全ての部分を除去する。したが
って、本発明のプロセスの特定の有利性は強誘電性の容
量を形成するために使用される種々の材料に向っての高
度のエッチング選択性に関する。
【0026】当業者は本発明の特定の用途は強誘電性容
量の形成に限定されないことを理解するであろう。本発
明のプロセスは金属酸化物を有する広範囲の集積回路部
品を形成するために使用できる。例えば、導電性金属酸
化物は薄膜抵抗を形成するために使用できる。薄膜抵抗
は、センサ、抵抗アレイ、ハイブリッド集積回路、その
他のような電子部品における広範囲の用途を持ってい
る。貴金属酸化物は酸化を受けにくいから、そのような
金属は処理の間に酸素アニールが行なわれなければなら
ない場合における半導体装置構造又は電子部品において
有利である。
【0027】これ以上の労力なしに、当業者は、前の説
明を使用して、本発明を完全に利用できるものと信じら
れる。したがって、以下の特定の実施例は単に例示的な
ものと考えられ、かつどの様な状況においても制限的な
ものと考えられるべきではない。
【0028】例I エッチングされるべき50ナノメータの厚さのRuO
フィルムを有するシリコン基板がアメリカ合衆国、ニュ
ージャージ州、クレッソンのPlasma−Therm
Inc.により製造された平行プレートエッチング装
置の下部電極の上に載置された。該エッチング用チェン
バは45ミリトールの圧力にまで排気されかつ基板は3
5℃まで加熱された。酸素ガスが50標準キュービック
センチメータ/分(sccm)のレートで導入されかつ
200ワットのRF電力が13.56MHzの周波数で
下部電極に印加された。下部電極へのRF電力の印加は
前記電極に約−516ボルトのDCバイアスを生成し
た。RuOフィルムの除去は周期的に基板をエッチン
グ用チェンバから取出しかつシート抵抗を測定すること
により開始された。10分間のエッチング時間の後に実
質的に全てのRuOが除去された。RuOフィルム
の平均エッチンググレートは57オングストローム/分
であった。
【0029】例II エッチングされるべき50ナノメータの厚さのRuO
フィルムを有するシリコン基板が上記例Iにおいて述べ
られた装置の下部電極上に載置された。エッチング用チ
ェンバは45ミリトールの圧力に排気されかつ基板は3
5℃に加熱された。酸素およびテトラフルオロメタン
(tetrafluoromethane)ガスの組み
合わせが5sccm酸素および45sccmテトラフル
オロメタンのレートで導入された。200ワットのRF
電力が13.56MHzの周波数で下部電極に印加され
た。下部電極へのRF電力の印加は該電極に約−478
ボルトのDCバイアスを生成した。RuOフィルムの
除去は上記例Iと同じ方法を使用して監視された。Ru
フィルムの平均エッチングレートは約2オングスト
ローム/分であった。
【0030】例III エッチングされるべき50ナノメータの厚さのRuO
フィルムを有するシリコン基板がウエハートレイに置か
れかつアメリカ合衆国、カルフォルニア州、へイワード
のBranson IPCによって製造されたバレル形
エッチング装置に挿入された。始めの10分間は約50
0sccmの窒素を流しかつ約500ワットのRF電力
を印加することにより窒素プラズマが形成された。窒素
プラズマ処理の間に、エッチング用チェンバ内の圧力は
約1トールの圧力に調整された。約1トールの圧力に維
持されている間に、酸素ガスが約100sccmのレー
トで導入されかつ約1000ワットのRF電力が13.
56MHzの周波数でチェンバに印加された。45分間
のエッチング時間の後に実質的に全部のRuOが除去
された。
【0031】
【発明の効果】上記各例において述べられたエッチング
の結果はRuOフィルムの酸素プラズマエッチングが
スパッタエッチングよりはむしろプラズマ幇助(pla
sma−assisted)化学反応によって生じるこ
とを示している。上記例IIIにおいて述べられたバレ
ル形反応により得られたエッチング結果は科学的エッチ
ングの結果としてのみ得ることができる。基板はバレル
形反応器におけるプラズマよりもやや低いだけの電位に
なっているから、エッチングの間、イオンは基板表面か
ら材料をスパッタリングするのに十分な速さで基板に向
けて加速されることはない。したがって、エッチング機
構は実質的にアクティベートされた酸素原子とRuO
材料との間の化学反応である。化学的エッチング機構の
さらに他の証拠は、上記例IIにおいて報告されている
ように、テトラフルオロメタンが酸素エッチングプロセ
スに導入された場合にエッチングレートの変化が観察さ
れたことによって与えられる。もし前記エッチング機構
がスパッタエッチングであれば、テトラフルオロメタン
のようなさらに他の化合物が導入された場合にエッチン
グレートの大きな変化は生じないであろう。本発明のプ
ラズマエッチングプロセスの化学的な性質は重要である
が、それは高い分解能のパターン転送はエッチングマス
クがエッチングプロセスの間に保持されることを必要と
するからである。スパッタエッチングプロセスは典型的
には下層にあるフィルムとほぼ同じレートでマスキング
材料を除去し、したがって、スパッタエッチングは通常
VLSI装置の製造に適用するのに適していない。
【0032】したがって、本発明によれば、上に述べた
有利性を完全に達成する導電性酸化物層を有する半導体
装置の製造方法が提供されたことが明らかである。本発
明はその特定の説明上の実施例に関して述べられかつ説
明されたが、本発明はこれらの例示的な実施例に限定さ
れるものではない。当業者は本発明の範囲から離れるこ
となく種々の変更および修正がなし得ることを認識する
であろう。例えば、ハロゲン化合物のような付加的なガ
スおよび窒素および水素のようなキャリアガスを必要に
応じて酸素と組合わせて使用しプラズマエッチングの特
性を変えることができる。したがって、本発明は添付の
特許請求の範囲およびその等価物に含まれる全てのその
ような変更および修正を含むものと考えている。
【図面の簡単な説明】
【図1】本発明が適用できる代表的な半導体装置構造を
示す断面図である。
【図2】本発明を実施する上で使用するのに適したプラ
ズマエッチング装置の断面的説明図である。
【図3】本発明にしたがって製造された強誘電性容量を
示す断面図である。
【符号の説明】
10 半導体基板 12 誘電層 14 金属酸化物層 20 真空チェンバ 22 下部給電電極 24 上部グランド電極 26 アクセスドアー 28 開口 30 ガス供給源 32 流量制御バルブ 34 真空システム 36 圧力制御バルブ 38 高周波電源 40 整合ネットワークおよびブロッキング容量ユニッ
ト 50 ボトムプレート 52 ドーピング領域 54 半導体基板 56 誘電層 58 ホットプレート 60 薄膜容量

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置を製造する方法であって、 導電性金属酸化物フィルム(14)がその上に配置され
    た基板(10)を準備する段階、 酸素ガスプラズマを使用して前記導電性金属酸化物フィ
    ルム(14)をエッチングしパターニングされた導電性
    金属酸化物フィルムを形成する段階、 を具備することを特徴とする半導体装置を製造する方
    法。
  2. 【請求項2】 半導体装置を製造する方法であって、 基板を準備する段階(10)、 前記基板(10)上に誘電層(12)を形成する段階、 前記誘電層(12)上に導電性金属酸化物フィルム(1
    4)を形成する段階、 前記導電性金属酸化物フィルム上にマスキング用パター
    ンを形成する段階、そして前記導電性金属酸化物フィル
    ム(14)を酸素プラズマ中でエッチングして前記誘電
    層の上に横たわるパターニングされた導電性金属酸化物
    層を形成する段階、 を具備することを特徴とする半導体装置を製造する方
    法。
  3. 【請求項3】 半導体装置を製造する方法であって、 半導体基板(54)を準備する段階、 前記基板にドーピング領域(52)を形成する段階、 前記ドーピングされた領域(52)の上に横たわる第1
    のルテニウム酸化物層(50)を被着する段階、 誘電層(56)を被着する段階、 前記誘電層(56)の上に横たわって第2のルテニウム
    酸化物層(58)を被着する段階、 前記第2のルテニウム酸化物層(58)の上にマスキン
    グ用パターンを形成する段階、そして前記マスキング用
    パターンをエッチング用マスクとして使用して前記第2
    のルテニウム酸化物層(58)、前記誘電層(56)お
    よび前記第1のルテニウム酸化物層(50)を順次エッ
    チングする段階であって、前記第1および第2のルテニ
    ウム酸化物層(50,58)は酸素プラズマ中でエッチ
    ングされるもの、 を具備することを特徴とする半導体装置を製造する方
    法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878396A (ja) * 1994-09-07 1996-03-22 Nec Corp 半導体装置の製造方法
JPH09199687A (ja) * 1995-11-30 1997-07-31 Hyundai Electron Ind Co Ltd 半導体素子のキャパシタおよびその製造方法
US5841160A (en) * 1995-04-28 1998-11-24 Rohm Co., Ltd. Semiconductor device having a capacitor electrode made of iridium
JPH11121713A (ja) * 1997-10-14 1999-04-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5973342A (en) * 1996-04-25 1999-10-26 Rohm Co., Ltd. Semiconductor device having an iridium electrode
JP2002510142A (ja) * 1998-01-20 2002-04-02 ティーガル コーポレイション 臨界寸法増大抑制のためにハードマスクを使用する方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5496437A (en) * 1993-06-10 1996-03-05 Ceram Incorporated Reactive ion etching of lead zirconate titanate and ruthenium oxide thin films
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
US5585776A (en) * 1993-11-09 1996-12-17 Research Foundation Of The State University Of Ny Thin film resistors comprising ruthenium oxide
US5443688A (en) * 1993-12-02 1995-08-22 Raytheon Company Method of manufacturing a ferroelectric device using a plasma etching process
JP4554631B2 (ja) * 1994-01-13 2010-09-29 ローム株式会社 誘電体キャパシタおよびその製造方法
EP0675548B1 (en) * 1994-03-30 2002-08-07 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor devices having a built-in capacitor
JP3460347B2 (ja) * 1994-03-30 2003-10-27 松下電器産業株式会社 半導体装置の製造方法
US5589284A (en) * 1994-08-01 1996-12-31 Texas Instruments Incorporated Electrodes comprising conductive perovskite-seed layers for perovskite dielectrics
JP2703206B2 (ja) * 1994-09-30 1998-01-26 三星電子株式会社 強誘電体キャパシタ及びその製造方法
KR0147639B1 (ko) * 1995-05-29 1998-08-01 김광호 고유전율 캐패시터의 하부전극 형성방법
US5739049A (en) * 1995-08-21 1998-04-14 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate
KR100413649B1 (ko) * 1996-01-26 2004-04-28 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의제조방법
JPH09251983A (ja) * 1996-03-15 1997-09-22 Rohm Co Ltd ドライエッチング方法
US5695815A (en) * 1996-05-29 1997-12-09 Micron Technology, Inc. Metal carboxylate complexes for formation of metal-containing films on semiconductor devices
DE19631622A1 (de) * 1996-08-05 1998-02-12 Siemens Ag Verfahren zum plasmaunterstützten anisotropen Ätzen von Metallen, Metalloxiden und deren Gemische
JP3512959B2 (ja) * 1996-11-14 2004-03-31 株式会社東芝 半導体装置及びその製造方法
DE19728473A1 (de) * 1997-07-03 1999-01-07 Siemens Ag Strukturierungsverfahren
DE19728472A1 (de) * 1997-07-03 1999-01-07 Siemens Ag Strukturierungsverfahren
EP0895278A3 (de) 1997-08-01 2000-08-23 Siemens Aktiengesellschaft Strukturierungsverfahren
KR100458084B1 (ko) * 1997-12-27 2005-06-07 주식회사 하이닉스반도체 누설전류가 감소된 하부전극을 갖는 강유전체 커패시터 형성 방법
KR100289389B1 (ko) * 1998-03-05 2001-06-01 김영환 반도체소자의캐패시터제조방법
US6277760B1 (en) * 1998-06-26 2001-08-21 Lg Electronics Inc. Method for fabricating ferroelectric capacitor
US6541375B1 (en) * 1998-06-30 2003-04-01 Matsushita Electric Industrial Co., Ltd. DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention
US6537461B1 (en) 2000-04-24 2003-03-25 Hitachi, Ltd. Process for treating solid surface and substrate surface
SG79292A1 (en) 1998-12-11 2001-03-20 Hitachi Ltd Semiconductor integrated circuit and its manufacturing method
US6399508B1 (en) 1999-01-12 2002-06-04 Applied Materials, Inc. Method for metal etch using a dielectric hard mask
US6368518B1 (en) 1999-08-25 2002-04-09 Micron Technology, Inc. Methods for removing rhodium- and iridium-containing films
US6265280B1 (en) * 1999-11-29 2001-07-24 Chartered Semiconductor Manufacturing, Inc. Method for manufacturing a cylindrical semiconductor capacitor
US6492241B1 (en) * 2000-04-10 2002-12-10 Micron Technology, Inc. Integrated capacitors fabricated with conductive metal oxides
KR100362906B1 (ko) * 2000-04-22 2002-12-11 가부시키가이샤 히타치세이사쿠쇼 고체 표면, 기판 및 반도체 제조 장치의 처리 방법 및이들을 이용한 반도체 장치의 제조 방법
US6455326B1 (en) * 2000-05-15 2002-09-24 Ramtron International Corporation Enhanced process capability for sputtered ferroelectric films using low frequency pulsed DC and RF power supplies
DE10038877A1 (de) * 2000-08-09 2002-02-28 Infineon Technologies Ag Speicherzelle und Herstellungsverfahren
US6730984B1 (en) * 2000-11-14 2004-05-04 International Business Machines Corporation Increasing an electrical resistance of a resistor by oxidation or nitridization
US6709609B2 (en) * 2000-12-22 2004-03-23 Applied Materials Inc. Plasma heating of a substrate with subsequent high temperature etching
US6692648B2 (en) * 2000-12-22 2004-02-17 Applied Materials Inc. Method of plasma heating and etching a substrate
US6495413B2 (en) 2001-02-28 2002-12-17 Ramtron International Corporation Structure for masking integrated capacitors of particular utility for ferroelectric memory integrated circuits
JP2002280360A (ja) 2001-03-16 2002-09-27 Nec Corp 半導体装置の製造方法
US6423592B1 (en) 2001-06-26 2002-07-23 Ramtron International Corporation PZT layer as a temporary encapsulation and hard mask for a ferroelectric capacitor
US6762090B2 (en) * 2001-09-13 2004-07-13 Hynix Semiconductor Inc. Method for fabricating a capacitor
US20030119316A1 (en) * 2001-12-21 2003-06-26 Micron Technology, Inc. Methods for planarization of group VIII metal-containing surfaces using oxidizing agents
US7121926B2 (en) 2001-12-21 2006-10-17 Micron Technology, Inc. Methods for planarization of group VIII metal-containing surfaces using a fixed abrasive article
US6884723B2 (en) 2001-12-21 2005-04-26 Micron Technology, Inc. Methods for planarization of group VIII metal-containing surfaces using complexing agents
US6686236B2 (en) * 2001-12-21 2004-02-03 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6730592B2 (en) * 2001-12-21 2004-05-04 Micron Technology, Inc. Methods for planarization of metal-containing surfaces using halogens and halide salts
US7049237B2 (en) * 2001-12-21 2006-05-23 Micron Technology, Inc. Methods for planarization of Group VIII metal-containing surfaces using oxidizing gases
DE10255841A1 (de) * 2002-11-29 2004-06-17 Infineon Technologies Ag Kondensator mit ruthenhaltigen Elektroden
US20060073613A1 (en) * 2004-09-29 2006-04-06 Sanjeev Aggarwal Ferroelectric memory cells and methods for fabricating ferroelectric memory cells and ferroelectric capacitors thereof
KR100858082B1 (ko) * 2006-10-17 2008-09-10 삼성전자주식회사 니켈 산화물층의 식각 방법
US9016236B2 (en) * 2008-08-04 2015-04-28 International Business Machines Corporation Method and apparatus for angular high density plasma chemical vapor deposition

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698078A (en) * 1969-12-22 1972-10-17 Gen Electric Diode array storage system having a self-registered target and method of forming
DD289438A7 (de) * 1978-01-16 1991-05-02 Schiffselektronik,De Einrichtung zur beeinflussung der stroemung an akustischen strahlern bzw. empfaengern
US4357369A (en) * 1981-11-10 1982-11-02 Rca Corporation Method of plasma etching a substrate
JPS6057511B2 (ja) * 1981-11-25 1985-12-16 富士通株式会社 酸化クロムCr↓2O↓3のドライエツチング法
JP2542608B2 (ja) * 1987-03-09 1996-10-09 住友電気工業株式会社 ダイヤモンド半導体のエツチング方法
JP2679148B2 (ja) * 1988-09-09 1997-11-19 松下電器産業株式会社 酸化ルテニウム系薄膜のエッチング方法
JP2679201B2 (ja) * 1988-12-28 1997-11-19 松下電器産業株式会社 酸化ルテニウム系薄膜のエッチング方法
US5003428A (en) * 1989-07-17 1991-03-26 National Semiconductor Corporation Electrodes for ceramic oxide capacitors
US4982309A (en) * 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
US5139974A (en) * 1991-01-25 1992-08-18 Micron Technology, Inc. Semiconductor manufacturing process for decreasing the optical refelctivity of a metal layer

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878396A (ja) * 1994-09-07 1996-03-22 Nec Corp 半導体装置の製造方法
US5841160A (en) * 1995-04-28 1998-11-24 Rohm Co., Ltd. Semiconductor device having a capacitor electrode made of iridium
JPH09199687A (ja) * 1995-11-30 1997-07-31 Hyundai Electron Ind Co Ltd 半導体素子のキャパシタおよびその製造方法
US5973342A (en) * 1996-04-25 1999-10-26 Rohm Co., Ltd. Semiconductor device having an iridium electrode
JPH11121713A (ja) * 1997-10-14 1999-04-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002510142A (ja) * 1998-01-20 2002-04-02 ティーガル コーポレイション 臨界寸法増大抑制のためにハードマスクを使用する方法

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