KR100310558B1 - 용량소자 및 반도체장치 - Google Patents

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나카바야시마사아키
타무라테쓰로
노시로히데유키
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아끼구사 나오유끼
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Abstract

산화물고유전체를 사용한 반도체기술에 관계되고, 특히, 산화물고유전체를 사용한 용량소자 및 그 용량소자를 사용한 반도체장치에 관한 것이다. 한쌍의 전극과, 한쌍의 전극 사이에 형성된 유전체막을 가지는 용량소자에 있어서, 한쌍의 전극중 적어도 한쪽을, (200)배향한 질화 티탄을 포함한 재료로서 구성하다. 이와같이 용량소자을 구성함으로써, 산화성분위기에서 성장하는 고유전체박막을 캐퍼시터 유전체막으로서 사용하는 경우에도, 양질의 용량소자을 형성할 수가 있다. 또, 용량소자의 전극을 질화티탄막에 의해서 형성함으로써, 전극의 패터닝은 RIE법에 의해서 행할 수가 있다. 이에 의해서, 전극의 패터닝시의 가공정도와 스루프트를 대폭으로 개선할 수가 있다.

Description

용량소자 및 반도체장치 {Capacity Device and Semiconductor Device}
본 발명은, 산화물 고유전체를 사용한 반도체 기술에 관계되고, 특히 산화물 고유전체를 사용한 용량소자 및 그 용량소자를 사용한 반도체장치에 관한것이다.
SrTiO3, Pb(Zr, Ti)O3등의 고유전율을 가지는 재료는 반도체메모리등 일렉트로닉스의 분야에서의 응용이 기대되고 있다.
예를 들면, 통상의 DRAM은 하나의 트랜지스터와 하나의 캐퍼시터에 의하여 하나의 셀이 구성되어 있고, 집적도를 올리기 위해서는 캐퍼시터의 면적을 축소하는것이 유효하다. 캐퍼시터면적을 축소하기 위해서는 종래부터 캐퍼시터 유전체막으로서 쓰여지고 있는 실리콘산화막이나 ONO막(실리콘산화막/실리콘질화막/실리콘산화막의 삼층구조의 막)등 보다 더 유전율이 높은 막을 사용하는것이 효과적이다. 이에 의하여 소자의 미세화, 고집적화를 도모할수 있다.
SrTiO3막이나 Pb(Zr, Ti)O3막의 성막은, 통상, 산화성분위기 안에서 행해진다. 따라서 하지에 쓰이는 전극에는 산화되기 어려운 재료 또는 산화되어도 도전성이 유지되는 재료를 사용할 필요성이 있다. 그때문에, 종래의 전극으로서는 산화되기 어려운 플라티나(Pt)등이 쓰여지고 있었다.
SrTiO3막이나 Pb(Zr, Ti)O3막상에 형성하는 상부전극도, 마찬가지로 내산화성이 있는 재료를 사용할 필요가 있다. 내산화성을 가지는 재료를 쓰지 않으면 SrTiO3막이나 Pb(Zr, Ti)O3막중의 산소가 상부전극에 빨아올려지고, 유전체막안을 흐르는 리크전류가 증대하기 때문이다.
이와같은 캐퍼시터를 실리콘기판상에 형성하는 경우에는 티탄(Ti)막이나 질화티탄(TiN)막등으로서 되는 확산방지막을, 실리콘 기판과 하부전극인 플라티나막사이에 개재시켰다.
실리콘 기판상에 직접 플라티나막을 성막하면, 유전체막의 성막중에 실리콘기판안의 실리콘원자가 플라티나막안을 확산하며 플라티나막 표면에 달하고, 유전체막과 플라티나막과의 계면에 있어서 산화막이 형성되므로, 형성하는 캐퍼시터의 용량이 감소하기 때문이다.
이와같이 하여, 실리콘기판으로 부터의 실리콘원자의 확산을 억제하면서, 고유전체 박막을 사용한 용량소자가 형성된다.
그런데, 이와같이 SrTiO3, (Ba, Sr)TiO3등의 고유전성재료의 전극으로서 쓰여지고 있던 플라티나막은, 주로 스퍼터법으로 성막되어 있었다.
도45에 스퍼터링장치의 일예를 나타내었다. 플라티나막의 성막을 하는 성막실 384에는, 플라티나의 벌크로서 되는 타게트(target) 386과, 프리타나막을 퇴적하는 기판 388이 대향하여 배치되어 있다. 타게트388과, 기판388사이에는 직류전류 390이 접속되어 있다. 성막실 384에는 다시금 Ar(아르곤)가스 공급배관 392가 접속되어 있고, 성막 384내에 스퍼터가스인 Ar이 도입되게 되어 있다. 또, 기판보지부 394에는, 성막할때에 필요에 따라 기판 388을 가열하는 히터 396이 설치되어 있다.
다음에, 스퍼터법으로 플라티나막의 성막방법을 설명한다.
처음에, 성막실 384내를 배기구 398에 접속된 진공펌프(도시하지 않음)에 의하여 감압한 후, Ar가스공급배관 392에서 Ar가스를 성막실 384에 도입하고, 성막실 384내의 압력을 조정한다. 예를들면 Ar가스의 유량을 100sccm에 설정함으로써, 1∼5×10-3Torr정도의 압력으로 조정한다.
이어서, 기판 388과 타게트 386사이에 직류전압을 인가하고, Ar플라즈마를 발생시킨다. 이에 의하여, 해리한 Ar 이온이 캐소드인 타게트 386에 충돌하여 플라티나원자를 스퍼터한다. 스퍼터된 플라티나원자가 기판 388에 도달함으로써, 기판 388상에 플라티나막이 퇴적된다. 이와같이하여, 스퍼터링법으로 플라티나막의형성이 행해졌다.
또, 플라티나막 외에, SrTiO3, (Ba, Sr)TiO3등의 고유전성 재료의 전극으로서는, 이리듐막이나 산화 이리듐막을 사용하는 일도 있었다.
이리듐막을 성막하는 종래의 반도체장치의 제조공정에 있어서도, 플라티나막의 성막과 마찬가지로 주로 스퍼터법이 쓰여지고 있었다.
또, 최근에는 특개평290789호 공보에, 이리듐의 유기화합물을 사용한 CVD법에 의하여 이리듐막을 형성하는 방법이 제안되어 있다.
스퍼터법이나 CVD법에 의하여 퇴적한 이리듐막이나 산화이리듐막은, 그 용도에 따른 패턴으로 가공할 필요가 있으나, 이리듐막이나 산화이리듐막은 증기압이 높은 반응물을 생성하지 않으므로, RIE법과 같은 반응을 이용하는 패턴방법을 사용하는것이 곤란하였다.
그리하여, 이리듐막이나 산화이리듐막을 패턴할때에는, 이온의 충격으로 물리적으로 타게트를 가공하는 이른바 이온밀링법이 쓰여지고 있다.
더우기, SrTiO3, (Ba, Sr)TiO3등의 고유전성재료의 전극으로서는, 이리듐막이나 산화 이리듐막을 사용하는 일도 있었다.
종래의 반도체장치의 제조공정에 있어서 루테늄막이나 산화루테늄막을 성막하는데는 스퍼터법이나 CVD법이 주로 쓰여지고 있었다. 특히 기판표면의 요철패턴의 단차상면과 측면에 같은 두께로 막을 퇴적됨으로써, 근년에는 CVD법이 주로 검토되어 있다.
CVD법에 의하여 루테늄막이나 산화루테늄막을 퇴적할때에는, 루테늄원료로서, 2, 2, 6, 6 트리메틸-3, 5-헵탄디온 루테늄(2, 2, 6, 6-Tetramethyl 3,5-heptanedione Ruthenium: 이하, Ru(DRM)3으로 표시한다)이 쓰여지고 있었다.
Ru(DRM)3은 실온에서 분말상의 고체이므로, CVD법에 쓰이는 때는 기체상으로 할 필요가 있다. 그리하여, Ru(DRM)3은, 이하의 순서로 기화되었다.
먼저, 분말의 Ru(DRM)3을 저증기압용의 원료용기에 충전하여 항온조내에 재치한다. 이어서, 항온조내를 Ru(DRM)3의 승화온도까지 승온하여, Ru(DRM)3을 승화한다. 이어서, Ru(DRM)3을 불활성가스로 버블링하고 승화한 Ru(DRM)3을 불활성가스와 함께 성막실내에 도입한다. 이리하여, 성막실내에 도입한 원료를 약 300℃에 가열보지되어 있는 기판상에 분해·반응시켜, 기판상에 루테늄막을 퇴적한다.
또, 산화루테늄막은, Ru(DRM)3의 도입과 동시에 산소가스를 성막실내에 도입함으로써 퇴적된다.
그러나, 상기 종래의 용량소자의 제조방법으로는, 확산 방지막을 설치함으로써 실리콘원자의 확산을 방지할수 있으나, 유전체막의 성막중에 산소원자가 플라티나막안을 확산하여 확산방지막에 도달하고, 확산방지막이 산화되는 문제가 있었다.
이와같이 하여 확산방지막이 산화되면, 플라티나막과 실리콘기판과의 콘택트가 취해질수 없게되므로, 캐퍼시터바로아래의 소자와 캐퍼시터를 접속되지 못하고,고직접화가 곤란하게 된는 문제가 있었다.
또, 전극으로서 플라티나막을 사용한 경우, 플라티나막은 RIE(반응성이온에칭: Reactive Ion Etching)법으로 패턴되지 않으므로, 이온밀링으로 가공할 필요가 있으나, 이온밀링법에서는, RIE법 만큼의 가공정도(加工精度)나 스루프트 (throughput)를 얻을수 없는 문제가 있었다.
또, 상기 종래의 스퍼터링법을 사용하여 플라티나막, 이리듐막, 또는 산화 이리듐막등을 형성하는 박막형성방법으로는, 요철패턴이 묘화(描畵)되어 있는 기판에 플라티나막을 퇴적하면, 단차의 상면과 측면에 같은 두께로 막을 퇴적할수 없는 문제가 있었다.
이때문에, 복잡한 패턴상에 플라티나막, 이리듐막 또는 산화이리듐막을 퇴적하는것은 곤란하고, 예를들면, DRAM(다이나믹랜덤액세스메모리)의 홈형캐퍼시터셀 및 스택트캐퍼시터셀 구조에서의 고유전성재료 의 전극으로서 사용할수 없는 문제가 있었다.
또, 특개평6-290789호을 공보기재의 박막형성방법으로 이리듐막을 퇴적한 경우에는, 요철패턴을 가지는 기판상에서의 피복성은 스퍼터링법으로 퇴적한 경우와 비교하여 매우 뛰어나 있으나, 이리듐의 원료로서, 예를들면 이리듐아세틸아세테이트(이하, Ir(acac)3로 표시한다)를 사용한 경우에는, 원료가스를 안정하여 공급하는것이 어렵고, 성막되는 이리듐막의 막두께편차가 커지는 문제가 있었다.
더우기, CVD법으로 성막할때에 이리듐막의 막두께 편차를 작게 할수 있는 원재료는 발견되지 않았다.
또, 상기 종래의 이온밀링법에 의한 이리듐막이나 산화이리듐막의 패터닝으로는 미세한 패턴을 가공하는것이 곤란하므로, DRAM등, 미세가공을 필요로하는 디바이스프로세스에의 적용이 곤란하였다.
또, 이런 관점에서 이리듐막이나 산화이리듐막의 선택 성장은 바람직한 기술이나, 종래의 성막조건에 있어서도 선택성장의 가능성에 대해서는 전혀 발견되어 있지 않았다.
또, 상기 종래의 루테늄막 또은 산화루테늄막의 성막방법으로는, 융점(160∼170℃)보다 낮은 온도(약 135℃)에서 Ru(DRM)3을 승화하였기 때문에, 성막실에 도입되는 Ru(DRM)3의 공급량을 일정하게 하는것이 곤란하였다.
즉, Ru(DRM)3의 공급량은 캐리어가스와 Ru(DRM)3분말이 접촉하는 면적에 의존하나, 성막시간의 증가와 동시에 Ru(DRM)3분말이 감소하여 캐리어가스와 접촉하는 면적이 감소하므로, 시간과 함께 Ru(DRM)3공급량이 저하하는 일이 있었다.
또, 원료의 공급량이 불안정하게 되는 결과, 퇴적한 루테늄막 또는 산화루테늄막의 막두께나 시트저항이 배치(batch)처리마다 다르게 나타났다.
본 발명의 제 1의 목적은, 용량 소자의 특성을 열화함이 없이, 산화분위기안에서 유전체막을 성막할수 있는 용량소자 및 그 제조방법과, 반도체장치를 제공함에 있다.
또, 본 발명의 제 2의 목적은, 전극의 가공정도나 스루프트를 개선할수 있는 용량소자의 구조와 반도체장치를 제공함에 있다.
도1은 실리콘기판상에 퇴적한 TiN막을 X선회절법에 의해서 분석한 결과를 표시한 X선회절 스펙트럼.
도2는 본 발명의 제 1실시형태에 의한 용량소자의 제조방법을 표시한 공정단면도.
도3은 본 발명의 제 1실시형태에 의한 용량소자의 제조방법에 의해서 제조한 용량소자에서의 리크를 표시한 그래프.
도4는 본 발명의 제 2실시형태에 의한 용량소자의 구조를 표시한 개략단면도.
도5는 본 발명의 제 2실시형태에의한 용량소자의 제조방법을 표시한 공정단면도.
도6은 본 발명의 제 3실시형태에의한 용량소자의 구조를 표시한 개략단면도.
도7은 본 발명의 제 3실시형태에의한 용량소자의 제조방법을 표시한 공정단면도.
도8은 본 발명의 제 4실시형태에의한 반도체장치의 구조를 표시한 개략단면도.
도9는 본 발명의 제 4실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도.
도10은 본 발명의 제 4실시형태의 변화에의한 반도체장치와 그 제조방법을 표시한 고정단면도.
도11은 본 발명의 제 5실시형태에의한 박막형성방법에 사용한 CVD장치의 개략도.
도12는 본 발명의 제 5실시형태에의한 박막형성방법에의해 형성한 플라티나막에서의 X선회절 스펙트럼.
도13은 본 발명의 제 6실시형태에의한 반도체장치의 구조를 표시한 도.
도14는 본 발명의 제 6실시형태에의한 반도체장치의 제조방법를 표시한 공정단면도.
도15는 본 발명의 제 7실시형태에의한 박막형성방법에 사용한 CVD장치의 개략도.
도16은 본 발명의 제 7실시형태에의한 박막형성방법에의해 산화루테늄막을 퇴적한 경우의 산화루테늄 막두께의 시간변화를 표시한 그래프.
도17은 본 발명의 제 7실시형태에의한 박막형성방법에의해 형성한 루테늄막 및 산화루테늄막에서의 X선회절 스펙트럼.
도18은 본 발명의 제 8실시형태에의한 반도체장치의 구조를 표시한 도.
도19는 본 발명의 제 8실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도.
도20은 본 발명의 제 9실시형태에 의한 박막형성방법에의해서 형성한 이리듐막과 산화이리듐막에서의 X선 회절 스펙트럼.
도21은 성막시간에 대한 이리듐막의 두께변화를 표시한 그래프.
도22는 수소분압과 이리듐막의 저항율과의 문제를 표시한 그래프.
도23은 수소분압과 이리듐막의 표면요철성과의 관계를 표시한 그래프.
도24는 본 발명의 제 10실시형태에의한 반도체장치의 구조를 표시한 도.
도25는 본 발명의 제 10실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도.
도26은 본 발명의 제 10실시형태의 변형예에의한 반도체장치의 구조를 표시한 도.
도27은 본 발명의 제 10실시형태의 변형예에의한 반도체장치의 구조를 표시한 도.
도28은 본 발명의 제 10실시형태의 변형예에의한 반도체장치의 구조를 표시한 도.
도29는 이리듐막을 실리콘산화막상에 형성한 경우의 퇴적속도의 성막조건 의존성을 표시한 그래프.
도30은 이리듐막을 TiN막상에 형성한 경우의 퇴적 두께의 성막조건 의존성을 표시한 그래프.
도31은 산화이리듐막을 실리콘산화막상에 형성한 경우의 퇴적두께의 성막조건 의존성을 표시한 그래프.
도32는 본 발명의 제 12실시형태에의한 반도체장치의 구조를 표시한 개략단면도.
도33은 본 발명의 제 12실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도.
도34는 본 발명의 제 12실시형태에 의한 반도체장치의 제조방법을 표시한 공정단면도.
도35는 본 발명의 제 12실시형태의 변화예에의한 반도체장치의 구조를 표시한 개략단면도.
도36은 본 발명의 제 12실시형태의 변화예에의한 반도체장치의 구조를 표시한 개략단면도.
도37은 본 발명의 제 12실시형태의 변화예에의한 반도체장치의 구조를 표시한 개략단면도.
도38은 본 발명의 제 13실시형태에의한 반도체장치의 구조를 표시한 개략단면도.
도39는 본 발명의 제 13실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도.
도40은 본 발명의 제 13실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도.
도41은 본 발명의 제 13실시형태의 변화예에의한 반도체장치의 구조를 표시한 개략단면도.
도42는 본 발명의 제 13실시형태의 변형예에의한 반도체장치의 구조를 표시한 개략단면도.
도43은 본 발명의 제 13실시형태의 변형예에의한 반도체장치의 구조를 표시한 개략단면도.
도44는 본 발명의 제 13실시형태의 변형예에의한 반도체장치의 구조를 표시한 개략단면도.
도45는 종래의 박막형성방법을 설명하는 도.
상기 목적은 1쌍의 전극과 상기 1쌍의 전극의 사이에 형성된 유전체막을 가지는 용량소자에 있어서, 상기 1쌍의 전극중 적어도 한쪽이 (200) 배향한 질화티탄을 포함한 재료에의해서 형성되어있는것을 특징으로하는 용량소자에 의해서 달성된다. 이와같이 용량소자를 구성함으로써, 산화성분위기에서 성장시킨 고유전체 박막을 캐퍼시터유전체로 사용하는 경우에도, 양질의 용량소자를 형성할수가 있다. 또, 용량소자의 전극을 질화티탄막에 의해서 형성함으로써, 전극의 패터닝은 RIE법에의해서 행할수가 있다. 이에의하여 전극의 패터닝 할때의 가공정도와 스루프트를 대폭으로 개선할수가 있다.
또, 하지기판상에 형성되고, 상기 하지기판에 달하는 접속공이 형성된 절연막과, 상기 절연막상에 형성되고 상기 절연막에 형성된 접속공을 통하여 상기 하지기판과 전기적으로 접속된 제 1의 전극과, 상기 제 1의 전극상에 형성된 유전체막과, 상기 유전체막상에 형성된 제 2의 전극과, 상기 하지기판과 상기 제 1의 전극과의 사이에 형성되고, 상기 하지기판을 구성하는 물질이 상기 제 1의 전극방향으로 확산하는것을 방지하는 제 1의 확산방지막과, 상기 접속공이 형성된 영역상의상기 제 1의 전극과 상기 유전체막과의 사이에 형성되고, 상기 유전체막을 퇴적할 때에, 산화성 분위기안의 산소가 상기 제 1의 전극방향에 확산하는것을 방지하는 제 2의 확산방지막을 가지는 것을 특징으로하는 용량소자에 의해서도 달성된다. 이와같이 용량소자를 구성함으로써, 산화성 분위기에 있어서 유전체막을 성막할 때에도 제 1의 확산방지막이 산화됨이 없이, 제 1의 전극과 하지기판과의 콘택트저항을 낮은 상태로 유지할 수가 있다.
또, 상기의 용량소자에 있어서, 상기 제 2의 확산방지막과 상기 유전체막과의 사이에, 내산화성의 도전막을 더 가지는것이 바람직하다. 이와같이 용량소자를 구성하면 제 2의 확산방지막에의한 캐퍼시터용량의 저하없이 제 1의 확산방지막의 산화를 방지할수가 있다.
또, 상기의 용량소자와 상기 용량소자의 한쪽의 전극에 접속된 트랜지스터에 의하여 구성된 메모리 셀을 가지는 것을 특징으로하는 반도체장치에 의해서도 달성된다. 이와같이 반도체장치를 구성함으로써 용량이 큰 용량소자가 좁은 영역에 형성되므로, 기억용량 및 집적도를 향상할 수가 있다.
또, 하지기판상에 형성되고, 상기 하지기판에 달하는 접속공이 형성된 절연막상에, 상기 하지기판을 구성하는 물질이 상기 상층에 형성하는 소자방향으로 확산하는것을 방지하는 제 1의 확산방지막을 형성하는 제 1의 확산방지막 형성공정과, 상기 제 1의 확산방지막상에, 제 1의 전극을 형성하는 제 1의 전극형성공정과, 상기 접속공이 형성된 영역의 상기 제 1의 전극상에, 막안을 산소원자가 확산하지 않는 제 2의 확산방지막을 형성하는 제 2의 확산방지막형성공정과, 상기제 2의 확산방지막이 형성된 상기 제 1의 전극상에, 산화성 분위기중에 있어서 유전체막을 형성하는 유전체막 형성공정과, 상기 유전체막상에 제 2의 전극을 형성하는 제 2의 전극형성공정을 가지는 것을 특징으로하는 용량소자의 제조방법에의해서도 달성된다. 이와같이하여 용량소자를 제조함으로써, 산화성분위기에 있어서 유전체막을 성막한 때에, 제 1의 확산방지막이 산화되는 일은 없고, 제 1의 전극과 하지기판과의 콘택트저항을 낮은 상태로 유지할 수가 있다.
또, 상기의 용량소자의 제조방법에 있어서, 상기 제 2의 확산방지막 형성공정의 후에, 상기 제 2의 확산방지막이 형성된 상기 제 1의 전극상에, 내산화성의 도전막을 형성하는 도전막형성공정을 더 가지는 것이 바람직하다. 이와같이하여 용량소자를 제조하면, 제 2의 확산방지막에 의한 캐퍼시터 용량의 저하없이, 제 1의 확산방지막의 산화를 방지할수가 있다.
또, Pt(HFA)2를 원료로 사용한 화학기상성장법에의해, 플라티나막을 성막하는것을 특징으로 하는 박막형성방법에 의해서도 달성된다. 이와같이 하여, 플라티나막을 성막함으로써, 표면 요철이 있는 하지기판상에도, 피복성이 우수한 플라티나막을 형성할 수가 있다.
또, 상기의 박막형성방법에 있어서, 플라티나막을 성막하는 기판을, 300∼600℃의 온도로 가열하고, 플라티나막을 성막하는 성막실의 반응압력을 1∼20Torr로 설정하는 것이 바람직하다. 이와같이 하여 플라티나막을 성막하면, 양질의 플라티나막을 얻을수가 있다.
또, 상기의 박막형성방법에 있어서, 상기 플라티나막을 성막할때에, 상기 플라티나막을 성막하는 성막실에 수소가스를 도입하는 것이 바람직하다. 이와같이 플라티나막을 성막하면, 플라티나막 안으로의 탄소의 혼입이 작아지므로, 배향성이 우수한 양질의 플라티나막을 성막할수가 있다
또, 상기의 박막형성방법에 의해서 플라티나막을 형성하는 공정을 가지는 것을 특징으로하는 반도체장치의 제조방법에 의해서도 달성된다. 이와같이 하여 반도체장치를 제조함으로써, 양질의 플라티나막을 성막할수 있으므로, 반도체장치의 신뢰성을 향상할수가 있다.
또, Ru(DMHPD)3을 원료에 사용한 화학기상성장법에의해, 루테늄막 또는 산화루테늄막을 성막하는것을 특징으로하는 박막형성방법에 의해서도 달성된다. 이와같이 하여 루테늄막 또는 산화루테늄막을 형성함으로써, 루테늄원료를 안정하게 공급할수 있으므로, 제어성이 좋고, 배치간에서의 편차가 작은 루테늄막과 산화루테늄막을 퇴적할수가 있다.
또, 상기의 박막형성방법에 있어서, 상기 Ru(DMHPD)3는 액체상으로 한 상기 Ru(DMHPD)3을 기화하여 사용하는 것이 바람직하다. 이와같이 하여, Ru(DMHPD)3을 기화하면, 불활성가스와 Ru(DMHPD)3가 접하는 면적이 거의 일정하게 되고, Ru(DMHPD)3을 안정하게 공급할수가 있다.
또, 상기의 박막형성방법에 있어서, 상기 루테늄막 또는 산화루테늄막을 성막하는 기판을, 300∼600℃의 온도로 가열하고, 상기 루테늄막 또는 상기 산화루테륨막을 성막하는 성막실의 반응압력을 1∼10Torr로 설정하는 것이 바람직하다. 이와같이 하여 루테늄막 또는 산화루테늄막을 형성하면, 양질의 루테늄막 또는 산화루테늄막을 얻을수가 있다.
또, 상기의 박막형성방법에 있어서, 상기 루테늄막을 성막할 때에는, 상기 루테늄막을 성막하는 성막실에 수소가스를 도입하는 것이 바람직하다. 성막할 때에 성막실에 수소가스를 도입하면, 막안에의 탄소의 혼입이 작아지므로, 배향성이 우수한 양질의 루테늄막을 성막할수가 있다.
또, 상기의 박막형성방법에 있어서, 상기 산화루테늄막을 성막할 때에는, 상기 산화루테늄막을 성막하는 성막실에 산소가스를 도입하는 것이 바람직하다.
또, 상기의 박막형성방법에 의해 형성된 루테늄막 또는 산화루테늄막을 가지는 것을 특징으로하는 반도체장치에 의해서도 달성된다.
또, 상기의 박막형성방법에 의해서 루테늄막 또는 산화루테늄막을 형성하는 공정을 가지는 것을 특징으로하는 반도체장치의 제조방법에 의해서도 달성된다. 이와같이 반도체장치를 제조함으로써, 루테늄막 또는 산화루테늄막의 제조공정에 있어서, 배치처리간등의 편차를 저감할수가 있다.
또, 상기의 박막형성방법에 있어서, 제 1의 영역에 제 1의 물질이 노출하고, 제 2의 영역에 제 2의 물질이 노출한 피복성기판상의 상기 제 1의 영역에, 선택적으로 이리듐막 또는 산화이리듐막을 퇴적하는 것을 특징으로하는 박막형성방법에 의해서도 달성된다. 이와같이 선택적으로 이리듐막 또는 산화이리듐막을 형성함으로써, 이온밀링법에의해서 이리듐 또는 산화이리듐막을 패터닝할 필요가 없이 미세한 패턴을 가지는 이리듐막이나 산화이리듐막을 용이하게 형성할수가 있다.
또, 상기의 박막형성방법에 있어서, 상기 이리듐막을 퇴적할 때에는, 상기 이리듐막을 퇴적하는 기판을, 400℃보다 높고, 550℃보다 낮은 온도로 설정하고, 상기 이리듐막을 성막하는 성막실을, 0.1Torr보다 높고, 20Torr보다 낮은 압력으로 설정하는 것이 바람직하다. 이와같이 박막형성조건을 설정하면 이리듐막을 선택적으로 성장할 수가 있다.
또, 상기의 박막형성방법에 있어서, 상기 산화이리듐막을 퇴적할 때에는, 상기 산화이리듐막을 퇴적하는 기판을 400℃보다 높고, 600℃보다 낮은 온도로 설정하고, 상기 산화이리듐막을 성막하는 성막실을 0.1Torr보다 높고, 30Torr보다 낮은 압력으로 설정하는 것이 바람직하다. 이와같이 박막형성조건을 설정하면, 산화이리듐막을 선택적으로 성장할 수가 있다.
또, 하지기판상의 제 1의 영역에, Ti막 또는 TiN으로서되는 장벽층을 형성하는 장벽층형성공정과, 상기의 박막형성방법에 의해서, 상기 장벽층상에 선택적으로 이리듐막 또는 산화이리듐막을 퇴적하여 하부전극을 형성하는 하부전극형성공정과, 상기 하부전극상에 유전체막을 형성하는 유전체막형성공정과, 상기 유전체막상에 상부전극을 형성하는 상부전극형성공정을 가지는 것을 특징으로하는 반도체장치의 제조방법에 의해서도 달성된다. 이와같이 반도체장치를 제조함으로써, 하부전극의 패터닝이 불필요하게되어, 제조공정을 간략하게 할수가 있다. 또, 미세한 패턴형성이 가능하게 된다.
또, 피퇴적기판의 소정의 영역에, 제 1의 이리듐막 또는 제 1의 산화이리듐막을 선택적으로 형성하는 제 1의 박막형성공정과, 선택적으로 형성된 상기 제 1의 이리듐막 또는 상기 제 1의 산화이리듐막을 가지는 상기 피퇴적기판상의 전면(全面)에, 제 2의 이리듐막 또는 제 2의 산화이리듐막을 퇴적하는 제 2의 박막형성공정을 가지는 것을 특징으로하는 반도체장치의 제조방법에 의해서도 달성된다.
또, 그 표면에 관통공이 형성된 실리콘 산화막을 가지는 피퇴적기판의 상기 관통공내에, 상기의 박막형성방법에의해 선택적으로 이리듐막 또는 산화이리듐막을 매립하는 플러그 형성공정과, 상기 플러그가 상기 관통공내에 매립하는 상기 실리콘 산화막상에, 비선택적으로 이리듐막 또는 산화이리듐막을 형성하고, 상기 플러그에 접속된 전극을 형성하는 전극형성공정을 가지는 것을 특징으로하는 반도체장치의 제조방벙에 의해서도 달성된다. 이와같이 반도체장치를 제조하면, 관통공의 매립과 전극의 형성을, 단순히 이리듐막 또는 산화이리듐막의 퇴적조건을 변화하는것 만으로 연속하여 행할수 있다. 이에의하여, 반도체장치의 제조공정을 간략히 할 수가 있다.
또, 상기의 박막형성방법에 의해서 이리듐박막 또는 산화이리듐박막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다.
[제 1실시형태]
본 발명의 제 1실시형태에의한 용량소자의 제조방법을 도1 내지 도3을 사용하여 설명한다.
도1은 실리콘기판상에 퇴적한 TiN막을 X선회절법에 의해서 분석한 결과를 표시한 회절 스펙트럼, 도2는 본 실시형태에의한 용량소자의 제조방법을 표시한 공정단면도, 도3은 본 실시형태에의한 용량소자의 제조방법에의해 제조한 용량소자의 리크전류를 표시한 그래프이다.
먼저, TiN막(질화티탄막)의 산화내성을 조사한 결과를 표시한다.
실험에 사용한 시료는 실리콘기판상에 스퍼터법에 의해서 막두께 약 100㎚의 TiN막을 퇴적함으로써 형성하였다. 성막에 있어서는, 기판온도를 300℃, 성장진공도를 1mTorr로하고, 타게트에 Ti를, 스퍼터가스에 Ar가스와 N2(질소) 가스를 사용하였다. 또, 성막시의 가스비를 변화하여, 이하의 3종류의 시료를 형성하였다.
[시료 1] Ar과 N2와의 가스비를 1:1로 하였다.
[시료 2] Ar과 N2와의 가스비를 1:4로 하였다.
[시료 3] Ar과 N2와의 가스비를 1:10로 하였다.
이와같이 하여 형성한 TiN막을, X선회절법에 의해서 분석한 결과를 도1에 표시한다.
Ar과 N2와의 가스비를 1:1로한 시료 1에서는, 기판 실리콘의 회절피크와 TiN(111)의 회절피크가 검출된다. 즉 실리콘기판상에는 (111) 배향한 TiN막이 형성되어 있다.(도1(a))
N2의 가스비를 증가하여, Ar과 N2의 가스비를 1:4로 한 시료 2에서는, TiN(111)의 회절피크외에, TiN(200)의 회절피크가 검출되고, TiN(111)의 회절피크는 작아졌다. 즉, 실리콘기판상에는, (111)배향한 TiN막과, (200)배향한 TiN막이 혼재하여 형성되어있다.(도1(b))
더우기, N2의 가스비를 증가하여, Ar과 N2의 가스비를 1:10으로 한 시료 3에서는, TiN(111)의 회절피크는 소멸하고, TiN의 회절피크는 TiN(200)만이 검출되었다. 즉 실리콘기판상에는 (200)배향한 TiN막이 형성되어있다.(도1(c))
이와같이, TiN막의 배향성은, N2가스의 비율이 증가함에 따라 (111)배향에서 (200)배향으로 변화한다.
다음에, TiN막의 배향성과, 내산화성과의 관계를 조사하기 위해서, 상기 각 시료를 산소분위기안에서 어닐링하였다. 어닐링조건은, 온도를 600℃, 시간 30분, 1기압으로 하였다.
표 1에, 어닐링전후에서의 TiN막의 비저항의 변화를 표시한다.
어닐링전의 비저항 어닐링후의 비저항
시 료 1 150Ω·cm 측정 불능
시 료 2 110Ω·cm 150Ω·cm
시 료 3 95Ω·cm 105Ω·cm
표 1에 표시와 같이, 성막조건에 의해서 어닐링전의 비저항의 값은 다르나 어닐링을 행함으로써 비저항이 증가하고 있음을 알수 있다. 특히, (111)배향의 TiN막으로서 되는 시료 1에서는, TiN막이 산화되고, 절연성의 TiO2가 형성되었으므로, 측정될수 없을만큼 비저항이 증가하였다.
한편, (200)배향의 TiN막을 포함한 시료 2, 시료 3의 비저항 증가분은 작고,특히, (200)배향의 TiN막으로서 되는 시료 3은 그 증가분이 매우 작았다.
이와같이, 본원 발명자등은, (200)배향한 TiN막이 내산화성을 가지고 있고, 산화성분위기에 노출된 경우에도 비저항의 증가를 억제할 수 있음을 처음으로 발견하였다.
이와같이 내산화성을 가지는 TiN막은, SrTiO3막이나 Pb(Zr, Ti)O3막등의 고유전체재료의 전극으로서 바람직하다고 생각된다. 그리하여 (200)배향의 TiN막을 사용한 캐퍼시터의 형성을 시도하였다.
다음에, 본 실시형태에의한 용량소자의 제조방법을 도2를 사용하여 설명한다. 먼저, (100)실리콘기판 10상에 실리콘산화막 12가 형성된 하지기판상에, 막두께 약 100㎚의 Ti막 14와, 막두께 약 200㎚의 TiN막 16을 스퍼터법에의해서 연속하여 성막하였다.
Ti막 14는, 기판온도를 300℃, 성장진공도를 1mTorr로하고, 타게트에 Ti를, 스퍼터가스에 Ar을 사용하여 퇴적하였다.
TiN막 16은, 기판온도를 300℃, 성장진공도를 1mTorr로 하고, 타게트에 Ti를, 스퍼터가스에 Ar와 N2를 사용하여 퇴적하였다. Ar과 N2와의 가스비를 1:10으로하고, (200) 배향의 TiN막을 퇴적하였다. Ar과 N2와의 가스비를 1:4로한 캐퍼시터에 대하여도 별도 작성하였다.
이어서 통상의 리소그래피 기술 및 에칭기술에 의해, TiN막 16과 Ti막 14를 동일한 패턴으로 가공하였다(도2(a)). TiN막 16과 Ti막 14는 기판온도를 60℃, 압력을 200mTorr, 투입전력을 200W로 하여, 에칭가스로 Cl2(염소)가스를 사용하여 에칭하였다.
이와같이하여, TiN막 16, Ti막 14로서되는 하부전극 18을 형성하였다.
이어서, 막두께 약 100㎚의 SrTiO3막을 스퍼터법에의해서 퇴적하였다. SrTiO3막은 기판온도를 450℃, 성장진공도를 10mTorr로 하고, 타게트에 SrTiO3를, 스퍼터가스에 O2가스를 10%첨가한 Ar가스를 사용하여 퇴적하였다.
이후, 통상의 리소그래피기술 및 에칭기술에 의해서, SrTiO3막을 패터닝하고, 캐퍼시터 유전체막 20을 형성하였다. SrTiO3막은, 5%로 희석한 불산수용액을 사용하여 에칭하였다(도2(b)).
이어서, 막두께 약 100㎚의 TiN막을 스퍼터법에 의해서 퇴적하였다. TiN막은, 기판온도를 300℃, 성장진공도를 1mTorr로 하고, 타게트에 Ti을, 스퍼터가스에 Ar과 N2를 사용하여 퇴적하였다. 더우기, Ar과 N2의 가스비는 1:10로 하여, (200)배향의 TiN막을 퇴적하였다. Ar와 N2와의 가스비를 1:4로 한 캐퍼시터에 대해서도 별도 작성하였다.
이어서, 통상의 리소그리피기술과 에칭기술에 의해서 TiN막을 패터닝하고, 상부전극 22를 형성하였다(도2(c)). TiN막은, 기판온도를 60℃, 압력을 200mTorr, 투입전력을 200W로 하고, 에칭가스로 Cl2가스를 사용하여 에칭하였다.더우기 캐퍼시터 유전체막 20상에 TiN막을 남겨서 상부전극 22를 형성하는 외에, 하부전극 18상에도 TiN막을 남기고, 전극24를 형성하여 있다.
이 후, 막두께 250㎚의 실리콘산화막을 퇴적하고, 층간절연막 26을 형성하였다. 실리콘산화막은, 기판온도를 320℃, 투입전력을 20W, 성장속도를 125㎚/min, 압력을 1Torr로 하고, 원료가스로 SiH4, N2O, N2의 혼합가스를 사용하여 퇴적하였다.
이어서, 층간절연막 26을 패터닝하고, 상부전극 22 및 하부전극 18에서 배선을 인출하는 콘택트홀을 개구하였다.
층간절연막 26은, 기판온도를 40℃, 투입전력을 200W, 압력을 200mTorr,에칭속도를 70㎚/min으로하고, 에칭가스로 CF4:CHF3=1:1의 혼합가스를 사용하여 에칭하였다.
이어서, 상부전극 22 및 하부전극 18에 접속된 배선28을 형성하기위하여, 막두께가 약 600nm인 Al을 스퍼터법에 의해 퇴적하고, 통상의 리소그래피 기술 및 에칭기술에 의해 패터닝하였다(도2(d)).
Al은 기판온도를 실온, 투입전력을 7kW, 압력을 1mTorr, 성장속도를 약 600㎚/min로 하고, 스퍼터가스로 Ar을 사용하여 성막하고, 기판온도를 40℃, 투입전력을 200W, 압력을 200mTorr, 에칭속도를 500㎚/min로 하고, 에칭가스로 Cl2를 사용하여 에칭하였다.
이와같이 하여, SrTiO3막을 유전체막으로하는 캐패시터를 형성하였다.
상기의 제조방법에 의해서, 100×100㎛2의 캐퍼시터를 형성하고, 상부전극 22와 하부전극 18과의 사이에 흐르는 리크전류를 측정한 결과를 도3에 나타낸다.
○및 ●가 Ar과 N2와의 가스비를 1:10로한 경우의 결과, △및 ▲이 Ar과 N2와의 가스비를 1:4로 한 경우의 결과이다.
도시하는 바와같이 N2의 가스를 증가함으로써 리크전류는 감소하고 있음을 알수 있다. 특히, Ar과 N2와의 가스비를 1:10로 한 경우에는, 10V인가하였을 때의 리크전류는 약 1×10-6A·㎝-2까지 감소되고, 양질의 캐퍼시터가 형성되는 것을 알았다.
이와같이 리크전류가 감소하는 것은, TiN막의 내산화성이 향상하므로, SrTiO3막안의 산소가 상부전극 22, 하부전극 18의 TiN막에 의해서 빨아올려지지 않고, 리크전류를 낮은 채로 유지될수 있기 때문이라고 고려된다
또, 상기의 캐퍼시터에 있어서, 비유전율은 약 200정도와 충분히 높은 값을 얻을수가 있었다.
더우기 , 본 실시형태는, 캐퍼시터전극에 (200)배향의 TiN을 포함하는 것을 특징으로 하는 것이고, 상술의 캐퍼시터구조, 프로세스조건은 그 일예를 표시한것에 지나지 않는다. 캐퍼시터구조등을 다른 구조로 변경하였다 하여도, 본발명의 효과에는 아무런 영향을 미치는 것은 아니다.
[제 2실시형태]
본 발명의 제 2실시형태에 의한 용량소자 및 그 제조방법에 대하여 도4 및 도5를 사용하여 설명한다.
도4는 본 실시형태에서의 용량소자의 구조를 표시한 개략단면도, 도5는 본 실시형태에의한 용량소자의 제조방법을 표시한 공정단면도이다.
본 실시형태에 의한 용량소자는, 고유전체박막을 성막할때에, 반도체기판과 하부전극을 밀착시키는 밀착층이 산화되지 않도록, 밀착층과 반도체기판을 접속하는 접속공이 형성된 영역의 하부전극상에, 산소의 확산을 방지하는 확산방지막을 설치한것에 특징이 있다. 즉, 실리콘기판 30상에는, 소자분리막 32에 의해서 규정된 접속공 34가 형성되어있다. 소자분리막 32상에는, 접속공 34에서 실리콘기판 30에 접속된 밀착층 36이 형성되어있다. 밀착층 36상에는, 플라티나로서 되는 하부전극 38이 형성되어있다. 하부전극 38상의 접속공 34가 개구된 영역에는 확산방지막 40이 형성되어있다. 확산방지막 40이 형성된 하부전극 38상에는, SrTiO3막으로서 되는 캐퍼시터 유전체막 42가 형성되어있다. 캐퍼시터 유전체막 42상에는, 플라티나막으로서 되는 상부전극 44가 형성되어있다.
다음에, 본 실시형태에 의한 용량소자의 제조방법을 도5를 사용하여 설명한다.
먼저, 실리콘기판 30상에 소자분리막 32를 형성하고, 소자분리막 32에 의해서 규정된 접속공 34를 형성한다.
이어서, Ti로서 되는 밀착층 36과, 플라티나로서 되는 하부전극 38을 퇴적한다. 하부전극 38과 실리콘기판 30은, 밀착층 36을 통하여 접속공 34에서 접속된다. 밀착층 36은, 하부전극 38과 실리콘기판 30과의 밀착성을 향상함과 동시에, 실리콘기판중의 실리콘원자가 하부전극 38 방향으로 확산하는것을 방지하는 확산방지막으로서도 기능한다.
계속하여, 하부전극 38상에 실리콘산화막을 퇴적한 후, 접속공 34가 개구된 영역의 하부전극 38상에 실리콘산화막이 잔류하도록 패터닝하고, 확산방지막 40을 형성한다 (도5(a)).
이후, 확산방지막 40이 패터닝된 하부전극 38상에 SrTiO3막으로서 되는 캐퍼시터 유전체막 42를 형성한다.
SrTiO3막의 퇴적은, 통상, 산화성분위기안에서 행해진다. 이때문에, 분위기안의 산소가 플라티나막을 확산하여 Ti와 대응하고, 밀착층 36은 고저항화된다. 그러나, 접속공 34상의 하부전극 38의 영역에는 확산방지막 40이 형성되어 있으므로, 분위기안의 산소는 접속공 34가 형성된 영역의 밀착층 36에는 달하지 않으므로 실리콘기판 30과 하부전극 38과의 사이의 콘택트저항은 낮은채로 유지된다.
이어서, 캐퍼시터 유전체막 42상에 플라티나로서 되는 상부전극 44를 형성한다 (도5(b)).
계속하여 상부전극 44, 캐퍼시터 유전체막 42, 하부전극 38, 밀착층 36을 동일한 패턴으로 가공하고, 캐퍼시터를 형성한다 (도5(c)).
[제 3실시형태]
본 발명의 제 3실시형태에 의한 용량소자 및 그 제조방법에 대하여 도6과 도7을 사용하여 설명한다.
도6은 본 실시형태에 의한 용량소자의 구조를 표시한 개략단면도, 도7은 본 실시형태에 의한 용량소자의 제조방법을 표시하는 공정단면도이다.
본 실시형태에 의한 용량소자는, 제 2실시형태에 의한 용량소자에 있어서, 하부전극의 내부에 확산방지막이 형성되어 있는 것에 특징이 있다.
즉, 실리콘기판 30상에는, 소자분리막 32에 의해서 확정된 접속공 34가 형성되어있다. 소자분리막 32상에는, 접속공 34에 있어서 실리콘기판 30에 접속된 밀착층 36이 형성되어있다. 밀착층 36상에는, 플라티나로서되는 하부전극 38a가 형성되어있다. 하부전극 38a상의 접속공 34가 개구된 영역에는 확산방지막 40이 형성되어있다. 확산방지막 40이 형성된 하부전극 38a상에는, 플라티나로서되는 하부전극 38b가 형성되어있고, 하부전극 38a, 38b에 의해서 확산방지막 40이 둘러싸여있다. 하부전극 38b상에는, SrTiO3막으로서되는 캐퍼시터 유전체막 42가 형성되어있다. 캐퍼시터 유전체막 42상에는, 플라티나막으로서 되는 상부전극 44가 형성되어있다.
다음에, 본 실시형태에 의한 용량소자의 제조방법을 도7을 사용하여 설명한다.
먼저, 실리콘기판 30상에 소자분리막 32를 형성하고, 소자분리막 32에 의해서 규정된 접속공 34를 형성한다.
이어서, Ti로서 되는 밀착층 36과, 플라티나로서 되는 하부전극 38a를 퇴적한다. 하부전극 38a와 실리콘기판 30과는, 밀착층 36을 통하여 접속공 34에 있어서 접속된다.
계속하여, 하부전극 38a상에 실리콘 산화막을 퇴적한 후, 접속공 34이 개구된 영역의 하부전극 38a상에 실리콘산화막이 잔류하도록 패터닝하고, 확산방지막 40을 형성한다 (도7(a)).
이후, 확산방지막 40이 형성된 하부전극 38a상에, 플라티나로서 되는 하부전극 38b를 퇴적한다. 이에 의하여, 확산방지막 40은 플라티나에 의해서 완전히 둘러싸인다.
이어서, 하부전극 38b상에, SrTiO3막으로서 되는 캐퍼시터 유전체막 42를 형성한다.
SrTiO3막의 퇴적은, 통상, 산화성분위기 안에서 행해진다. 이때문에, 분위기안의 산소가 하부전극 38a, 38b를 확산하여 Ti과 반응하고, 밀착층 36은 고저항화된다. 그러나, 접속공 34상의 하부전극 38a의 영역에는 확산방지막 40이 형성되어 있으므로, 분위기안의 산소는 접속공 34가 형성된 영역의 밀착층 36에는 달하지 않으므로 실리콘기판 30과 하부전극 38과의 사이의 콘택트저항을 낮은 그대로 유지된다.
이어서, 캐퍼시터 유전체막 42상에 플라티나로서 되는 상부전극 44를 형성한다 (도7(b)).
이후, 상부전극 44는, 캐퍼시터 유전체막 42, 하부전극 38, 밀착층 36을 동일한 패턴으로 가공하고, 캐퍼시터를 형성한다 (도7(c)).
또, 상기 실시형태에서는 밀착층 36으로서 Ti막을 사용하였으나, 실리콘기판 30에서 실리콘원자가 확산하여 플라티나막과 반응하는것을 방지할수 있으면 좋으므로 이에 한정되는 것은 아니다. 예를들면, Ta, W등의 금속 또는 이들의 산화막 또는 이들의 실리사이드(규화물)를 사용하여도 좋다. 또, 예를들면, TiN/Ti등의 적층막이라도 좋다.
또, 상부전극 또는 하부전극에 사용한 플라티나막은, 내산화성이 있는 다른 물질을 사용하여 구성하여도 좋다. 예를들면, Pd(팔라듐) 또는 Ru(루테늄) 또는 Ir(이리듐)등의 도전성산화물을 사용할수가 있다.
[제 4실시형태]
본 발명의 제 4실시형태에 의한 반도체장치 및 그 제조방법에 대하여 도8 및 도9를 사용하여 설명한다.
도8은 본 실시형태에 의한 반도체장치의 구조를 표시한 개략단면도, 도9는 본 실시형태에 의한 반도체장치의 제조방법을 표시한 공정단면도이다.
본 실시형태에서는, 제 3실시형태에 의한 용량소자를 DRAM의 캐퍼시터에 적용하는 예를 설명한다.
본 실시형태에 의한 반도체장치에서는 도8에 표시하는바와 같이, 1트랜지스터, 1캐퍼시터로서 되는 DRAM을, 제 3실시형태에 의한 용량소자를 사용하여 구성하고있다.
즉, 메모리셀트랜지스터 54상에서 끌어낸 플러그 62에는, 실리콘산화막 68로서 되는 확산방지막이 그 사이에 끼워지고, 플라티나막 66, 70과의 적층막으로서 되는 캐퍼시터축적전극 72상에는, 캐퍼시터 유전체막 74와, 캐퍼시터대향전극 76이 형성되어있다.
다음에, 본 실시형태에 의한 반도체장치의 제조방법을 도9를 사용하여 설명한다.
먼저, 통상의 DRAM의 제조 프로세스에 의해서, 메모리셀트랜지스터 54와, 비트선 56을 실리콘기판 50상에 형성한다. 이어서, 메모리셀트랜지스터 54및 비트선 56상에 층간절연막 58을 퇴적하고, 그 측면을 평탄화한다. 계속하여, 메모리셀트랜지스터 54와, 상층에 형성하는 캐퍼시터의 축적전극을 접속하는 콘택트홀을 개구한다. 이후, 다결정 실리콘막을 퇴적하여 에칭백하고, 다결정실리콘으로서 되는 플러그 62를 콘택트홀내에 매립한다. 이어서, Ti막 64와 플라티나막 66을 연속하여 성막한다. Ti막 64는, 플러그 62안의 실리콘원자가 플라티나막 66안을 확산하는 것을 방지하는 확산방지막으로서 기능한다.
계속하여, 실리콘산화막을 퇴적하여, 패터닝하고, 입체형의 축적전극부를 형성한다. 이와같이, 패터닝된 실리콘산화막 68은, 상층에 유전체막을 산화성분위기 안에서 퇴적할때에, 산소원자의 확산을 억제하는 확산방지막으로서 기능한다.
이후, 플라티나막 66및 실리콘산화막 68상에 플라티나막 70을 퇴적하고 (도9(a)), 플라티나막 70, 66, Ti막 64를 동일패턴으로 가공한다. 이리하여, 실리콘산화막 68이 그 사이에 끼워진 플라티나막 66, 70과의 적층막으로서 되는 캐퍼시터축적전극 72를 형성한다 (도9(b)).
이어서, 캐퍼시터축적전극 72상에, SrTiO3으로서 되는 캐퍼시터 유전체막 74를 형성한다.
SrTiO3막에 퇴적은, 통상, 산화성분위기안에서 행해진다. 이때문에, 분위기안의 산소가 플라티나막 66, 70안을 확산하여 Ti막 64와 반응하고, Ti막 64는 고저항화된다. 그러나 플러그 62상의 캐퍼시터 유전체막 72안에는 실리콘산화막 68로서 되는 확산방지막이 형성되어 있으므로, 분위기안의 산소는 플러그 62가 형성된 영역의 Ti막 64에 달하지 않으므로, 플러그 62와 캐퍼시터 유전체막 72와의 사이의 콘택트저항은 낮은 그대로 유지된다.
계속하여, 캐퍼시터 유전체막 74상에 플라티나막으로서 되는 캐퍼시터대향전극 76을 형성하고, 메모리셀트랜지스터 54에 접속된 캐퍼시터를 형성한다 (도9(c)).
이리하여, 1캐퍼시터, 1트랜지스터로서 되는 DRAM을 형성한다.
더우기, 상기 실시형태에서는, 층간절연막 58을 평탄화한 후에 플러그 62를 형성하고, 플러그 62에 접속된 캐퍼시터를 형성하였으나, Ti막 64를 직접메모리셀 트랜지스터 54에 접속하여도 좋다.
예를들면, 메모리셀트랜지스터의 확산층상에 콘택트홀을 개구한 후, 메모리셀트랜지스터에 직접접속된 캐퍼시축적전극 72를 형성하고 (도10(a) 내지 도10(b)), 그 상층에 캐퍼시터 유전체막 74, 캐퍼시터대향전극 76을 형성할수도 있다 (도10(c)).
이렇게 한 경우에도, Ti막 64는, 실리콘기판 50안의 실리콘원자가 플라티나막 66방향으로 확산하는 것을 방지하는 확산방지막으로서 기능하므로, 이에 의한 용량저하를 방지할 수가 있다.
또, 상기 실시형태에서는, 제 3실시형태에 의한 용량소자를 사용하여 반도체장치를 형성하였으나, 제 1 또는 제 2실시형태에 의한 용량소자를 사용하여 반도체장치를 구성하여도 좋다.
또, DRAM에 사용하는 캐퍼시터의 구조도, 상기의 구조에 제한되지 않는다. 예를들면 핀구조등 갖가지의 형상의 캐퍼시터에 적용할수가있다.
[제 5실시형태]
본 발명의 제 5실시형태에 의한 박막형성방법에 대하여 도11 및 도12를 사용하여 설명한다. 도11은 본 실시형태에 의한 박막형성방법에 사용한 CVD장치의 개략도, 도12는 본 실시형태에 의한 박막형성방법에 의해 형성한 플라티나막에서의 X선회절 스펙트럼이다.
본 실시형태에 의한 박막형성방법에 사용한 CVD장치를 도11을 사용하여 설명한다.
박막의 성장을 행하는 성막실 110에는, 진공펌프 112가 접속되어있어서, 성막실 110내부를 감압할수 있도록 되어있다. 성막실 110내부에는, 성막을 하는 기판 114를 재치하기 위한 서셉터(susceptor) 116이 설치되어있다. 서셉터 116에는, 성막할때에 기판 114를 가열하는 히터(도시하지 않음)가 설치되어있다.
더우기 성막실 110에는 H2(수소)가스를 도입하는 가스공급배관 118과, 유기금속원료를 포함한 가스를 도입하는 가스공급배관 120이 접속되어있다. 또, 이와같이하여, 성막실 110내에 도입된 가스가 성막실 110내에 균일하게 공급되도록, 성막실 110내에는 샤워헤드 122가 형성되어있다.
가스공급배관 120의 다른 일측은, 유기금속화합물을 가열승화시켜서 캐리어가스와 함께 성막실 110에 도입하는 가스제어장치 124에 접속되어있다.
가스제어장치 124에는, 금속원료인 헥사플로로아세틸아세톤백금(이하, Pt(HFA)2라 표시한다)이 충전된 원료용기 126이 설치되어있다. Pt(HFA)2는 실온에서는 오렌지색의 분말이고, 성막에 있어서는 이를 승화하여 사용한다. 이때문에, 원료용기 126은, 원료용기 126을 150∼200℃정도의 온도로 가열하기위한 항온조 128의 내부에 재치되어있다.
더우기 원료용기 126에는 캐리어가스인 Ar가스를 원료용기 126에 도입함으로써, Ar가스와 함께 승화된 Pt(HFA)2의 승화온도보다 예를들면 5℃정도 높은 150∼210℃로 보온된다.
다음에, 본 실시형태에 의한 성막형성방법을 도11을 사용하여 설명한다.
성막실 110내를 진공펌프 112에 의해서 감압한 후, 플라티나막을 퇴적하는 기판 114를 서셉터 116의 히터로 가열한다.
이어서, 캐리어가스인 Ar가스를 소정의 유량만 흘리고, 승화된 Pt(HFA)2와함께 성막실에 도입한다. 이와 동시에 가스공급배관 118에서 H2가스를 도입함으로써, Pt(HFA)2와 H2가스가 기판 114상에서 반응하고, 기판 114상에는 플라티나막이 퇴적된다.
도12는, 기판온도를 500℃, 성막실 10내의 압력을 10Torr, 캐리어가스유량을 300sccm, H2가스의 분압을 0.5Torr로서 성막한 플라티나막을 X선회절에 의해서 측정한 결과이다. 도12에서 (a)는 (100) 실리콘기판상에 플라티나막을 형성한 경우의 회절스펙트럼을, (b)는 (100) 실리콘기판상에 막두께 50nm의 티탄막과, 막두께약 100nm의 질화티탄막과를 순차형성한 후, 질화티탄막상에 플라티나막을 형성한 경우의 회절스펙트트럼을, (c)는 (b)의 경우에 있어서, 플라티나의 성막중에 H2가스를 도입하지 않은 경우의 회절스펙트럼을 표시하고 있다. 플라티나막의 성막속도는 모두 100nm/min로 하였다.
도시하는 바와같이, 어느 경우에도 대표적인 회절피크가 관찰되고 있어서, 플라티나막이 성장되어있는 것을 알수있다. 그러나, 성막중에 H2가스를 도입하지않고 성장한 플라티나막(도12(c))은, H2가스를 도입하여 성장한 플라티나막(도12(b))과 비교하여 플라티나의 회절피크가 작게되어있다. 즉, 성막중에 H2가스를 도입함으로써, 배향성이 우수한 플라티나막이 성막되는 것을 알수있다.
이와같이, H2가스를 도입함으로써 배향성이 우수한 플라티나막을 성막되는것은, 막중에 포함되는 탄소농도가 감소되기 때문이다.
플라티나막을 성막하는 재료로 Pt(HFA)2를 사용한 경우에는, 원료에는 다량으로 탄소가 포함되므로 성막한 플라티나막중에도 탄소가 포함되어 있다. 이와같은 탄소의 도입이 막의 배향성을 열화시키나, 첨가한 H2가스가 막중의 탄소와 반응하면, 기상또는 기판표면에 있어서 수소와 탄소가 반응함으로써 탄화수소를 생성하여 기화하므로, 막중에 도입되는 탄소농도를 감소할 수가 있다.
또, 본 실시형태에서는, 플라티나막을 퇴적할 때의 기판온도를 500℃로 하였으나, 기판온도는 300∼600℃정도로 설정하는 것이 바람직하다.
[제 6실시형태]
본 발명의 제 6실시형태에 의한 반도체기판및 그 제조방법에 대하여 도13 및 도14를 사용하여 설명한다.
도13은 본 실시형태에 의한 반도체장치의 구조를 표시한 도, 도14는 본 실시형태에 의한 반도체장치의 제조방법을 표시한 공정단면도이다.
본 실시형태에서는, 제 5실시형태에 의한 박막제조방법에 의해 형성한 플라티나막을 반도체장치에 응용하는 예로서, 플라티나막을 상부전극으로 하는 박막캐퍼시터의 구조 및 제조방법에 대하여 표시한다.
처음에, 본 실시형태에 의한 반도체장치의 구조를 도13을 사용하여 설명한다.
실리콘기판 140상에는, 티탄막 142와, 질화티탄막 144와, 루테늄막 146과,산화루테늄막 148이 순차적층하여 형성된 하부전극 150이 형성되어있다. 하부전극 150상에는, SrTiO3에 의해 형성된 캐퍼시터 유전체막 152가 형성되어있다. 캐퍼시터 유전체막 152상에는, 플라티나막에 의해서 형성된 상부전극 154가 형성되어있다. 이와같이 하여 형성된 캐퍼시터상에는, 절연막 156이 형성되어 있고, 절연막 156에 형성된 관통공을 통하여 상부전극 154, 하부전극 150에 접속된 배선층 158이 형성되어있다.
다음에, 본실시형태에 의한 반도체장치의 제조방법을 도14를 사용하여 설명한다.
먼저, 실리콘기판 140상에, 막두께 약 20nm의 티탄막 142를 스퍼터법으로 퇴적한다. 예를들면, 기판온도를 350℃, Ar유량을 40sccm, 압력은 5×10-3Torr, 전력을 500W로 하여 퇴적한다.
이어서, 티탄막 142상에, 막두께 약 30nm의 질화티탄막 144을 스퍼터법에 의해서 퇴적한다. 예를들면, 기판온도를 350℃, Ar유량을 40sccm, N2유량을 30sccm, 압력을 5×10-3Torr, 전력을 500W로 하여 퇴적한다.
계속하여, 질화티탄막 144상에, 막두께 약 50nm의 루테늄막 146을 스퍼터법에 의해서 퇴적한다. 예를들면, 기판온도를 500℃, Ar유량을 40sccm, 압력을 5×10-3Torr, 전력을 500W로 하여 퇴적한다.
이후, 루테늄막 146상에, 막두께 100nm의 산화루테늄막 148을 스퍼터법에 의해서 퇴적한다. 예를들면, 기판온도를 500℃, Ar유량을 40sccm, O2유량을 30sccm, 압력을 5×10-3Torr, 전력을 500W로 하여 퇴적한다.
이어서, 통상의 리소그래피기술로 이온밀링기술에 의해서 산화루테늄막 148, 루테늄막 146, 질화티탄막 144, 티탄막 142으로서 되는 적층막을 패터닝하고, 하부전극 150을 형성한다 (도14(a)).
계속하여, 하부전극 150상에, SrTiO3막을 CVD법에 의해서 퇴적하고, 캐퍼시터 유전체막 152를 형성한다. 예를들면, 기판온도를 450℃, O2유량을 1sccm, 압력을 5Torr로서 퇴적한다.
이후, 이온밀링법에 의해서 캐퍼시터 유전체막 152를 에칭하여 패터닝을 한다(도14(b)).
이어서, 캐퍼시터 유전체막 152상에, 플라티나막을 CVD법에 의해서 퇴적한다. 플라티나막의 성막에는, 예를들면, 제 5실시형태에 의한 박막형성방법을 사용한다. 플라티나원으로서 Pt(HFA)2를 사용하여, 예를들면, 기판온도를 500℃, 성막실 110내의 압력을 10Torr, 캐리어가스유량을 300sccm, H2가스의 분압을 0.5Torr로서 성막한다.
계속하여, 이온밀링법에 의해 플라티나막을 에칭하여, 상부전극 154를 형성한다 (도14(c)).
이 후, 이와같이 형성된 캐퍼시터상에 CVD법에 의해서 절연막 156을 퇴적한다.
이어서, 하부전극 150과 상부전극 154에서 배선을 끌어내기 위한 관통공을 절연막 154에 개구한다. 그후, 배선층으로 되는 Al을 스퍼터법에 의해서 성막하여 패터닝함으로써, 배선층 158을 형성한다 (도14(d)).
이와같이 하여 형성한 박막캐퍼시터의 리크특성의 평가를 한 결과, 캐퍼시터의 상부전극 154와 하부전극 150과의 사이에 5V의 바이어스를 인가하였을때의 리크전류밀도는 1×10-8A·㎝-2이었다. 또, 캐퍼시터 유전체막 150이 가지는 비유전율은 200이고, 비유전율이 높고 리크특성이 우수한 캐퍼시터를 형성할수가 있다.
더우기, 상기 실시형태에서는, 하부전극 150으로서 루테늄산화막/루테늄질화티탄막/티탄막으로서 되는 적층구조를 사용하여, 상부전극 154로서 플라티나을 사용하여, 캐퍼시터 유전체막 152로서 SrTiO3막을 사용했으나, 이들에 한정되는 것은 아니다.
예를들면, 티탄막, 질화티탄막, 루테늄막, 산화루테늄막, 이리듐막, 산화이리듐막중 어느 1개의 막상에, 또는 어느 2개 이상의 막으로되는 적층막상에 플라티나막을 퇴적하고, 하부전극 150으로서 사용하여도 좋다. 특히, 질화티탄막/티탄막, 산화티탄막/티탄막, 산화티탄막/이리듐막, 산화루테늄막/루테늄막/티탄막등의 하지구조가 바람직하다.
또, 캐퍼시터 유전체막 152으로서는 SrTiO3막의 대신에, (Ba, Sr)TiO3막을 사용하여도 좋고, Pb(Zr, Ti)O2막등을 사용하여도 좋다.
또, 상부전극 154를 하부전극 150과 동일의 구조로 하여도 좋다. 더우기, 적층막에의해서 상부전극 154를 형성하는 경우에는, 예를들면, 각층의 적층순을 하부전극 150과 역으로 함으로써 구성하면 된다.
[제 7실시형태]
본 발명의 제 7실시형태에의한 박막형성방법에 대하여 도15 및 도16을 사용하여 설명한다.
도15는 본실시형태에의한 박막형성방법에 사용한 CVD장치의 개략도, 도16은 본 실시형태에의한 박막형성방법에의해서 퇴적한 산화루테늄 막두께의 시간변화를 표시한 그래프, 도17은 본 실시형태에의한 박막형성방법에 의해서 형성한 루테늄막및 산화루테늄막에서의 X선회절 스펙트럼이다.
본 실시형태에의한 박막형성방법은, 루테늄원료로서 Ru(DMHPD)3를 사용함과 동시에, 이를 액화한 상태에서 불활성 가스로 버블링하여 성막실내에 도입하는 것에 특징이 있다.
처음에, 본 실시형태에의한 박막형성방법에 사용한 CVD장치를 도15를 사용하여 설명한다.
박막의 성장을 행하는 성막실 110에는, 진공펌프 112가 접속되어 있어서, 성막실 110내부를 감압할 수 있도록 되어 있다. 성막실 110내부에는, 성막을 행하는 기판 114를 재치하기위한 서셉터 116이 설치되어 있다. 서셉터 116상에는, 성막시에 기판 114를 가열하는 램프히터 117이 설치되어 있다.
성막실 110에는 더우기, H2(수소) 가스 및 O2(산소) 가스를 도입하는 가스공급배관 118과, 유기금속원재를 포함하는 가스를 도입하는 가스공급배관 120이 접속되어 있다. 또, 이와같이 하여 성막실 110내에 도입된 가스가 성막실 110내에 균일하게 공급되도록, 성막실 110내에는 샤워헤드 122가 형성되어 있다.
가스공급배관 120의 다른 일측은, 유기금속화합물 원료를 캐리어가스와 함께 성막실 110에 도입하는 가스제어장치 124에 접속되어 있다.
가스제어장치 124에는, 2, 6 디메틸-3, 5-헵탄디온 루테늄(2, 6-dimethy1 3, 5-heptanedione Ruthenium: 이하, Ru(DMHPD)3이라 표시함)이 충전된 저증기압용의 원료용기 126이 설치되어 있다. Ru(DMHPD)3은 실온에 있어서 분말상의 고체이고, 성막에 있어서는 이를 기체로 할 필요가 있다. 이때문에, 원료용기 126은, 원료를 융점이하의 온도로 가열하기 위한 항온조 128의 내부에 재치되어 있다.
원료용기 126에는 다시금 캐리어가스인 Ar가스를 도입하는 가스공급배관 130이 접속되어 있고, 가스공급배관 130에서 Ar가스를 원료용기 126에 도입함으로써, Ar가스와 함께 기화된 Ru(DMHPD)3을 성막실 110에 도입할 수 있도록 되어 있다. 원료용기 126내에서 기화된 원료는 증기압이 낮으므로, Ar가스의 버블링에 의하여 성막실 110내에 도입할 수 있도록 되어 있다.
또, 성막실 110, 가스공급배관 118, 120, 성막실 110과 원료용기 126사이의 배관에는, 배관내에서의 가스의 응축을 억제하기 위하여 히터 132가 설치되어있고,성막에 있어서는, Ru(DMHPD)3의 융점에서 예를들면 10℃정도 높은 온도로 보온되어 있다.
다음에, 본 실시형태에의한 박막형성방법을 도15를 사용하여 설명한다.
성막실 110내를 진공펌프 112에 의해서 감압한 후, 루테늄막을 퇴적하는 기판 114를 램프히터 117에 의해서 가열한다.
이어서, 캐리어가스인 Ar가스를 소정의 유량 만큼 흘려서, Ru(DMHPD)3와 함께 성막실 110에 도입한다.
Ru(DMHPD)3은, 원료용기 126을 가열함으로써 액화하고, 그 후에 기화된다. 기화된 Ru(DMHPD)3는 증기압이 낮으므로, 그대로는 원료용기 126에서 성막실 10에 도입되지 않는다. 그리하여 예를들면, 캐리어가스로 되는 Ar을 원료용기 126중에 도입하며 버블링하고, Ar가스와 함께 성막실 110에 도입한다.
Ru(DMHPD)3의 도입과 동시에, 가스공급배관 118에 의해 H2가스를 성막실 110내에 도입하고, Ru(DMHPD)3와 H2가스를 기판 114상에서 반응시켜, 기판 114상에 루테늄막을 퇴적한다. 이와같이 하여, 기판 114상에 루테늄막을 퇴적할 수가 있다.
기판 114상에 산화루테늄 막을 퇴적할 때에는, H2가스를 바꾸어 O2가스를 성막실 110내에 도입하면 좋다. Ru(DMHPD)3의 분해와 O2가스에의한 산화반응이 생겨, 기판 114상에 산화루테늄막을 퇴적할 수 있다.
이와같이, 본 실시형태에의한 박막형성방법에서는, 루테늄원료로 하여Ru(DMHPD)3을 사용함과 동시에 이를 액화한 상태에서 불활성가스에 의해서 버블링하여 루테늄원료를 성막실내에 도입하고, 루테늄막 또한 산화루테늄막을 퇴적한다.
본 실시형태에 있어서 Ru(DMHPD)3을 액화한것을 액체상으로한 Ru(DMHPD)3을 사용함으로써, 버블링시의 Ar가스와 Ru(DMHPD)3과의 접촉면접이 항시 거의 일정하게되고, Ru(DMHPD)3의 공급량을 일정하게 유지할수 있기 때문이다.
액체상으로한 루테늄원료를 사용하면, 루테늄원료를 성막실 110내에 안정하여 도입할 수 있으나, 종래 쓰이고 있던 Ru(DPM)3은 액화할 수는 없었다.
왜냐하면, Ru(DPM)3의 융점은 165∼170℃정도의 온도이나, 융점이상의 온도로하여 액화하고자 하면, Ru(DPM)3이 분해되어 루테늄 원료로서는 사용할 수 없기 때문이다.
도16에, 본 실시형태에의한 박막형성방법에의해서 산화루테늄막을 퇴적한 경우의, 산화루테늄 막두께의 시간변화를 표시한다.
성막에 있어서는 기판온도를 500℃, 성막실 110내의 압력을 5Torr, 캐리어가스유량을 300sccm, O2가스의 유량을 100sccm, 1회의 성막시간을 30min으로 하였다. 또, 원료용기 126내에는 총량 약 15g의 Ru(DMHPD)3를 장전하고, 그대로의 상태로 연속하여 성막을 행하였다.
도16에 표시하는 바와같이 원료용기 126내에 장전한 Ru(DMHPD)3을 바꾸지 안고, 산화루테늄막을 1000회 퇴적하여도, 그 막두께는 거의 100㎚으로 안정되어 있는것을 알수 있다.
마찬가지의 측정을 Ru(DPM)3을 루테늄 원료로하여 사용한 경우에 대하여도 조사하였으나, 100회 정도의 성막으로, 퇴적되는 산화이리듐막의 막두께는 약 절반으로까지 감소하였다.
이와같이, Ru(DMHPD)3을 사용한 박막의 형성에서는, Ru(DPM)3을사용한 경우와 비교하여 퇴적막두께의 변화를 대폭으로 저감할 수가 있다.
도17은, 본 실시형태에의한 박막형성방법에의해서 형성한 루테늄막 및 산화루테늄막을 X선회절에 의해서 측정한 결과를 표시한 그래프이다.
도17중, (b)는 실리콘기판상에 퇴적한 루테늄막상에 산화루테늄막을 퇴적한 경우의 회절 스펙트럼을, (d)는 실리콘기판상에 산화루테늄막을 퇴적한 경우의 회절스펙트럼을 나타내고 있다.
비교를 위하여, 도17에, Ru(DPM)3을 사용한 종래의 박막형성방법으로 루테늄막 및 산화루테늄막을 퇴적한 경우의 회절스펙트럼을 나타내었다. (a)는 실리콘기판상에 퇴적한 루테늄막상에 산화루테늄막을 퇴적한 경우의 회절스펙트럼, (c)는 실리콘기판상에 산화루테늄막을 퇴적한 경우의 회절스펙트럼 이다.
표시하는 바와같이, 루테늄원료으로서 Ru(DMHPD)3을 사용함으로써, 배향성이 뛰어난 양질의 루테늄막, 산화루테늄막을 형성할 수가 있음을 알았다.
또, 루테늄원료로 Ru(DMHPD)3을 사용한 경우의 회절스펙트럼은, Ru(DPM)3을 사용한 경우의 회절스펙트럼과는 거의 일치해 있고, Ru(DPM)3을 사용한 경우와 동등한 막질을 가지는 루테늄막 및 산화루테늄막이 형성되는것을 알았다.
더우기, 본 실시형태에의한 박막형성방법에 있어서, Ru(DMHPD)3을 액화하는 온도는, Ru(DMHPD)3의 융점근방에 있는 90∼120℃의 사이에 설정하는것이 바람직하다. 융점에 이와같은 폭이 있는것은, 원료에 포함되는 불순물농도등에의해서 융점이 좌우되기 때문이다. 성막에 있어서는 원료의 순도등에 따라 가열온도를 적절하게 설정하는 것이 바람직하다.
또, 성막실 110에 도입하는 수소는, 성막실 110내를 환원분위기로 함과 동시에, 퇴적하는 막안의 탄소를 제거하기 위하여 유효하다.
루테늄원로인 Ru(DMHPD)3에는 다량의 탄소가 포함되므로, 성막한 루테늄막 중에도 탄소가 혼입하나, 성막실 110내에 H2가스를 도입함으로써, 도입한 수소가 막안의 탄소와 반응하여 탄화수소를 생성하여 기화하므로, 퇴적막안에 혼입하는 탄소온도를 대폭으로 감소할 수가 있다.
막안에 도입된 탄소는 루테늄막의 배향성을 열화시키므로, 양질의 루테늄막을 형성하므로 H2가스의 도입은 효과적이다.
또, 상기 실시형태에서는, 루테늄막 또는 산화루테늄막을 퇴적할 때의 기판온도를 500℃로 하였으나, 기판온도는 300∼600℃정도로 설정하는 것이 바람직하다.
또, 양질의 루테늄막 또는 산화루테늄막을 형성하기 위해서는, 성막시의 성막실내 압력을 1∼10Torr정도로 설정하는 것이 바람직하다.
[제 8실시형태]
본 발명의 제 8실시형태에 의한 반도체장치 및 그 제조방법에 대하여 도18 및 도19를 사용하여 설명한다.
도18은 본 실시형태에의한 반도체장치의 구조를 표시한 개략단면도, 도19는 본 실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도이다.
본 실시형태는, 제 7실시형태에의한 박막제조방법에의해서 형성한 루테늄막및 산화루테늄막을 반도체장치에 응용하는 예로서, 루테늄막 및 산화루테늄막을 하부전극에 가지는 박막캐퍼시터의 구조 및 그 제조방법에 대하여 표시한다.
처음에, 본 실시형태에의한 반도체장치의 구조를 도18을 사용하여 설명한다.
실리콘기판 140상에는 산화루테늄막 142와, 질화티탄막 144와, 루테늄막 146과, 산화루테늄막 148이 순차 적층하여 형성된 하부전극 150이 형성되어 있다. 하부전극 150상에는 SrTiO3에 의해서 형성된 캐퍼시터 유전체막 152가 형성되어 있다. 캐퍼시터 유전체막 152상에는, 플라티나에 의해서 형성된 상부전극 154가 형성되어 있다. 이와같이 하여 형성된 캐퍼시터상에는, 절연막 156이 형성되어 있고, 절연층 156에 형성된 관통공을 통하여, 상부전극 154, 하부전극 150에 접속된 배선층 158이 형성되어 있다.
다음에, 본 실시형태에의한 반도체장치의 제조방법을 도19를 사용하여 설명한다. 먼저, 실리콘기판 140상에, 막두께 약 20㎚의 티탄막 142를 스퍼터에 의해서 퇴적한다. 예를들면, 기판온도를 350℃, Ar유량을 40sccm, N2유량을 30sccm, 압력을 5×10-3Torr, 전력을 500W로 하여 퇴적한다.
이어서, 티탄막 142상에 막두께 약 30㎚의 질화티탄막 144를 스퍼터법에 의해서 퇴적한다. 예를들면, 기판온도를 350℃, Ar유량을 40sccm, N2유량을 30sccm, 압력을 5×10-3Torr, 전력을 500W로 하여 퇴적한다.
계속하여, 질화티탄막 144상에, 막두께 약 50㎚의 루테늄막 146을 CVD법에의해서 퇴적한다. 루테늄막의 성막에는, 예를들면, 제 7실시형태에의한 성막형성방법을 사용한다. 루테늄원료로는 Ru(DMHPD)3을 사용하여 예를들면, 기판온도를 500℃, 성막실 110내의 압력을 10Torr, 캐리어가스유량을 300sccm, H2가스유량을 100sccm, 항온조 128 및 히터 132의 온도를 각각 90℃, 100℃로 하여 성막한다 (도15 참조).
이후, 루테늄막 146상에, 막두께 약 100㎚의 산화루테늄막 148을 CVD법에 의해서 퇴적한다. 산화루테늄의 성막에는, 예를들면 제 7실시형태에의한 박막형성방법을 사용한다. 루테늄원료로는 Ru(DMHPD)3을 사용하여 예를들면, 기판온도를 500℃, 성막실 110내의 압력을 10Torr,캐리어가스유량을 300sccm, O2가스유량을300sccm, 항온조 128 및 히터 132의 온도를 각각 90℃, 100℃로 하여 성막한다 (도15 참조).
이어서, 통상의 리소그래피기술과 이온밀링 기술에 의해서, 산화루테륨막 148, 루테늄막 146, 질화티탄막 144, 티탄막 142로서 되는 적층막을 패터닝하고, 하부전극 150을 형성한다 (도19(a)).
계속하여, 하부전극 150상에, SrTiO3막을 CVD법에 의해서 퇴적하고, 캐퍼시터 유전체막 152를 형성한다. 예를들면, 기판온도를 450℃, O2유량을 1sccm, 압력을 5Torr 로 하여 퇴적한다.
이후, 이온밀링법에 의해서 캐퍼시터 유전체막 152를 에칭하여 패터닝을 행한다 (도19(b)).
이어서, 캐퍼시터 유전체막 152상에, 플라티나막을 CVD법에 의해서 퇴적한다. 플라티나원으로서 Pt(HFA)2을 사용하여 예를들면, 기판온도를 500℃, 성막실 110내의 압력을 10Torr, 캐리어가스유량을 300sccm, H2가스의 분압을 0.5Torr로 하여 성막한다.
계속하여, 이온밀링법에 의해서 플라티나막을 에칭하여, 상부전극 154를 형성한다 (도19(c)).
이후, 이와같이 형성된 캐퍼시터상에 CVD법에 의해서 절연막 156을 퇴적한다.
이어서, 하부전극 150과 상부전극 154에서 배선을 인출하기위한 관통공을 절연막 154에 개구한다. 그후, 배선층이되는 A1을 스퍼터법에 의해서 성막 패터닝함으로써, 배선층 158을 형성한다 (도19(d)).
이와같이 하여, Ru(DMHPD)3을 원료로 사용하여 루테늄막과 산화루테늄막을 형성함으로써, 하부전극의 막두께나 막질을 재현성좋게 형성할 수가 있다. 이에의하여, 형성한 박막캐퍼시터의 신뢰성도 높일 수가 있다.
더우기, 상기 실시형태에서는, 하부전극 150으로서 루테늄산화막/루테늄막/질화티탄막/티탄막으로서 되는 적층구조를 사용하여, 상부전극 154로서 플라티나막을 사용하고, 캐퍼시터 유전체막 152로서 SrTiO3막을 사용하였으나, 이들에 한정되는 것은 아니다.
예를들면, 플라티나막/산화루테늄막/루테늄막/질화티탄막/티탄막으로서 되는 구조나, 플라티나막/루테늄막/질화티탄막/티탄막으로서 되는 구조를 하부전극으로서 적용할 수가 있다.
또, 캐퍼시터 유전체막 150으로서는 SrTiO3막의 대신에, (Ba, Sr)TiO3막을 사용하여도 좋고, Pb(Zr, Ti)O3막등을 사용하여도 좋다.
또, 상부전극 154를 하부전극 150와 동일한 구조로 하여도 좋다. 더우기, 적층막에의해서 상부전극 154를 형성하는 경우에는, 예를들면, 각층의 적층순을 하부전극 150과 역으로 하여 구성하면 좋다.
또, 상기 실시형태에서는 박막캐퍼시터에 적용하는 예를 표시하였으나, 상기의 캐퍼시터 구조를 DRAM이나 FeRAM (강유체 메모리:Ferro-electrostatic RandomAccess Memory) 등에 적용할 수도 있다.
[제 9실시형태]
본 발명의 제 9실시형태에 의한 박막형성방법에 대하여 도20 내지 도23을 사용하여 설명한다.
도20은 본 실시형태에의한 박막형성방법에 의해서 형성한 이리듐막 및 산화이듐막에서의 X선 회절 스펙트럼, 도21은 성막시간에 대한 이리듐막의 막두께변화를 표시한 그래프, 도22는 수소분압과 이리듐막의 저향율과의 관계를 표시한 그래프, 도23은 수소분압과 이리듐막의 표면요철성과의 관계를 나타내는 그래프이다.
본 실시형태에의한 박막형성방법을, 제 5실시형태에 의한 박막형성방법에 사용한 CVD장치(도11)를 참조하여 설명한다.
박막의 성장을 행하는 성막실 110에는, 진공펌프 112가 접속되어 있고, 성막실 110내부를 감압할수 있도록 되어 있다. 성막실 110내부에는, 성막을 행하는 기판 114를 재치하기위한 서셉터 116이 설치되어있다. 서셉터 116에는, 성막할 때에 기판 114를 가열하는 히터(도시하지않음)가 설치되어 있다.
성막실 110에는 다시금, H2(수소) 또는 O2(산소) 가스를 도입하는 가스공급배관 118과, 유기금속원료를 포함한 가스를 도입하는 가스공급배관 120이 접속되어 있다. 또, 이와같이 하여 성막실 110내에 도입된 가스가 성막실 110내에 공급되도록, 성막실 110내에 샤워헤드 122가 형성되어 있다.
가스 공급배관 120의 타방(他方)은, 금속화합물을 가열승화시켜서 캐리어가스와 함께 성막실 110에 도입하는 가스제어장치 124에 접속되어 있다.
가스제어장치 124에는, 일반식,
로 표시되는 금속재료인 이리듐디피바로일메탄(이하 Ir(DPM)3라 부른다)이 충전된 원료용기 126이 설치되어있다. Ir(DPM)3는 실온에 있어서 오렌지색의 분말이고, 성막할 때에는 이를 승화하여 사용한다.
이때문에, 원료용기 126은, 원료용기 126을 150∼200℃정도의 온도로 가열하기 위한 항온조 128의 내부에 재치되어 있다.
원료용기 126에는 다시금, 캐리어 가스인 Ar가스를 도입하는 가스공급배관 130이 접속되어 있고, 가스공급배관 130에서 Ar가스를 원료용기 126에 도입함으로써, Ar가스와 함께 승화된 Ir(DPM)3을 성막실 110에 도입할 수 있도록되어 있다.
또, 성막실 110, 가스공급배관 118, 120, 성막실 110과 원료용기 126사이의 배관에는, 배관내에서의 가스의 응축을 억제하기 위한 히터 132가 설치되어 있고, 성막, Ir(DPM)3의 승화온도보다 예를들면 5℃정도 높은 150∼210℃로 보온된다.
다음에, 본 실시형태에 의한 박막형성방법을 도11을 참조하여 설명한다.
성막실 110내를 진공펌프 112에 의해서 감압한 후, 이리듐막을 퇴적하는 기판 114를 서셉터116의 히타에 의해서 가열한다.
이어서, 캐리어가스인 Ar가스를 소정의 유량만큼 흘리고, 승화된 Ir(DPM)3과 함께 성막실에 도입한다. 이와 동시에 가스공급배관 118에서 H2가스를 도입함으로써, Ir(DPM)3와 H2가스가 기판 114상에서 반응하고, 기판 114상에는 이리듐막이 퇴적된다.
기판 114상에 산화이리듐막을 퇴적할 때에는, H2가스의 대신에 O2가스를 성막실 110내에 도입하고, Ir(DPM)3과 O2가스를 기판 114상에서 반응시키면 좋다.
도20은, 성막실 110내의 압력을 10Torr, 캐리어가스 유량을 300sccm, H2가스 또는 O2가스의 압력을 0.5Torr로하여 성막한 이리듐막 및 산화이리듐막을 X선회절에 의해서 측정한 결과이다. 도20에 있어서, (a)는 산화이리듐막을 성장한 실리콘기판에서의 회절 스펙트럼을, (b)는 이리듐막을 성장한 실리콘기판에서의 회절 스펙트럼을 표시한다.
더우기, 이리듐막은 (100)실리콘기판상에 성장하고, 산화이리듐막은 (100) 실리콘기판상에 퇴적한 20㎚의 이리듐막상에 성장한다. 성막속도는 모두 100㎚/min로 하였다.
도시하는 바와같이, 어느 경우에도 대표적인 회절피크가 관찰되고 있어서, 이리듐막, 산화이리듐막이 성장되어 있음을 알수 있다.
본원 발명자는, 이와같이 하여 성장한 이리듐막이, 종래 쓰여지고 있는 Ir(acac)3에 의해 이리듐막을 성장하는 경우와 비교하여, 제조프로세스상의 안정성이 우수하다는 것을 새로이 발견하였다. 이하에 상세히 설명한다.
도21은, 동일 막두께에의한 성막을 반복하여한 경우의 막두께의 변화를 나타낸것이다. 성막조건은 표2에 표시하였다.
금 속 원 료 Ir(DPM)3 Ir(acac)
승화온도 [℃] 150 200
캐리어가스 유량 [sccm] 300 300
성막실압력 [Torr] 10 10
성장온도 [℃] 500 500
성막속도 [nm/min] 100 80
하지기판 (100)Si (100)Si
도시하는 바와같이, 금속원료로서 Ir(DPM)3을 사용한 경우에는, 퇴적되는 이리듐막의 막두께는 거의 변화하지 않는다. 이에 대하여, Ir(acac)3을 사용한 경우에는 막두께의 편차는 매우 크고, 또, 20시간이상의 가동으로는 막의 감소가 보이게 된다.
이와같이 Ir(acac)3를 사용한 경우에 막두께편차가 큰것은, Ir(acac)3가 안정된 승화특성을 얻을수 없기 때문이다. 즉, 승화특성이 안정되어 있지 않으면 성막실 110에 도입되는 원료가스의 공급량이 변동하고, 원료가스의 공급량에 의존하는 성막속도는 변화하므로, 막두께가 편차가 생긴다.
또, Ir(acac)3를 사용한 경우에는, 20시간이상의 가동에 의해서 막두께가 감소하나, 이는 Ir(acac)3의 열화에 의한 것이다. 시간의 경과와 함께 유기금속원료인 Ir(DPM)3나 Ir(acac)3은 열화하며, 그 열화의 속도는 주로 온도에 기인한다. 이때문에, 승화온도가 높은 Ir(acac)3는 Ir(DPM)3과 비교하여 열화가 빠르고, 막두께의 감소를 가져오게 된다. 이런 점에서, CVD법에 의해서 이리듐막을 형성하기위한 원재료로서는, Ir(acac)3보다도 Ir(DPM)3이 적합하다고 생각된다.
다음에, 이리듐막을 형성할 때에 도입하는 H2가스의 효과에 대하여 설명한다.
도22는 수소분압에 대한 저항율의 변화를 표시한 그래프, 도23d은 수소분압에 대한 표면요철의 변화를 표시한 그래프이다.
도시한 바와같이, 성막시에 H2가스를 도입하지않은 경우에는, 이리듐막의 저항율은 1792 [Ω·㎝]이다. 그러나, 성막시에 H2가스를 도입하면, 그 값은 급속히 감소한다. 예를들면 수소분압이 약 0.3 [Torr] 에서는, 그 값은 148 [Ω·㎝]로 된다. 더우기 수소분압을 증가하면, 수소분압이 약 0.625 [Torr]에서는 저항율은 42.8 [Ω·㎝], 수소분압이 약 0.7 [Torr]에서는 저항율은 33.8 [Ω·㎝]로 되어, 수소분압의 증가와 함께 비저항을 감소할 수가 있다. 이와같이 저항율이 수소분압에 의존하는 것은 막안에 포함되는 탄소농도의 영향이다.
이리듐막을 성막하는 재료로서 Ir(DPM)3를 사용한 경우에는, 원료에는 다량으로 탄소가 포함되기 때문에 성막한 이리듐막 안에도 탄소가 포함되어 있다. 이와같은 탄소의 도입이 저항율의 증대를 가져오나, 첨가한 H2가스가 막안의 탄소와 반응하면, 기상중 또는 기판표면에 있어서 수소와 탄소가 반응함으로써 탄화수소를 생성하여 기화하므로, 막안에 도입되는 탄소농도를 감소할 수 있다.
또, 도23에 표시하는 바와같이, 성막시 H2가스를 도입하는데는, 형성된 이리듐막의 표면요철을 작게하는 효과도 있다.
더우기, 본 발명자에 의하면, 양질의 이리듐막을 형성하기 위해서는, 성막할 때에 기판을 500∼600℃정도의 온도로 승온하고, 성막시의 성막실내압력은 1∼20Torr정도로 설정하고, 수소분압을 0.1∼14Torr정도로 설정하는것이 바람직하다.
또, 양질의 산화이리듐막을 형성하기 위해서는, 성막할 때에 기판을 500∼600℃ 정도의 온도로 승온하고, 성막시의 성막실내 압력은 1∼20Torr정도로 설정하고, 산소분압을 0.5∼16Torr정도로 설정하는 것이 바람직하다.
[제 10실시형태]
본 발명의 제 10실시형태에의한 반도체장치 및 그 제조방법에 대하여 도24 내지 도28을 사용하여 설명한다.
도24는 본 실시형태에의한 반도체장치의 구조를 표시한 도, 도25는 본 실시형태에 의한 반도체장치의 제조방법을 표시한 공정단면도, 도26 내지 도28은 본 실시형태의 변형예에의한 반도체장치의 구조를 표시한 도이다.
본 실시형태에서는, 제 9실시형태에 의한 박막제조방법에 의해서 형성한 이리듐막을 반도체장치에 작용하는 예로서, 이리듐막을 하부전극으로하는 박막캐퍼시터의 구조 및 제조방법에 대하여 표시한다.
처음에, 본 실시형태에의한 반도체장치의 구조를 도24를 사용하여 설명한다.
실리콘기판 240상에 형성된 절연막 242상에는, 이리듐막 244와 산화이리듐막 246이 순차적층하여 형성된 하부전극 248이 형성되어 있다. 하부전극 248상에는, SrTiO3에 의해서 형성된 캐퍼시터 유전체막 250이 형성되어 있다. 캐퍼시터 유전체막 250상에는, TiN에 의해 형성되는 상부전극 252가 형성되어 있다. 이와같이하여 형성된 캐퍼시터상에는, 절연막 254가 형성되어 있고, 절연층 254에 형성된 관통공 256에는, 상부전극 252, 하부전극 248에 접속하는 배선층 258이 형성되어 있다.
다음에, 본 실시형태에의한 반도체장치의 제조방법을 도25를 사용하여 설명한다. 먼저, 절연막 242가 형성된 실리콘기판 240상에, 하부전극 248이되는 이리듐막 244를, Ir(DPM)3을 원료로 사용한 CVD법에 의해서 퇴적한다. 이리듐막 244의 성막조건은, 예를들면, 승화온도를 150℃, 캐리어가스인 Ar가스의 유량을 300sccm, H2가스의 유량을 100∼300sccm, 기판온도 500∼600℃, 성막압력 1∼10Torr, 성막속도 10㎚/min, 막두께 100㎚으로 한다.
이어서, 이와같이 하여 성막한 이리듐막 244의 표면을, 예를들면 RTA(단시간어닐링: Rapid Thermal Annealing) 법을 사용하여 산화하고, 막두께 30∼50㎚ 정도의 산화이리듐막 246을 형성한다. RTA은, 예를들면, 처리온도 600℃, 처리시간 10∼20초로 한다.
계속하여, 통상의 리소그래피기술과 이온밀링기술에의해서, 이리듐막 244와 산화이리듐막 246으로서되는 적층막을 패터닝하고, 하부전극 248을 형성한다.
그후, 스퍼터법에 의해서, 캐퍼시터 유전체막 250로 되는 SrTiO3막을 퇴적한다. 스퍼터조건은, 예를들면, 타게트에 SrTiO3을, 스퍼터가스에 10％의 O2를 포함하는 Ar가스를 사용하여 성장진공도 10mTorr, 기판온도 450℃, 막두께 100㎚로 한다.
이어서, 스퍼터법에의해서 상부전극 252로 되는 TiN막을 퇴적한다. 스퍼터조건은, 예를들면, 타게트에 Ti을, 스퍼터가스에 20％의 N2를 포함한 가스를 사용하여, 성장진공도 10mTorr, 기판온도 200℃, 막두께 100㎚으로 한다.
계속하여, 반응성이온에칭법에 의해서, TiN막을 가공하여 상부전극 252를 패터닝한다 (도25(a)). 에칭조건은, 예를들면, 에칭가스에 Cl2를 사용하여 압력200 mTorr, 기판온도 60℃, 투입전력 200W로 한다.
그후, 통상의 리소그래피기술에 의해서 레지스트 260의 패터닝을 행한후, 웨트에칭에 의하여 SrTiO3막을 패터닝하여 캐퍼시터 유전체막 250로 한다 (도25(b)).
이어서, 이와같이 형성된 캐퍼시터상에 CVD법에 이해서 절연막 254를 퇴적한다. 성막조건은, 예를들면, 반응가스에 SiH4, N2O과 N2와의 혼합가스를 사용하여, 압력 1Torr, 성막속도 130㎚/min, 기판온도 320℃, 투입전력 20W, 막두께 250㎚로 한다.
계속하여, 하부전극 248과 상부전극 252에서 배선을 인출하기위한 관통공 256을 절연막 254에 개구한다 (도25(c)). 관통공형성에는 반응성이온에칭을 사용한다. 에칭조건은, 예를들면, 반응가스로서 CF4와 CHF3와의 혼합가스를 사용하여, 압력 200mTorr, 에칭속도 70㎚/min, 기판온도 40℃, 투입전력 200W로 한다.
그후, 배선층 258로 되는 Al를 스퍼터법에 의해서 성막하고, 패터닝함으로써 배선층 258을 형성한다 (도25(d)). 스퍼터조건은, 예를들면, 스퍼터가스에 Ar을 사용하여, 압력 1mTorr, 성막속도 600㎚/min, 기판온도를 실온, 투입전력 7㎾, 막두께 600㎚로 한다. 에칭조건은, 예를들면, 에칭가스로 C12를 사용하여, 압력 200 mTorr, 에칭속도 500㎚/min, 기판온도 40℃, 투입전력 200W로 한다.
이와같이 하여 형성한 박막캐퍼시터의 리크특성의 평가를 행한 결과, 면적 100×100㎛2의 캐퍼시터의 상부전극 252와 하부전극 248과의 사이에 10V의 바이어스를 인가하였을때의 리크전류는 1×10-6㎝-2이었다. 또, 캐퍼시터 유전체막 250이 가지는 비유전율은 200이고, 비유전율이 높고 리크 특성이 우수한 캐퍼시터를 형성할 수가 있었다.
더우기, 상기 실시형태에서는 박막캐퍼시터를 단체(團體)로 형성하였으나, 다른 디바이스에 상기 캐퍼시터를 적용하여도 좋다.
예를들면, 도26에 표시같이 DRAM의 캐퍼시터에 적용할 수가 있다.
즉, 소자분리막 262에 의해서 규정된 실리콘기판 210상의 소자영역에는, 소스확산층 264와, 드레인확산층 266과, 게이트전극 268에 의하여 구성된 전송트랜지스터 Tr이 형성되어 있다. 드레인확산층 266상에는, 비트선을 구성하는 배선층 270이 형성되어 있다. 전송트랜지스터 Tr이 형성된 실리콘기판 210상에는, 소스확산층 264상에 관통공 272가 성막된 층간절연막 274가 형성되어 있다.
층간절연막 274상에는, 장벽층 276을 통하여, 이리듐에 의해서 형성된 하부전극 248과, SrTiO3에 의해서 형성된 캐퍼시터 유전체막 250과, TiN에 의해서 형성된 상부전극 252을 가지는 캐퍼시터 C가 형성되어있다. 하부전극 248은, 장벽층 276과, 관통공 272에 매립된 도전성의 플라그 278를 통하여 소스확산층 264에 접속되어 있다. 또, 캐퍼시터 C상에는 층간절연막 280이 형성 되어있고, 그 상부에는 배선층 282가 형성 되어있다.
이와같이하여, 1트랜지스터, 1캐퍼시터에 의해서 구성되는 DRAM을 형성할 수가 있다.
또, 이리듐막은 CVD법에 의해서 퇴적하므로, 단차부에서의 피복성도 우수하다. 따라서, 도26에 표시한 플래너(planar)형의 캐퍼시터가 아니라도 좋다. 예를들면, 도27에 표시와 같이 단순 스택구조의 캐퍼시터를 구성할 수가 있다.
또, 상기 실시형태에서는, 하부전극 248로서 이리듐막 244와 산화이리듐막 246과의 적층막을 사용하여, 캐퍼시터 유전체막 250으로서 SrTiO3을 사용하여, 상부전극 252로서 TiN막을 사용하였으나 이들에 한정되는 것은 아니다.
예를들면, 캐퍼시터 유전체막 250로서는 SrTiO3의 대신에, (Ba, Sr)TiO3을 사용하여도 좋고, Pb( Zr, Ti)O3등을 사용하여도 좋다.
또, 하부전극 248은, 도28(a)에 표시와 같이 이리듐막 244만으로 형성하여도 좋다.
또, Pb(Zr, Ti)O3등, 산화이리듐막 246과 반응하는 재료를 캐퍼시터 유전체막 250으로서 사용하는 경우에는, 하부전극 248은, 도28(b)에 표시하는 바와같이 이리듐막 244와 플라티나막 247과의 적층막에 의해서 형성하여도 좋다.
또, 상부전극 252를 하부전극 248과 동일한 구조로 하여도 좋다. 더우기, 적층막에의해서 상부전극 252를 형성하는 경우에는, 각층의 적층막을 하부전극 248과 역으로 하여 구성하면 좋다.
또, 상기 실시형태에는, 이리듐막 244의 표면을 산화함으로써 산화이리듐막 246을 형성하였으나, 제 9실시형태에서 표시한 바와같이 Ir(DPM)3을 사용한 CVD법에 의해서 구성하여도 좋다.
[제 11실시형태]
본 발명의 제 11실시형태에의한 박막형성방법에 대하여 도29 내지 도31을 사용하여 설명한다.
도29는 이리듐막을 실리콘산화막상에 형성한 경우의 퇴적속도의 성막조건 의존성을 표시한 그래프, 도30은 이리듐막을 TiN막상에 형성한 경우의 퇴적속도의 성막조건 의존성을 표시한 그래프, 도31은 산화이리듐막을 실리콘 산화막상에 형성한 경우의 퇴적속도의 성막조건 의존성을 표시한 그래프이다.
도29는 실리콘기판상에 막두께 200㎚의 실리콘산화막이 형성된 하지기판상에 이리듐막을 퇴적한 경우의, 퇴적속도의 기판온도의존성(도29(a)) 및 퇴적속도의 성막실압력의존성(도29(b))을 표시한다.
도시하는 바와같이, 이리듐막의 퇴적속도는, 기판온도 및 성막실의 압력에 의존하며, 이 도면에 있어서 특히 주목할 점은, 특정의 기판온도에 있어서 특정의 성막실압력의 설정이며, 퇴적속도가 거의 영인 조건이다.
즉, 기판온도를 450℃에 설정하고, 성막실의 압력을 1Torr로 한경우, 기판온도를 500℃로 설정하고, 성막실의 압력을 1Torr 경우에 있어서, 퇴적속도가 거의 영으로 된다. 따라서, 이 성막조건에 있어서는, 이리듐이 실리콘산화막상에는 퇴적되지 않는다.
도29의 결과를 표3에 표시한다.
0.1(Torr) 1.0(Torr) 10.0(Torr) 20.0(Torr)
400(℃) × × × ×
450(℃) × ○ × ×
500(℃) × × ○ ×
550(℃) × × × ×
600(℃) × × × ×
표중, ○는 이리듐막이 퇴적되지 않는 조건을 표시하고, ×는 이리듐막이 퇴적된 조건을 나타내고 있다.
표3에서 추측되는 바와 같이, 이리듐막이 퇴적되는 조건은, 기판온도와 성막실의 압력과의 관계에 있어서 성립하고, 그 범위내에 있어서는, 기판온도가 높은 경우에는 성막실의 압력을 높일 필요가 있다.
또, 기판온도가 400℃보다 낮은 경우, 또는 600℃보다 높은 경우에는, 이리듐막이 퇴적되지 않은 조건은 발견되지 않았다.
마찬가지로, 성막실의 압력이 0.1Torr보다 낮은 경우, 또는 20Torr보다 높은 경우에는, 산화이리듐막이 퇴적되지 않은 조건은 발견되지 않았다.
마찬가지의 측정을, 하지가 TiN(질화티탄)막의 경우에 대하여 행한 결과를 도30에 표시한다. 도30(a)는 성막실의 압력을 10Torr로 일정하게하여 기판온도의존성을 특정한 결과, 도30(b)는 기판온도를 500℃로 일정하게하여 성막실의 압력의존성을 측정한 결과를 표시한다.
표시하는 바와같이, 이리듐막의 퇴적속도는 기판온도및 성막실의 압력에 의존하나, 하지가 실리콘산화막인 경우에는 이리듐막이 퇴적되지 않은 조건, 즉, 기판온도가 500℃에서 성막실의 압력이 10Torr의 경우에 있어서도 이리듐막이 퇴적되어 있음을 알수 있다.
따라서, 실리콘산화막이 노출한 영역과, TiN막이 노출한 영역을 가지는 기판상에 소정의 조건으로 이리듐막을 퇴적하면, TiN막상에만 선택적으로 이리듐막을 퇴적할 수가 있다.
다음에, 산화이리듐막에 대하여 마찬가지의 측정을 행한 결과를 표시한다.
도31은, 실리콘기판상에 200㎚의 실리콘산화막이 형성된 하지기판상에 산화이리듐막을 퇴적한 경우의, 퇴적온도의 기판온도의존성(도31(a)) 및 성막실압력의존성 (도31(b)도)을 표시한 것이다.
표시하는 바와같이, 산화이리듐막의 경우에도 이리듐막의 경우와 마찬가지로, 특정의 기판온도에 있어서 특정의 성막실압력에 설정하면 퇴적속도가 거의 0이 되는 조건이 있다는 것을 알수 있다.
즉,기판온도를 450℃로 설정하고, 성막실의 압력을 1Torr로한 경우, 기판온도를 500℃로 설정하고, 성막실의 압력을 10Torr로 한 경우, 기판온도를 550℃로 설정하고, 성막실의 압력을 20Torr로한 경우에 있어서, 퇴적속도가 거의 0으로 되어 있다. 따라서, 이 성막조건에 있어서는, 산화이리듐막은 실리콘산화막상에 퇴적되지 않는다.
도31의 결과를 표4에 정리한다.
0.1(Torr) 1.0(Torr) 10.0(Torr) 20.0(Torr)
400(℃) × × × ×
450(℃) × ○ × ×
500(℃) × × ○ ×
550(℃) × × × ○
600(℃) × × × ×
표중, ○은 산화이리듐막이 퇴적되지 않은 조건을 표시하고, ×는 산화이리듐막이 퇴적된 조건을 표시하고 있다.
이리듐막의 경우와 마찬가지로, 산화이리듐막이 퇴적되지 않는 조건은, 기판온도와 성막실의 압력과의 문제에 있어서 성립하고, 그 범위에 있어서는, 기판온도가 높을수록 성막실의 압력을 높게 할 필요가 있다.
또, 기판온도가 400℃보다 낮은 경우 또는 600℃보다 높은 경우에는, 이리듐막이 퇴적되지 않은 조건은 발견되지 않았다.
마찬가지로, 성막실의 압력이 0.1Torr보다 낮은 경우, 또는 30Torr보다 높은경우에는, 산화이리듐막이 퇴적되지 않은 조건은 발견되지 않았다.
산화이리듐막을 TiN막상에 퇴적한 경우에는, 이리듐막의 경우와 마찬가지로, 산화이리듐막이 성막되지 않은 조건에 대하여는 발견되지 않았다.
따라서, 실리콘산화막이 노출한 영역과, TiN막이 노출한 영역을 가지는 기판상에 소정의 조건에서 산화이리듐막을 퇴적하면, TiN막상에만 선택적으로 산화이리듐막을 퇴적할 수가 있다.
이와같이 이리듐막이나 산화이리듐막이 선택적으로 성장되는 메카니즘에 대하여는 명확하지는 않으나, 실리콘산화막상에 이리듐막이나 산화이리듐막이 퇴적되지 않는 조건에서는, 이리듐원료인 Ir(DPM)3가 실리콘산화막표면에는 흡착하나, 분해하지 않고 증발해버리므로, 기판상에는 막이 퇴적되지 않은 것으로 생각할수 있다.
역으로, 실리콘산화막상에 이리듐막·산화이리듐막이 퇴적된 조건에서는, 흡착한 Ir(DPM)3이 기판상에서 분해하는데 충분한 기판온도이거나 기판온도가 낮기 때문에 증발되지 않았으므로 기판상에 이리듐막·산화이리듐막이 퇴적되었다고 생각할 수 있다.
또, 선택성장할 수 있는 조건의 폭이 이리듐막을 퇴적하는 경우 보다 산화이리듐막을 퇴적하는 경우의 쪽이 더 넓은 것은, 성막시에 도입하는 O2가스가 Ir(DPM)3의 증발을 촉진하기 때문이라고 생각할 수 있다.
더우기, 상기 실시형태에는, 이리듐막 또는 산화이리듐막이 선택성장하는 조건에 있어서, 이리듐막 또는 산화이리듐막의 성장이 가능한 하지재료로서 TiN을 사용한 예를 표시하였으나, 실리콘산화막상에 있어서 이리듐막과 산화이리듐막이 퇴적되지 않을 뿐이므로, 다른 재료를 사용하여도 선택성장을 실현할 수가 있다. 예를들면, 하지재료로서 Ti막을 사용하여도 좋고, 산화이리듐막 또는 이리듐막을 사용하여도 좋다.
또, 이리듐막의 성막중에 H2가스를 도입함으로써 배향성이 우수한 이리듐막을 형성할 수가 있다. 이는 H2가스의 도입에의해서 막안에 포함되는 탄소농도가 감소될 수 있기 때문이다. 이와같은 효과를 얻기위해서는, 성막실에 도입하는 H2가스의 농도를, 전 가스온도의 30%이하로 하는것이 바람직하다.
또, 산화이리듐막을 성막할 때에는, 성막실내에 도입하는 O2가스의 농도를, 전가스농도의 거의 50％로 설정한는 것이 바람직하다.
[제 12실시형태]
본 발명의 제 12실시형태에의한 반도체장치 및 그 제조방법에대하여 도32 내지 제 도37을 사용하여 설명한다.
도32는 본 실시형태에의한 반도체장치의 구조를 표시한 도, 도33 및 도34는 본 실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도, 도35 내지 도37은 본 실시형태의 변형예에의한 반도체장치의 구조를 표시한 도이다.
본 실시형태에서는, 제 11실시형태에의한 박막제조방법에 의해서 선택적으로 형성한 산화이리듐막을 반도체장치에 응용하는 예로서, 이리듐막을 캐퍼시터의 하부전극에 가지는 DRAM의 구조 및 제조방법에 대하여 나타낸다.
먼저, 본 실시형태에의한 반도체장치의 구조를 도32를 사용하여 설명한다.
소자분리막 342에 의해서 확정된 실리콘기판 340상의 소자영역에는, 소스확산층 344와, 드레인확산층 346과, 게이트전극 348로서 구성된 전송트랜지스터 Tr이 형성되어 있다. 전송트랜지스터 Tr이 형성된 실리콘기판 340상에는, 소스확산층 344상에 관통공 352가 형성된 층간절연막 354가 형성되어 있다.
층간절연막 354상에는, TiN막/Ti막의 적층구조로서 되는 장벽층 356을 통하여, 이리듐막으로서 되는 하부전극 358과, SrTiO3으로서 되는 캐퍼시터 유전체막 360과, 플라티나로서되는 상부전극 362를 가지는 캐퍼시터 C가 형성되어 있다. 하부전극 358은, 장벽층 356과, 관통공 352에 매립된 도전성의 플러그 364를 통하여 소스확산층 344에 접속되어 있다. 또, 캐퍼시터상에는 층간절연막 366이 형성되어 있고, 그 상부에는 배선층 368이 형성되어 있다.
이와같이하여, 1트랜지스터, 1캐퍼시터로서 되는 DRAM이 구성되어 있다.
다음에, 본 실시형태에의한 반도체장치의 제조방법에 대하여 도33 내지 도37을 사용하여 설명한다.
먼저, 소자분리막 342에의해서 소자영역이 확정된 실리콘 기판 340상에, 통상의 MOS트랜지스터의 구조공정에 의해서, 소스확산층 344, 드레인확산층 346, 게이트전극 348을 가지는 전송트랜지스터 Tr을 형성한다 (도33(a)).
이어서, 게이트전극 348을 덮는 절연막 349를 형성한 후, 드레인확산층 346에 접속된 배선층 350을 형성한다. 배선층 350은 게이트전극 348과 직교하는 방향으로 연재하고, 비트라인 (도시하지 않음)을 구성한다.
계속하여, 열CVD법에 의해서, 층간절연막354으로 되는 실리콘산화막을 성막하고 소스확산층 344상에 개구된 관통공 352를 형성한다 (도33(b)).
이 후, 전면에 다결정 실리콘막을 퇴적하여 에칭백하고, 관통공 352내에 매립된 플러그 364를 형성한다.
이어서, 장벽층 356으로 되는 Ti막과 TiN을 스퍼터법에 의해서 연속하여 성막하고, 통상의 리소그래피 공정 및 에칭공정에 의해서 패터닝한다. 이리하여 장벽층 356이 형성된다 (도33(c)).
계속하여, 제 11실시형태에의한 성막형성방법을 사용하여, 이리듐막을 선택성장한다. 이때, 실리콘기판 340표면에는, 실리콘확산층으로서 되는 층간절연막 354와, TiN막으로서 되는 장벽층 356이 노출되어 있다. 따라서, 이리듐막은, 층간절연막 354상에는 퇴적되지 않고, 장벽층 356상에만 퇴적되다. 이리하여, 이리듐으로서 되는 하부전극 358을 형성한다 (도34(a)).
이와같이 하여, 하부전극 358을 이리듐막의 선택성장에의해서 형성하면 이온밀링법에의해서 이리듐막을 패터닝할 필요가 없으므로, 하부전극 358의 미세가공이 가능케 된다.
이후, 스퍼터법에의해 SrTiO3을 퇴적하여 이온밀링법에의해 패터닝하고, SrTiO3막으로서 되는 캐퍼시터 유전체막 360을 형성한다.
이어서, 스퍼터법에 의해서 Pt막을 퇴적하여 이온밀링법에 의해서 패터닝하고, Pt막으로서 되는 상부전극 362를 형성한다.
이리하여, 하부전극 358과, 캐퍼시터 유전체막 360과, 상부전극 362로서 되는 캐퍼시터 C가 형성된다.
계속하여, 열CVD법에 의해서 실리콘산화막을 퇴적하여 층간절연막 366을 형성한다.
이후, 층간절연막 366을 통하여 상부전극 362에 접속된 배선층 368을 형성한다.
이리하여, 1트랜지스터, 1캐퍼시터로서 되는 DRAM을 형성할 수 있다. (도34(b)).
또, 도35에 표시하는 바와같이 이리듐막 370과 산화이리듐막 372를 연속하여 선택성장함으로써 하부전극 358을 형성하여도 좋다.
또, 도36에 표시하는 바와같이 산화이리듐막 372와 이리듐막 374를 연속하여 선택성장함으로써 하부전극 358을 형성하여도 좋다.
더우기, 도37에 표시하는 바와같이, 이리듐막 370과, 산화이리듐막 372과, 이리듐막 374를 연속하여 선택성장함으로써 하부전극 358을 형성하여도 좋다.
[제 13실시형태]
본 발명의 제 13실시형태에의한 반도체장치 및 그 제조방법에 대하여 도38 내지 도44를 사용하여 설명한다.
도38은 본 실시형태에의한 반도체장치의 구조를 표시한 도, 도39 및 도40은본 실시형태에의한 반도체장치의 제조방법을 표시한 공정단면도, 도41 내지 도44는 본 실시형태의 변형예에의한 반도체장치의 구조를 표시한 개략단면도이다.
본 실시형태는, 이리듐막 또는 산화이리듐막의 성장과정에 있어서, 제 11실시형태에의한 선택성장기술과, 선택성장에 의하지 않은 성막기술을 조합하여 반도체장치를 제조하는 것에 특성이 있다.
즉, 본 실시형태에의한 반도체장치에서는, 도23에 표시한 제 12실시형태에 의한 반도체장치에 있어서, 관통공 352내에 선택성장한 이리듐에 의해서 하부전극 358을 형성하고 있다 (도38).
다음에, 본 실시형태에의한 반도체장치의 제조방법을 도39 내지 도44를 사용하여 설명한다.
먼저, 도33(a), (b)도에 표시한 제 12실시형태에의한 반도체장치의 제조방법과 마찬가지로하여, 전송트랜지스터 Tr를 형성하고, 계속하여 배선층 350을 형성한다.
이어서, Ti막과 TiN막을 스퍼터법에 의해서 연속하여 성막하고, 통상의 리소그래피공정 및 에칭공정에 의해서 패터닝한다. 이리하여, 소스확산층 344상에 장벽층 356을 형성한다.
계속하여, 열CVD법에 의해서 층간절연막 354로되는 실리콘산화막을 성막하고, 소스확산층 344상에 개구된 관통공 352를 형성한다. 관통공 352에는, 장벽층 356이 노출하게 된다 (도39(a)).
더우기, 층간절연막 354의 형성 후에 장벽층 356을 형성하여도 좋다. 예를들면, 관통공 352를 개구한 후, 전면에 Ti막과 TiN막을 스퍼터법에 의해서 퇴적하고, 층간절연막 354상의 Ti막 및 TiN막만을 제거함으로써, 관통공 352 내벽 및 저부에 장벽층 356을 잔존시킬 수가 있다 (도41). 층간절연막 354상의 Ti막 및 TiN막은, 예를들면, CMP(화학적기계적연마: Chemical Mechanical Polishing)법에 의해서 용이하게 제거할 수가 있다,
이후, 제 11실시형태에의한 박막형성방법을 사용하여, 이리듐막을 선택성장한다. 이때, 이리듐막이 성장할 수 있는 TiN막은, 관통공 352의 저부만에 노출하고 있으므로, 이리듐막의 성장은 관통공 352 내부에 있어서만 생긴다. 이리하여, 관통공 352 내부에 매립된 플러그 364를 형성한다 (도39(b)).이어서, 이리듐막의 성장조건을, 선택성장이 생기지 않는 조건으로 변경하고, 이리듐막의 성장을 더 지속시킨다. 이에 의하여 플래그 364에 접속된 이리듐막 365가 형성된다 (도39(c)).
더우기, 하부전극 358의 패턴이 미세하고, 이온밀링법에의한 패터닝이 적절하지 않은 경우에는, 플러그 364가 형성된 단계에서 한번 이리듐막의 성막을 중단하고, 하부전극 358의 형태로 가공된 TiN막 367을 층간절연막 354상에 퇴적하면 좋다. 이렇게 함으로써, TiN막 367상에는 이리듐막의 선택성장이 가능케되고, 미세한 패턴을 가지는 하부전극 358을 형성할 수가 있다 (도42).
계속하여, 이리듐막 365를 이온밀링법에 의해서 소정의 형상으로 가공하고 하부전극 358로 한다.
이후, 하부전극 358상에, 캐퍼시터축척전극 360 및 상부전극 362를 형성하고, 캐퍼시터 C를 구성한다 (도40(a)).
이어서, 제 12실시형태와 마찬가지의 방법에 의해서, 1트랜지스터, 1캐퍼시터로서 되는 DRAM을 형성한다 (도40(b)).
또, 하부전극 358을 적층막에 의해서 형성하여도 좋다. 예를들면, 도43에 표시하는 바와 같이, 플러그 364를 이리듐막의 선택성장에의해서 형성하고, 하부전극 358을 비선택적으로 성장한 산화이리듐막 372와 이리듐막 374의 적층막에 의해서 형성하여도 좋고, 도44에 표시와 같이, 플러그 364를 산화이리듐막의 선택성장에 의하여 성장하고, 하부전극 358를 비선택적으로 성장한 이리듐막 370과 산화이리듐막 372와의 적층막에 의해서 형성하여도 좋다.
또, 상기 실시형태에서는, 선택성장과 비선택성장을 조합한 반도체장치의 제조방법의 일예로서, DRAM에서의 플러그 364와 하부전극 358을 연속하여 형성하는 방법에 대하여 제시하였으나, 상기의 용도에 한정되는 것은 아니다.
본 발명의 제 1 실시형태에 의하면, 내산화성이 높은 (200)배향의 TiN막으로 캐퍼시터의 전극을 형성하였으므로 산화성 분위기에서 성장하는 고유전체박막을 캐퍼시터 유전체막으로서 사용하는 경우에도, 양질의 캐퍼시터를 형성할 수가 있다.
또, 캐퍼시터의 전극을 TiN막으로 형성하였으므로 전극의 패터닝은 RIE법에 의해서 행할 수가 있다. 이에 의하여, 전극의 패터닝시의 가공정도와 스루프트를 대폭으로 개선할 수가 있다.
또한, 제 2 실시형태에 의하면, 접속공 34가 형성된 영역의 하부전극 38상에 확산방지막 40을 형성하므로, 산화성분위기에 있어서 캐퍼시터도전체막 42를 성막할때에도, 하부전극 38과 실리콘기판 30과의 콘택트저항을 낮은 상태로 유지할 수가 있다.
또, 제 3실시형태에 의하면, 접속공 34가 형성된 영역의 하부전극 38상에 확산방지막 40을 형성하므로, 산화성분위기에 있어서 캐퍼시터 유전체막 42를 성막할때에도, 하부전극 38과 실리콘기판 30과의 콘택트저항을 낮은 상태로 유지할수가있다.
또, 확산방지막 40은, 하부전극 38a, 38b와의 사이에 형성되어 있으므로, 제 2실시형태와 같이 캐퍼시터 유전체막의 일부로서는 작용하지 않는다. 이때문에, 본 실시형태에 의한 용량소자에서는, 캐퍼시터용량을 감소하지않고, 상기의 효과를 얻을수가있다.
더우기, 상기 제 2 및 제 3실시형태에서는, 확산방지막 40으로서 실리콘산화막을 사용하였으나, 산소의 확산을 방지할수 있는 물질이면 좋으므로, 이에 한정되는 것은 아니다. 예를들면, 실리콘질화막, 또는 Ti, Ta(탄탈륨), W(텅스텐), 또는 Al 또는 이들 금속질화물 또는 산화막을 사용할수있다.
또, 확산방지막 40으로서 TiN막을 사용하는 경우에는, 제 1실시형태에서 표시한 (200)배향의 TiN막을 사용하면 더 효과적이다. 내산화성이 뛰어나고, 캐퍼시터 용량을 감소함이 없이 하부전극 38과 실리콘기판 30과의 사이의 콘택트저항을 낮은 상태로 유지할수가있다.
또, 제 4실시형태에 의하면, 캐퍼시터용량의 저하를 초래하지 않고, 캐퍼시터축적전극과 메모리셀트랜지스터와의 전기적 접속을 확보할수 있으므로, 산화물고유전체를 사용한 캐퍼시터를, 고집적화된 DRAM의 캐퍼시터로서 사용할수가 있다.
또, 제 5실시형태에 의하면, 원료가스로서 Pt(HFA)2를 사용하였으므로, CVD법에 의해서 플라티나막을 성막할 수가 있다.
더우기, 성막중에 도입하는 H2가스의 분압은, 전가스분압의 약 50%정도에 설정하는것이 바람직하다. 즉, 성막시의 성막실내압력을 1∼20Torr정도로 설정한 경우, 수소분압을 0.5∼10Torr정도로 설정함으로써, 양질의 플라티나막을 성막할 수 있다.
또, 제 6실시형태에 의하면, Pt(HFA)2를 원료로 사용한 CVD법에 의해서 성막한 플라티나막에 의해서 캐퍼시터전극을 형성하였으므로, SrTiO3등의 고유전성재료를 유전체막으로서 사용한 캐퍼시터를 형성할수가 있다.
또, 제 7실시형태에 의하여, 루테늄 원료로하여 Ru(DMHPD)3을 사용함과 동시에, 액체상으로 한 Ru(DMHPD)3을 기화하고, 캐리어가스와 함께 성막실내에 도입하므로, 루테늄원료를 안정되게 공급할 수가 있다.
또, 이에 의하여, 성막한 루테늄막, 산화루테늄막의 웨이퍼사이, 롯트사이에서의 막두께, 시트저항의 편차를 대폭으로 저감할 수가 있다.
또, 제 8실시형태에 의하면, Ru(DMHPD)3을 원료로 사용한 CVD법에 의해서 하부전극으로되는 루테늄막, 산화루테늄막을 퇴적하였으므로, SrTiO3등의 고유전성재료를 사용한 캐퍼시터의 전극을 제어성좋게 형성할 수가 있다.
또, 제 9실시형태에 의하면, Ir(DPM)3을 사용하여 CVD법에 의해서 이리듐막, 산화이리듐막을 성장하였으므로, 요철패턴이 묘화된 기판이더라도 피복성좋게 성막할 수가 있다.
또, 반응실에 수소를 도입하여 이리듐막을 성장하였으므로, 저항율이 낮은 막안에, 탄소의 혼입이 적은 이리듐막을 형성할 수가 있다.
또, 제 10실시형태에 의하면, Ir(DPM)3을 원료로 사용한 CVD법에 의해서 성막한 이리듐막에 의해서 캐퍼시터전극을 형성하였으므로, SrTiO3등의 고유전성재료를 유전체막으로서 사용한 캐퍼시터를 형성할 수가 있다.
또, 제 11실시형태에의하면, Ir(DPM)3을 원료가스로 사용한 CVD에의해서 이리듐막이나 산화이리듐막을 퇴적하는 경우에 있어서, 막을 퇴적하는 기판의 온도와 성막실의 압력과의 관계를 소정의 조건으로 설정함으로써, 선택적으로 이리듐, 산화이리듐막을 퇴적할 수가 있다.
또, 제 12실시형태에의한 반도체장치의 제조방법에서는, 하부전극 358로 되는 이리듐막을 선택성장에 의해서 퇴적하므로, 이온밀링에 의해서 가공할 필요가 없다. 이에의하여, 디바이스 사이즈를 희생함이 없이, 미세한 패턴을 가지는 하부전극 358을 형성할 수가 있다.
또, 하부전극 358은 CVD법을 사용한 선택성장에 의해서 형성하므로, 장벽층 356을 덮도록 형성된다. 이에 의하여, 캐퍼시터 유전체막 360을 퇴적할 때에, 장벽층 356이 산화되는 것을 방지할 수가 있다. 이에의하여, 장벽층 356의 고저항화를 방지할 수가 있다.
더우기, 상기 실시형태에는, 하부전극으로서 이리듐막을 사용하였으나, 선택성장에의해서 형성한 산화이리듐막을 사용하여도 좋다.
또, 제 13실시형태에의하면, 관통공 352에 매립하는 플러그 364와 하부전극 358을 함께 이리듐막에의해서 형성하였으나, 한쪽을 산화이리듐막에의해서 형성하여도 좋고, 양쪽을 산화이리듐막에 의해서 형성하여도 좋다. 산화이리듐막을 사용하는 경우에도, 제 11실시형태에 표시한 바와같이, 선택성장과 비선택성장을 용이하게 제어할 수가 있다.

Claims (2)

  1. 하부전극(18)과, 이 하부전극(18)상에 형성된 유전체막(20)과, 이 유전체막(20)상에 형성된 상부전극(22)을 가지는 용량소자에 있어서,
    상기 하부전극(18)은 상기 유전체막(20)에 접촉하여 설치된 (200) 배향한 질화티탄막(16)과, 상기 질화티탄막에 접촉하여 설치된 금속막(14)을 가지는 것을 특징으로 하는 용량소자.
  2. 제 1항에 기재한 용량소자와, 이 용량소자의 한쪽의 전극에 접속된 트랜지스터로서 구성된 메모리셀을 가지는 것을 특징으로 하는 반도체장치.
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