JPH05299601A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 平坦化された絶縁膜上に形成されるスタック
トタイプキャパシタの耐圧特性および耐リーク特性を改
善することを目的とする。 【構成】 層間絶縁膜３１１のコンタクトホール３１１
ａ内を埋込むとともに層間絶縁膜３１１の上部表面上に
沿って延びるように形成されたＴｉＮからなるプラグ電
極層３１３と、そのプラグ電極層３１３上に形成された
キャパシタ下部電極を構成する白金層３１４と、白金層
３１４上に形成されたＰＺＴ膜３１５と、ＰＺＴ膜上に
形成されたキャパシタ上部電極３１６とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）の構造およびその製造方法に関す
る。

【０００２】

【従来の技術】近年、半導体記憶装置は、コンピュータ
などの情報機器の目覚しい普及によってその需要が急速
に拡大している。さらに、機能的には、大規模な記憶容
量を有しかつ高速動作が可能なものが要求されている。
これに対応して、半導体記憶装置の高集積化、高速応答
性および高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）が知られている。一般にＤＲＡＭ
は、多数の記憶情報を蓄積する記憶領域であるメモリセ
ルアレイ部と、外部との入出力に必要な周辺回路部とか
ら構成されている。

【０００４】図６１は、一般的なＤＲＡＭの構成を示し
たブロック図である。図６１を参照して、ＤＲＡＭ１５
０は、記憶情報のデータ信号を蓄積するためのメモリセ
ルアレイ１５１と、単位記憶回路を構成するメモリセル
を選択するためのアドレス信号を外部から受けるための
ロウアンドカラムアドレスバッファ１５２と、そのアド
レス信号を解読することによってメモリセルを指定する
ためのロウデコーダ１５３およびカラムデコーダ１５４
と、指定されたメモリセルに蓄積された信号を増幅して
読出すめのセンスリフレッシュアンプ１５５と、データ
入出力のためのデータインバッファ１５６およびデータ
アウトバッファ１５７と、クロック信号を発生するため
のクロックジェネレータ１５８とを備えている。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１は、単位記憶情報を蓄積するための
メモリセルがマトリクス状に複数個配置されて形成され
ている。すなわち、通常、メモリセルは、１個のＭＯＳ
トランジスタと、これに接続された１個のキャパシタと
から構成されている。このメモリセルは、１トランジス
タ１キャパシタ型のメモリセルとして広く知られてい
る。このような構成を有するメモリセルは構造が簡単な
ためメモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。

【０００６】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることによりキャパシタの電極間の対向面
積を増大させる。これにより、キャパシタの電極間の対
向面積を増大させてキャパシタ容量を増加させることが
できる。スタックトタイプキャパシタは、このような特
徴点を有するので、半導体装置の集積化に伴い素子が微
細化された場合にも、キャパシタ容量を確保することが
できる。この結果、半導体装置の集積化に伴ってスタッ
クトタイプのキャパシタが多く用いられるようになっ
た。

【０００７】図６２は、従来のスタックトタイプキャパ
シタを備えたＤＲＡＭの断面構造図である。図６２を参
照して、従来のＤＲＡＭは、半導体基板１０１と、半導
体基板１０１の主表面上の所定領域に形成された素子分
離のための分離酸化膜１０２と、分離酸化膜１０２の下
方に形成されたチャネルストッパー層１０３と、分離酸
化膜１０２によって囲まれた領域にチャネル領域１０６
を挟むように形成された１対のソース／ドレイン領域１
０４および１０５と、チャネル領域１０６上にゲート絶
縁膜１０７を介して形成されたゲート電極１０８と、ゲ
ート電極１０８を覆うように形成された層間絶縁膜１０
９と、層間絶縁膜１０９を覆うように形成された層間絶
縁膜１１０と、ソース／ドレイン領域１０５に電気的に
接続され層間絶縁膜１１０上に沿って延びるように形成
されたポリシリコンからなるキャパシタ下部電極１１１
と、キャパシタ下部電極１１１を覆うように形成された
キャパシタ絶縁膜１１２と、キャパシタ絶縁膜１１２上
に形成されたキャパシタ上部電極１１３と、全面を覆う
ように形成され、ソース／ドレイン領域１０４上にコン
タクトホール１１４ａを有する層間絶縁膜１１４と、ソ
ース／ドレイン領域１０４に電気的に接続され、層間絶
縁膜１１４の表面上に沿って延びるように形成されたポ
リシリコン層１１５と、ポリシリコン層１１５上に形成
されたタングステンシリサイド層１１６と、タングステ
ンシリサイド層１１６を覆うように形成された層間絶縁
膜１１７と、層間絶縁膜１１７上にゲート電極１０８に
対応するように形成された配線層１１８とを備えてい
る。

【０００８】配線層１１８は、チタン層１１８ａと、チ
タン層１１８ａ上に形成されたアルミニウム合金層１１
８ｂとから構成されている。キャパシタ下部電極１１
１、キャパシタ絶縁膜１１２およびキャパシタ上部電極
１１３によって、データ信号に対応した電荷を蓄積する
ためのキャパシタが構成されている。ポリシリコン層１
１５とタングステンシリサイド層１１６とによって信号
伝達線としてのビット線が構成されている。ソース／ド
レイン領域１０４および１０５と、ゲート電極１０８と
によって、トランスファーゲートトランジスタが構成さ
れている。

【０００９】読出動作を行なう場合には、データ信号に
対応した電荷がビット線（１１５，１１６）を介してソ
ース／ドレイン領域１０４に伝達される。そして、ゲー
ト電極１０８に所定の電圧を印加することによってトラ
ンスファーゲートトランジスタがＯＮする。トランスフ
ァーゲートトランジスタがＯＮすると、ソース／ドレイ
ン領域１０４に蓄積された電荷がチャネル領域１０６を
介してソース／ドレイン領域１０５に伝達される。ソー
ス／ドレイン領域１０５に伝達された電荷はキャパシタ
（１１１，１１２，１１３）に蓄積される。

【００１０】読出動作を行なう場合には、ゲート電極１
０８に所定の電圧を印加する。これにより、トランスフ
ァーゲートトランジスタがＯＮする。この結果、キャパ
シタ（１１１，１１２，１１３）に蓄積されていた電荷
がキャパシタ下部電極１１１、ソース／ドレイン領域１
０５およびソース／ドレイン領域１０４を介してビット
線（１１５，１１６）に伝達される。

【００１１】図６３ないし図８２は、図６２に示した従
来のＤＲＡＭの製造プロセス（第１工程〜第２０工程）
を説明するための断面構造図である。図６２および図６
３ないし図８２を参照して、次に従来のＤＲＡＭの製造
プロセスについて説明する。

【００１２】まず、図６３に示すように、Ｐ型のシリコ
ン半導体基板１０１上に下敷酸化膜１０２ａを形成す
る。下敷酸化膜１０２ａ上にシリコン窒化膜１１９を形
成する。

【００１３】次に、図６４に示すように、シリコン窒化
膜１１９上の所定領域にレジスト１２０を写真製版技術
を用いて形成する。そして、レジスト１２０をマスクと
して異方性エッチングすることによりシリコン窒化膜１
１９をパターニングする。パターニングされたシリコン
窒化膜１１９およびレジスト１２０をマスクとして不純
物をイオン注入する。

【００１４】次に、図６５に示すように、シリコン窒化
膜１１９をマスクとして熱酸化法を用いて分離酸化膜
（フィールド酸化膜）１０２と、チャネルストッパー層
１０３とを形成する。この後、シリコン窒化膜１１９を
除去する。

【００１５】次に、図６６に示すように、チャネルドー
プのための不純物をイオン注入する。この後、下敷酸化
膜１０２ａを除去する。

【００１６】次に、図６７に示すように、熱酸化法を用
いてゲート酸化膜層１０７ａを形成する。そして、不純
物がドープされたポリシリコン層１０８ａをＣＶＤ法な
どを用いて形成する。ゲート電極層１０８ａ上に酸化膜
１０９ａを形成する。

【００１７】次に、図６８に示すように、酸化膜１０９
ａ上の所定領域に写真製版技術を用いてレジスト１２１
を形成する。レジスト１２１をマスクとして異方性エッ
チングすることによって、ゲート電極１０８および酸化
膜１０９ａを形成する。

【００１８】次に、図６９に示すように、ゲート電極１
０８および酸化膜１０９ａをマスクとして不純物をイオ
ン注入する。これにより、ソース／ドレイン領域１０４
および１０５が自己整合的に形成される。

【００１９】次に、図７０に示すように、全面に酸化膜
１０９ｂをＣＶＤ法などを用いて形成する。

【００２０】次に、図７１に示すように、全面を異方性
エッチングすることによって、ゲート電極１０８の両側
壁部分にサイドウォール１０９ｂを自己整合的に形成す
る。これにより、ゲート電極１０８は自己整合的に絶縁
膜１０９（１０９ａ、１０９ｂ）で覆われることにな
る。

【００２１】次に、図７２に示すように、全面にさらに
酸化膜１１０を形成する。次に、図７３に示すように、
酸化膜１１０上のソース／ドレイン領域１０５の上方に
位置する領域以外の部分に写真製版技術を用いてレジス
ト１２２を形成する。レジスト１２２をマスクとしてエ
ッチングすることにより、ソース／ドレイン領域１０５
を露出させるようにコンタクトホール１１０ａを形成す
る。コンタクトホール１１０ａおよびレジスト１２２を
マスクとして不純物をイオン注入する。この後、レジス
ト１２２を除去する。

【００２２】次に、図７４に示すように、全面にポリシ
リコンからなるキャパシタ下部電極層１１１ａを形成す
る。ポリシリコンからなるキャパシタ下部電極層１１１
ａに不純物をイオン注入することによって、導電性を持
たせる。

【００２３】次に、図７５に示すように、キャパシタ下
部電極層１１１ａ（図７４参照）上の所定領域にレジス
ト１２３を写真製版技術を用いて形成する。レジスト１
２３をマスクとして異方性エッチングすることによっ
て、キャパシタ下部電極１１１を形成する。この後、レ
ジスト１２３を除去する。

【００２４】次に、図７６に示すように、全面にキャパ
シタ絶縁膜１１２ａを形成した後、そのキャパシタ絶縁
膜１１２ａ上に不純物がドープされたポリシリコンから
なるキャパシタ上部電極層１１３ａを形成する。

【００２５】次に、図７７に示すように、キャパシタ上
部電極層１１３ａ（図７６参照）上の所定領域に写真製
版技術を用いてレジスト１２４を形成する。レジスト１
２４をマスクとして異方性エッチングすることによっ
て、キャパシタ絶縁膜１１２およびキャパシタ上部電極
１１３を形成する。この後、レジスト１２４を除去す
る。

【００２６】次に、図７８に示すように、全面に層間絶
縁膜１１４を形成する。リフロ法またはエッチバック法
を用いて層間絶縁膜１１４の上側表面を平坦化する。

【００２７】次に、図７９に示すように、層間絶縁膜１
１４上の所定領域に写真製版技術を用いてレジスト１２
５を形成する。レジスト１２５をマスクとしてまず異方
性エッチングすることによってコンタクトホール１１４
ａを形成した後、続けて等方性エッチングすることによ
ってコンタクトホール１１４ｂを形成する。これによ
り、ソース／ドレイン領域１０４の表面が露出される。
この後、レジスト１２５を除去する。

【００２８】次に、図８０に示すように、全面にＣＶＤ
法を用いてポリシリコン層１１５を形成する。そしてそ
のポリシリコン層１１５上にスパッタ法を用いてタング
ステンシリサイド（ＷＳｉ₂ ）層１１６を形成する。写
真製版技術を用いてポリシリコン層１１５およびタング
ステンシリサイド層１１６をパターニングすることによ
り、ポリシリコン層１１５およびタングステンシリサイ
ド１１６からなるビット線を形成する。

【００２９】次に、図８１に示すように、タングステン
シリサイド層１１６を覆うように層間絶縁膜１１７を形
成する。層間絶縁膜１１７上にスパッタ法を用いてチタ
ン層１１８ａを形成した後、スパッタ法を用いてアルミ
ニウム合金層１１８ｂを形成する。

【００３０】次に、図８２に示すように、アルミニウム
合金層１１８ｂ上の所定領域にレジスト１２６を写真製
版技術を用いて形成する。レジスト１２６をマスクとし
て異方性エッチングすることによって、チタン層１１８
ａおよびアルミニウム合金層１１８ｂからなる配線層を
形成する。この後、レジスト１２６を除去する。これに
よって、図６２に示したようなＤＲＡＭが形成される。

【００３１】

【発明が解決しようとする課題】前述のように、従来で
は、半導体装置の集積化に伴って素子が微細化された場
合にも一定のキャパシタ容量を確保するため、図６２に
示したようなスタックトキャパシタが使用されていた。

【００３２】しかしながら、素子がさらに微細化され、
たとえば２５６ＭｂｉｔのＤＲＡＭでは、図６２に示し
たような構造ではもはや一定のキャパシタ容量を確保す
ることが困難となる。

【００３３】そこで、従来以下のような改良例が提案さ
れている。図８３は、従来の改良されたスタックトタイ
プキャパシタを備えたＤＲＡＭの断面構造図である。図
８３を参照して、この従来の改良されたＤＲＡＭは、シ
リコン半導体基板１３１と、シリコン半導体基板１３１
の主表面上の所定領域に形成された素子分離のための分
離酸化膜１３２と、分離酸化膜１３２の下方に形成され
たチャネルストッパー層１３３と、分離酸化膜１３２に
よって囲まれた領域にチャネル領域１３６を挟むように
所定の間隔を隔てて形成されたソース／ドレイン領域１
３４および１３５と、チャネル領域１３６上にゲート絶
縁膜１３７を介して形成されたゲート電極１３８と、ゲ
ート電極１３８を覆うように形成された絶縁膜１３９
と、ソース／ドレイン領域１３４に電気的に接続され、
絶縁膜１３９の表面上に沿って延びるように形成された
埋込みビット線１４０と、全面を覆うように形成され、
ソース／ドレイン領域１３５上にコンタクトホール１４
１ａを有する層間絶縁膜１４１と、コンタクトホール１
４１ａ内にソース／ドレイン領域１３５に電気的に接続
するように形成されたポリシリコンプラグ１４２と、ポ
リシリコンプラグ１４２上および層間絶縁膜１４１上に
延びるように形成された白金層１４３と、白金層１４３
上に形成された鉛を含むたとえばＰＺＴ（チタン酸ジル
コン酸鉛セラミック）やＰＬＺＴなどの強誘電体膜１４
４と、強誘電体膜１４４上に形成された白金などからな
るキャパシタ上部電極１４５と、全面を覆うように形成
され、キャパシタ上部電極１４５上にコンタクトホール
１４６ａを有する層間絶縁膜１４６と、層間絶縁膜１４
６上に沿って延びるように形成されるとともにキャパシ
タ上部電極１４５に電気的に接続された配線層１４７と
を備えている。白金層１４３によってキャパシタ下部電
極が構成されている。強誘電体膜１４４によってキャパ
シタ絶縁膜が構成されている。

【００３４】図８４〜図８８は、図８３に示した従来の
ＤＲＡＭの製造プロセスを説明するための断面構造図で
ある。図８３および図８４〜図８８を参照して、次に製
造プロセスについて説明する。まず、図８４に示すよう
に、シリコン半導体基板１３１上の所定領域に分離酸化
膜１３２を形成する。そして、分離酸化膜１３２下にチ
ャネルストッパ層１３３を形成する。シリコン半導体基
板１３１の活性領域に所定の間隔を隔ててソース／ドレ
イン領域１３４および１３５を形成する。ソース／ドレ
イン領域１３４および１３５間のシリコン半導体基板１
３１上にゲート絶縁膜１３７を介してゲート電極１３８
を形成する。ゲート電極１３８を覆うように絶縁膜１３
９を形成する。ソース／ドレイン領域１３４に電気的に
接続し絶縁膜１３９の表面上に沿って延びるように埋込
みビット線１４０を形成する。全面を覆うようにその表
面が平坦化された層間絶縁膜１４１を形成した後その層
間絶縁膜１４１にソース／ドレイン領域１３５にまで達
するコンタクトホール１４１ａを形成する。

【００３５】次に、図８５に示すように、コンタクトホ
ール１４１ａ内と層間絶縁膜１４１の上部表面上とにＣ
ＶＤ法を用いてポリシリコン層１４２ａを形成する。こ
の後、層間絶縁膜１４１の上部表面上に位置するポリシ
リコン層１４２ａをエッチバックにより除去するととも
に、その層間絶縁膜１４１の上部表面上のエッチング残
を完全に除去する目的でポリシリコン層１４２ａをオー
バエッチングする。これにより、図８６に示すような形
状のポリシリコンプラグ１４２が得られる。

【００３６】次に、図８７に示すように、スパッタ法を
用いて層間絶縁膜１４１の上部表面上およびコンタクト
ホール１４１ａ内のポリシリコンプラグ１４２の表面上
に白金層１４３ａを形成する。この後、図８８に示すよ
うに白金層１４３ａ上にＰＺＴまたはＰＬＺＴなどの強
誘電体膜層１４４ａをスパッタ法によって形成した後キ
ャパシタ上部電極層１４５ａを形成する。そして、白金
層１４３ａ、強誘電体膜層１４４ａおよびキャパシタ上
部電極層１４５ａをパターニングした後、層間絶縁膜１
４６、配線層１４７を形成する。これにより、図８３に
示したような従来のＤＲＡＭが得られる。

【００３７】このように、従来では、素子がさらに微細
化された場合にも記憶保持に十分なキャパシタ容量を確
保するため、ビット線１４０を埋込む構造にするととも
に、キャパシタ絶縁膜を誘電率の高い強誘電体膜１４４
によって構成するＤＲＡＭが提案されている。

【００３８】しかしながら、この提案されたＤＲＡＭで
は、以下のような問題点があった。すなわち、図８５か
ら図８６に示したポリシリコン層１４２ａのエッチバッ
クプロセスでは、層間絶縁膜１４１の上部表面のエッチ
ング残を完全に除去するためにポリシリコン層１４２ａ
をオーバエッチングする。このため、形成されるポリシ
リコンプラグ１４２の上部表面はコンタクトホール１４
１ａ内に落ち込んだ形状になる。この状態で、スパッタ
法のような段差被覆性の悪い方法を用いて白金層１４３
ａを形成し、さらにその白金層１４３ａ上にスパッタ法
を用いて強誘電体膜層１４４ａを形成すると、白金層１
４３ａの段差部分上で強誘電体膜層１４４ａの膜厚の薄
い部分が生じる。この状態でキャパシタ上部電極層１４
５ａを形成すると、図８８に示すような形状になる。す
なわち、白金層１４３ａの段差部分近傍で白金層１４３
ａとキャパシタ上部電極層１４５ａとの間隔が狭くな
る。このため、その部分にかかる電界が他の部分に比べ
て強くなってしまうという不都合が生じる。この結果、
キャパシタ全体としての耐圧特性および耐リーク特性が
悪化してしまうという問題点があった。

【００３９】また、この提案されたＤＲＡＭでは、層間
絶縁膜１４１とキャパシタ下部電極を構成する白金層１
４３との密着性が悪いため、白金層１４３が剥れてしま
うという不都合が生じていた。

【００４０】また、配線層１４２がポリシリコンによっ
て構成されているため、後工程で加えられる熱処理によ
って白金層１４３と配線層１４２とがシリサイド化反応
を起こすという不都合もあった。このようにシリサイド
化反応を起こすと、強誘電体膜１４４と白金層１４３と
の境界面に、誘電率の低いＳｉＯ₂ 膜（図示せず）が形
成される。この結果、キャパシタ容量が低下してしまう
という問題点があった。これにより、メモリの安定動作
を保証できないという問題点も発生していた。なお、白
金層１４３は、鉛を含む強誘電体膜１４４を用いる場合
に、ペロブスカイト型の結晶構造や高誘電率を維持する
ために必要不可欠なものである。

【００４１】このように、従来では、素子がさらに微細
化された場合に対処するため埋込みビット線型でかつ強
誘電体膜１４４を用いたメモリセルが提案されている
が、この提案されたメモリセルでは、上記した種々の問
題点があった。このため、従来の提案例では、素子がさ
らに微細化された場合に、安定して十分なキャパシタ容
量を確保することは困難であった。

【００４２】請求項１〜４に記載の発明の１つの目的
は、半導体装置において、キャパシタの耐圧特性および
耐リーク特性を改善することである。

【００４３】請求項６および７に記載の発明の１つの目
的は、半導体装置の製造方法において、耐圧特性および
耐リーク特性が改善された半導体装置を容易に製造する
ことである。

【００４４】請求項１〜５に記載の発明の１つの目的
は、半導体装置において、素子がさらに微細化された場
合にも記憶保持に十分なキャパシタ容量を安定して確保
することである。

【００４５】請求項１〜５に記載の発明のもう１つの目
的は、半導体装置において、ポリシリコンからなる配線
層と白金層（高融点貴金属層）とのシリサイド化反応を
防止することである。

【００４６】請求項３および４に記載のさらにもう１つ
の目的は、半導体装置において、ＰＺＴからなる強誘電
体膜をキャパシタ絶縁膜として用いた場合に、キャパシ
タ下部電極を構成する白金層が白金層の下に形成される
層間絶縁膜から剥れるのを防止することである。

【００４７】請求項６〜８に記載の発明の１つの目的
は、半導体装置の製造方法において、後の熱処理工程に
おいて、白金層（高融点貴金属層）とシリコン層とがシ
リサイド化反応を起こすのを有効に防止することであ
る。

【００４８】請求項６〜８に記載の発明のもう１つの目
的は、半導体装置の製造方法において、キャパシタ下部
電極を構成する白金層（高融点貴金属層）と強誘電体膜
との界面に誘電率の低いＳｉＯ₂ 膜が形成されるのを防
止することである。

【００４９】

【課題を解決するための手段】請求項１および２におけ
る半導体装置は、半導体基板と、その半導体基板上に形
成され所定領域に半導体基板に達する開口部を有するそ
の上部表面が平坦化された絶縁層と、開口部内で半導体
基板に接触するように開口部内を充填するとともに絶縁
層の上部表面上に沿って延びるように形成された高融点
金属および高融点金属窒化物からなる群より選ばれた少
なくとも１つの材料からなるプラグ電極層と、プラグ電
極層上に形成された高融点貴金属層からなるキャパシタ
下部電極と、キャパシタ下部電極上に形成されたチタン
酸ジルコン酸鉛セラミック（ＰＺＴ）層と、ＰＺＴ層上
に形成されたキャパシタ上部電極とを備えている。

【００５０】請求項３および４における半導体装置は、
半導体基板と、半導体基板上に形成され所定領域に半導
体基板に達する開口部を有するその上部表面が平坦化さ
れた絶縁層と、開口部内で半導体基板に接触するととも
に開口部内を所定の高さまで充填するように形成された
プラグ電極と、開口部内でプラグ電極に電気的に接続さ
れるとともに絶縁層の上部表面上に沿って延びるように
形成され高融点金属および高融点金属窒化物からなる群
より選ばれた１つの材料からなる密着層と、密着層上に
形成された高融点貴金属層からなるキャパシタ下部電極
と、キャパシタ下部電極上に形成されたチタン酸ジルコ
ン酸鉛セラミック（ＰＺＴ）層と、ＰＺＴ層上に形成さ
れたキャパシタ上部電極とを備えている。

【００５１】請求項５における半導体装置は、データ信
号に対応する電荷を蓄積するためのキャパシタを有する
半導体装置であって、少なくともその表面部分に高融点
金属窒化物層を有する第１のキャパシタ下部電極と、第
１のキャパシタ下部電極上に形成された高融点貴金属層
からなる第２のキャパシタ下部電極と、第２のキャパシ
タ下部電極上に形成されたチタン酸ジルコン酸鉛セラミ
ック（ＰＺＴ）層と、チタン酸ジルコン酸鉛セラミック
層上に形成されたキャパシタ上部電極とを備えている。

【００５２】請求項６における半導体装置の製造方法
は、半導体基板上に所定領域に半導体基板に達する開口
部を有するその表面が平坦化された絶縁層を形成する工
程と、開口部内で半導体基板に接触するように開口部内
を充填するとともに絶縁層の上部表面上に沿って延びる
高融点金属および高融点金属窒化物からなる群より選ば
れた少なくとも１つの材料からなるプラグ電極層をＣＶ
Ｄ法を用いて形成する工程と、プラグ電極層上に高融点
貴金属層からなるキャパシタ下部電極を形成する工程
と、キャパシタ下部電極上にチタン酸ジルコン酸鉛セラ
ミック（ＰＺＴ）層を形成する工程と、ＰＺＴ層上にキ
ャパシタ上部電極を形成する工程とを備えている。

【００５３】請求項７における半導体装置の製造方法
は、半導体基板上に所定領域に半導体基板に達する開口
部を有するその表面が平坦化された絶縁層を形成する工
程と、開口部内で半導体基板に接触するように開口部内
を充填するとともに絶縁層の上部表面上に沿って延びる
導電層を形成する工程と、導電層をエッチバックするこ
とにより絶縁層の上部表面上に存在する導電層を除去す
るとともに開口部内に充填された導電層を所定の厚み分
だけ除去することによってプラグ電極を形成する工程
と、開口部内でプラグ電極に電気的に接続するとともに
絶縁層の上部表面上に沿って延びる高融点金属および高
融点金属窒化物からなる群より選ばれた１つの材料から
なる密着層を形成する工程と、密着層上に高融点貴金属
層からなるキャパシタ下部電極を形成する工程と、キャ
パシタ下部電極上にチタン酸ジルコン酸鉛セラミック
（ＰＺＴ）層を形成する工程と、ＰＺＴ層上にキャパシ
タ上部電極を形成する工程とを備えている。

【００５４】請求項８における半導体装置の製造方法
は、少なくともその表面部分に高融点金属窒化物層を有
する第１のキャパシタ下部電極を形成する工程と、第１
のキャパシタ下部電極上に高融点貴金属層からなる第２
のキャパシタ下部電極を形成する工程と、第２のキャパ
シタ下部電極上にチタン酸ジルコン酸鉛セラミック（Ｐ
ＺＴ）層を形成する工程と、チタン酸ジルコン酸鉛セラ
ミック層上にキャパシタ上部電極を形成する工程とを備
えている。

【００５５】

【作用】請求項１および２に係る半導体装置では、半導
体基板に接触するように絶縁層の開口部内に充填された
プラグ電極層が、さらに絶縁層の上部表面上に沿って延
びるように形成されているので、そのプラグ電極層上に
キャパシタ下部電極を形成した場合にキャパシタ下部電
極に従来のような段差部が生じることがない。その結
果、そのキャパシタ下部電極上に形成されるＰＺＴ層の
膜厚がその段差部分で薄くなることがない。これによ
り、ＰＺＴ層上にキャパシタ上部電極を形成した場合に
キャパシタ下部電極とキャパシタ上部電極との間で従来
のような間隔の狭くなる部分が発生することがなく、キ
ャパシタの耐圧特性および耐リーク特性が悪化すること
もない。また上記プラグ電極層は高融点金属および高融
点金属窒化物からなる群より選ばれた少なくとも１つの
材料によって形成されているため、従来のようなキャパ
シタ下部電極のシリサイド化が有効に防止される。さら
に、上記プラグ電極層としてＴｉＮなどの絶縁層に対し
て密着性の良い材料を用いれば、高融点貴金属層からな
るキャパシタ下部電極の密着性が改善され、その結果キ
ャパシタ下部電極が従来のように剥がれるのが防止され
る。

【００５６】請求項３および４に係る半導体装置では、
絶縁層の開口部内で半導体基板に接触するとともに開口
部内の所定の高さまで充填するようにプラグ電極が形成
され、そのプラグ電極に電気的に接続するとともに絶縁
層の上部表面上に沿って延びるように密着層が形成さ
れ、その密着層上にキャパシタ下部電極、ＰＺＴ層およ
びキャパシタ上部電極がそれぞれ形成されているので、
上記密着層によって高融点貴金属層からなるキャパシタ
下部電極の密着性が改善され、その結果キャパシタ下部
電極が従来のように剥がれるのが有効に防止される。ま
た、上記密着層が高融点金属および高融点金属窒化物か
らなる群より選ばれた１つの材料から形成されているの
で、従来のようなキャパシタ下部電極のシリサイド化反
応が有効に防止される。さらに、密着層が絶縁層の上部
表面上に沿って延びるように形成され、その上にキャパ
シタ下部電極が形成されているので従来のようにキャパ
シタ下部電極に段差部分が生じることがない。その結
果、そのキャパシタ下部電極上に形成されるＰＺＴ層の
膜厚がその段差部分で薄くなることがない。これによ
り、そのＰＺＴ層上に形成されるキャパシタ上部電極と
キャパシタ下部電極との間隔が狭くなることがなく、キ
ャパシタの耐圧特性および耐リーク特性が従来に比べて
改善される。

【００５７】請求項５に係る半導体装置では、第１のキ
ャパシタ下部電極の少なくとも表面部分に高融点貴金属
窒化物層が形成され、その高融点金属窒化物層上に高融
点貴金属層からなる第２のキャパシタ下部電極が形成さ
れ、第２のキャパシタ下部電極上にチタン酸ジルコン酸
鉛セラミック層が形成されるので、第１のキャパシタ下
部電極と第２のキャパシタ下部電極との界面で従来のよ
うなシリサイド化反応が起こるのが防止される。また、
たとえば層間絶縁膜上に第２のキャパシタ下部電極を形
成する場合には、その層間絶縁膜と第２のキャパシタ下
部電極との間に高融点金属窒化物層を有する第１のキャ
パシタ下部電極を介在させることによって、高融点貴金
属層からなる第２のキャパシタ下部電極の密着性が改善
され、第２のキャパシタ下部電極が従来のように剥れる
のが有効に防止される。

【００５８】請求項６に係る半導体装置では、絶縁層の
開口部内で半導体基板に接触するように開口部内を充填
するとともに絶縁層の上部表面上に沿って延びるプラグ
電極層がＣＶＤ法によって形成され、そのプラグ電極層
上にキャパシタ下部電極、ＰＺＴ層およびキャパシタ上
部電極が順次形成されるので、キャパシタ下部電極に従
来のような段差部が生じることがなく、その結果、ＰＺ
Ｔ層の膜厚がその段差部分で薄くなることもない。これ
により、キャパシタ上部電極とキャパシタ下部電極との
間隔が従来のように部分的に薄くなることもなく耐圧特
性および耐リーク特性が従来に比べて改善された半導体
装置が容易に形成される。また、プラグ電極層が高融点
金属および高融点金属窒化物からなる群より選ばれた少
なくとも１つの材料から形成されているので、そのプラ
グ電極層上に形成される高融点貴金属層からなるキャパ
シタ下部電極が後の熱処理工程によってシリサイド化反
応を起こすのが有効に防止される。

【００５９】請求項７に係る半導体装置の製造方法で
は、開口部内に形成されたプラグ電極に電気的に接続す
るとともに絶縁層の上部表面上に沿って延びるように密
着層が形成され、その上にキャパシタ下部電極が形成さ
れるので、その密着層によって高融点貴金属層からなる
キャパシタ下部電極の密着性が従来に比べて改善され
る。また、その密着層は高融点金属および高融点金属窒
化物からなる群より選ばれた１つの材料によって形成さ
れるので、その密着層上に形成されるキャパシタ下部電
極が後の熱処理工程によってシリサイド化反応を起こす
のが有効に防止される。

【００６０】請求項８に記載の半導体装置の製造方法で
は、第１のキャパシタ下部電極が少なくともその表面部
分に高融点金属窒化物層を有するように形成され、その
第１のキャパシタ下部電極上に高融点貴金属層からなる
第２のキャパシタ下部電極が形成され、第２のキャパシ
タ下部電極上にチタン酸ジルコン酸鉛セラミック（ＰＺ
Ｔ）層が形成されるので、第１のキャパシタ下部電極の
表面部分以外をシリコン層などで形成した場合にも、第
１のキャパシタ下部電極と第２のキャパシタ下部電極と
の間で後の熱処理工程によってシリサイド化反応が起こ
ることがない。また、第１のキャパシタ下部電極がたと
えば層間絶縁膜上に形成される場合にも、第１のキャパ
シタ下部電極に含まれる高融点窒化物層によって層間絶
縁膜に対する良好な密着性が得られる。これにより、第
１のキャパシタ下部電極が層間絶縁膜から剥れるという
不都合が防止され、第１のキャパシタ下部電極上に形成
される第２の下部電極の剥れも同時に防止される。

【００６１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００６２】図１は、本発明の第１実施例によるスタッ
クトタイプキャパシタを備えたＤＲＡＭの断面構造図で
ある。図１を参照して、この第１実施例のＤＲＡＭは、
シリコン半導体基板３０１と、シリコン半導体基板３０
１の表面上の所定領域に形成された素子分離のための分
離酸化膜３０２と、分離酸化膜３０２の下方に形成され
たチャネルストッパ層３０３と、分離酸化膜３０２によ
って囲まれた活性領域にチャネル領域３０６を挟むよう
に所定の間隔を隔てて形成された１対のソース／ドレイ
ン領域３０４および３０５と、チャネル領域３０６上に
ゲート絶縁膜３０７を介して形成されたゲート電極３０
８と、ゲート電極３０８を覆うように形成された絶縁膜
３０９と、ソース／ドレイン領域３０４に電気的に接続
され、絶縁膜３０９の表面上に沿って延びるように形成
された埋込みビット線３１０と、全面を覆うように形成
され、ソース／ドレイン領域３０５上にコンタクトホー
ル３１１ａを有するその表面が平坦化された層間絶縁膜
３１１と、コンタクトホール３１１ａ内でソース／ドレ
イン領域３０５に電気的に接続されるとともに層間絶縁
膜３１１の表面上に沿って延びるように形成されたＴｉ
Ｎからなるプラグ電極層３１３と、プラグ電極層３１３
上に形成されたキャパシタ下部電極を構成する白金層３
１４と、白金層３１４上に形成されたチタン酸ジルコン
酸鉛セラミック（ＰＺＴ）膜３１５と、ＰＺＴ膜３１５
上に形成されたポリシリコン、アルミニウム、アルミニ
ウム合金、タングステン、タングステン合金または白金
からなるキャパシタ上部電極３１６と、全面を覆うよう
に形成され、キャパシタ上部電極３１６の表面上の所定
領域にコンタクトホール３１７ａを有する層間絶縁膜３
１７と、コンタクトホール３１７ａ内でキャパシタ上部
電極３１６と電気的に接続され、層間絶縁膜３１７上に
沿って延びるように形成されたアルミニウムからなる配
線層３１８とを備えている。このように、この第１実施
例のＤＲＡＭでは、ＴｉＮからなるプラグ電極層３１３
をコンタクトホール３１１ａ内に埋込むとともに層間絶
縁膜３１１の上部表面上に沿って延びるように形成し、
そのプラグ電極層３１３上にキャパシタ下部電極を構成
する白金層３１４を形成する。このように構成すること
によって、図８３に示した従来のＤＲＡＭのように、白
金層３１４に段差部分が生じることがなくこの結果ＰＺ
Ｔ膜３１５の厚みが部分的に薄くなることがない。これ
により、キャパシタ上部電極３１６とキャパシタ下部電
極を構成する白金層３１４との間隔が部分的に狭くなる
ことがなく、その狭くなった部分で電界集中が起こるこ
ともない。この結果、図８３に示した従来のＤＲＡＭに
比べてキャパシタの耐圧特性および耐リーク特性を改善
することができる。また、プラグ電極層３１３が高融点
金属窒化物の一種であるＴｉＮによって形成されている
ため、図８３に示した従来のように白金層３１４がシリ
サイド化反応を起こすこともない。つまり、プラグ電極
層３１３はバリア層としての役割を果たす。これによ
り、従来のように白金層３１３とＰＺＴ膜３１５との界
面に誘電率の低いＳｉＯ₂ 膜が形成されるのが有効に防
止される。この結果、ＰＺＴ膜３１５の性能を維持する
ことができ、キャパシタ絶縁膜自体の原因によって生じ
るキャパシタ容量の低下を防止することができる。

【００６３】また、本実施例では、層間絶縁膜３１１と
の密着性の良いＴｉＮをプラグ電極層３１３として用い
ているので、プラグ電極層３１３が層間絶縁膜３１１の
上部表面から剥がれるのが防止される。この結果、その
プラグ電極層３１３上に形成される白金層３１４が従来
のように剥がれることがない。これにより、構造面でも
安定したキャパシタを形成することができる。なお、白
金層３１４の代わりに、パラジウム、金などを用いても
よい。また、プラグ電極層３１３としてＴｉを用いても
よい。

【００６４】図２〜図２３は、図１に示した第１実施例
のＤＲＡＭの製造プロセスを説明するための断面構造図
である。図１および図２〜図２３を参照して、次に第１
実施例のＤＲＡＭの製造プロセスについて説明する。

【００６５】まず、図２に示すように、シリコン半導体
基板３０１上に下敷酸化膜３０２ａを形成する。下敷酸
化膜３０２ａ上にシリコン窒化膜３１９を形成する。次
に、図３に示すように、シリコン窒化膜３１９上の所定
領域に写真製版技術を用いてレジスト３２０を形成す
る。レジスト３２０をマスクとして異方性エッチングす
ることにより、シリコン窒化膜３１９の所定領域を除去
する。シリコン窒化膜３１９およびレジスト３２０をマ
スクとして不純物をイオン注入することによって、シリ
コン半導体基板３０１に後述するチャネルストッパ層３
０３のための不純物を導入する。この後、レジスト３２
０を除去する。

【００６６】次に、図４に示すように、シリコン窒化膜
３１９をマスクとして熱酸化法を用いてフィールド酸化
膜（分離酸化膜）３０２を形成する。これと同時にチャ
ネルストッパ層３０３を形成する。次に、図５に示すよ
うに、全面に不純物をイオン注入することによって、分
離酸化膜３０２によって囲まれた活性領域にチャネルド
ープを行なう。この後、下敷酸化膜３０２ａを除去す
る。

【００６７】次に、図６に示すように、熱酸化法を用い
て、シリコン半導体基板１表面にゲート酸化膜層３０７
ａを形成する。全面にＣＶＤ法などを用いて不純物がド
ープされたポリシリコンからなるゲート電極層３０８ａ
を形成する。ゲート電極層３０８ａ上に酸化膜３０９ａ
を形成する。

【００６８】次に、図７に示すように、酸化膜３０９ａ
上の所定領域に写真製版技術を用いてレジスト３２１を
形成する。レジスト３２１をマスクとして異方性エッチ
ングを行なうことによってゲート電極３０８および酸化
膜３０９ａを形成する。この後、レジスト３２１を除去
する。次に、図８に示すように、ゲート電極３０８、酸
化膜３０９ａおよび分離酸化膜３０２をマスクとして不
純物をイオン注入することによって、ソース／ドレイン
領域３０４および３０５を自己整合的に形成する。

【００６９】次に、図９に示すように、全面に酸化膜３
０９ｂを形成する。そして、図１０に示すように、酸化
膜３０９ｂを異方性エッチングすることによって、ゲー
ト電極３０８の両側壁部分にサイドウォール３０９ｂを
自己整合的に形成する。これによって、ゲート電極３０
８が絶縁膜３０９（３０９ａ、３０９ｂ）に囲まれた形
状となる。

【００７０】次に、図１１に示すように、全面に酸化膜
３０９ｃを形成する。そして、図１２に示すように、酸
化膜３０９ｃ上の所定領域に写真製版技術を用いてレジ
スト３２２を形成する。レジスト３２２をマスクとして
異方性エッチングすることにより、ソース／ドレイン領
域３０４の表面領域を露出させる。酸化膜３０９ｃおよ
びレジスト３２２をマスクとして、ソース／ドレイン領
域３０４に再びイオン注入を行なう。次に、図１３に示
すように、ソース／ドレイン領域３０４に電気的に接続
するように全面にポリシリコン層３１０ａを形成する。
このポリシリコン層３１０ａの全面に不純物をイオン注
入することによってポリシリコン層３１０ａに導電性を
もたせる。

【００７１】次に、図１４に示すように、写真製版技術
を用いてポリシリコン層３１０ａ上の所定領域にレジス
ト３２３を形成する。レジスト３２３をマスクとして異
方性エッチングすることによって埋込みビット線３１０
を形成する。この後、レジスト３２３を除去する。

【００７２】次に、図１５に示すように、全面に層間絶
縁膜３１１を形成する。そして、その層間絶縁膜３１１
の上表面をリフロ法またはエッチバック法を用いて平坦
化する。ソース／ドレイン領域３０５の上方に位置する
層間絶縁膜３１１に写真製版技術を用いてコンタクトホ
ール３１１ａを形成する。次に、図１６に示すように、
ＴｉＣｌ₄ とＮＨ₄ とをソースとしてＣＶＤ法を用い
て、コンタクトホール３１１ａ内に埋込むとともに層間
絶縁膜３１１の上表面上に沿って延びるＴｉＮ層３１３
ａを形成する。そして、図１７に示すように、ＴｉＮ層
３１３ａをエッチバックすることによって層間絶縁膜３
１１上に位置するＴｉＮ層３１３ａの厚みが１０〜５０
ｎｍ程度になるようにする。

【００７３】次に、図１８に示すように、ＴｉＮ層３１
３ａ上にスパッタ法を用いて５０〜１００ｎｍ程度の厚
みを有しキャパシタ下部電極を構成する白金層３１４ａ
を形成する。なお、この白金層３１４ａは、他の高融点
貴金属層であってもよく、たとえばパラジウム、金など
が考えられる。次に、図１９に示すように、ゾル・ゲル
法、スパッタ法またはＣＶＤ法などを用いて、白金層３
１４ａ上にキャパシタ絶縁膜を構成するチタン酸ジルコ
ン酸鉛セラミック（ＰＺＴ）層３１５ａを５０〜２００
ｎｍ程度の厚みで形成する。なお、ＰＺＴ層３１５ａの
他、ＰＬＺＴ層を用いてもよい。

【００７４】次に、図２０に示すように、ＰＺＴ層３１
５ａ上に白金（Ｐｔ）、ＴｉＮ、ＷまたはＡｌなどから
なるキャパシタ上部電極層３１６ａを形成する。この
後、図２１に示すように、キャパシタ上部電極層３１６
ａ（図２０参照）上の所定領域に写真製版技術を用いて
レジスト３２４を形成する。レジスト３２４をマスクと
して異方性エッチングすることによって、キャパシタ上
部電極３１６、ＰＺＴ膜３１５、白金層３１４、および
ＴｉＮ層３１３を形成する。この後、レジスト３２４を
除去する。

【００７５】次に、図２２に示すように、全面に層間絶
縁膜３１７を形成する。この後、図２３に示すように、
層間絶縁膜３１７上の所定領域に写真製版技術を用いて
レジスト３２５を形成する。レジスト３２５をマスクと
して層間絶縁膜３１７を等方性エッチングすることによ
って、コンタクトホール３１７ａを形成する。これによ
り、キャパシタ上部電極３１６の表面領域の一部が露出
される。この後、レジスト３２５を除去する。

【００７６】最後に、図１に示したように、コンタクト
ホール３１７ａ内でキャパシタ上部電極３１６と電気的
に接続するとともに層間絶縁膜３１７上に沿って延びる
ように配線層３１８を形成する。この配線層３１８の材
料としては、Ａｌ、Ｗ、ＷＳｉ、またはＣｕなどを用い
る。配線層３１８を写真製版技術とエッチング技術を用
いてパターニングする。なお、本実施例では、配線層３
１８とキャパシタ上部電極３１６とを直接に接続するよ
うに構成したが、本実施例はこれに限らず、配線層３１
８とキャパシタ上部電極３１６との間にバリアメタル層
を形成してもよい。このようにして、第１実施例のＤＲ
ＡＭが形成される。

【００７７】図２４は、本発明の第２実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭの断面構造図
である。図２４を参照して、この第２実施例では、図１
に示したＴｉＮ層からなるプラグ電極層３１３の代わり
に、タングステン（Ｗ）からなるプラグ電極層３３３を
用いている。なお、Ｗからなるプラグ電極層３３３の層
間絶縁膜３１１上に位置する部分の厚みは、１０〜５０
ｎｍ程度である。このＷからなるプラグ電極層３３３の
製造プロセスとしては、コンタクトホール３１１ａ内を
埋込むとともに層間絶縁膜３１１の表面上に沿って延び
るようにＷ層（図示せず）を形成した後、そのＷ層の表
面をエッチバックすることによって形成する。この第２
実施例においても、層間絶縁膜３１１１の上部表面上に
延びるように形成されたプラグ電極層３３３上にキャパ
シタ下部電極を構成する白金層３１４が形成されている
ので、白金層３１４に図８３に示した従来のような段差
部が生じることがない。これにより、その白金層３１４
上に形成されるＰＺＴ層３１５の厚みが部分的に薄くな
ることもなくその結果キャパシタ上部電極３１６とキャ
パシタ下部電極を構成する白金層３１４との間隔が部分
的に狭くなることもない。したがって、この第２実施例
では、図８３に示した従来のＤＲＡＭのように、キャパ
シタの耐圧特性および耐リーク特性が悪化することもな
く、耐圧特性および耐リーク特性の改善が図られる。ま
た、白金層３１４の下にはＷからなるプラグ電極層３３
３が形成されているので、白金層３１４が従来のように
シリサイド化反応を起こすことがない。

【００７８】図２５は、本発明の第３実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭを示した断面
構造図である。図２５を参照して、この第３実施例で
は、プラグ電極層３４３をＷによって構成し、さらにそ
のプラグ電極層３４３の上部表面にＷＮ層３４３ａを形
成している。このように構成したのは次のような理由に
よる。すなわち、Ｗからなるプラグ電極層３４３は後の
プロセスにおいて酸化性雰囲気中で４００℃以上の高温
に晒されるとその表面が酸化されてＷＯ₃ に変化する。
このため、電気特性が悪化するとともにその形状が変化
してしまうという不都合が生じる。この第３実施例で
は、このような不都合を防止するために、Ｗからなるプ
ラグ電極層３４３の表面領域にＷＮ層３４３ａを形成し
ている。

【００７９】図２６〜図２９は、図２５に示した第３実
施例のＤＲＡＭの製造プロセスを説明するための断面構
造図である。図２５および図２６〜図２９を参照して、
次に第３実施例のＤＲＡＭの製造プロセスについて説明
する。

【００８０】まず、図２６に示すように、図２〜図１５
に示した第１実施例の製造プロセスと同様のプロセスを
用いて、層間絶縁膜３１１およびコンタクトホール３１
１ａまでの形状を形成する。この後、ＣＶＤ法を用いて
Ｗからなるプラグ電極層３４３を形成する。次に、図２
７に示すように、プラグ電極層３４３の上部表面をエッ
チバックすることによって層間絶縁膜３１１上に位置す
るプラグ電極層３４３の厚みが１０〜５０ｎｍ程度にな
るようにする。次に、図２８に示すように、Ｗからなる
プラグ電極層３４３の上部表面を窒化性雰囲気中で高温
に保つことによって窒化する。好ましくは、ＮＨ₃ 雰囲
気中に８００℃の温度条件下で３０秒間晒すことによっ
て窒化する。これにより、Ｗからなるプラグ電極層３４
３の上部表面上に５〜３０ｎｍ程度の厚みを有するＷＮ
層３４３ａを形成する。次に、図２９に示すように、Ｗ
Ｎ層３４３ａ上にスパッタ法を用いてキャパシタ下部電
極を構成する白金層３１４を形成する。この後、図１９
〜図２３に示した第１実施例の製造プロセスと同様の製
造プロセスを用いて、図２５に示す第３実施例のＤＲＡ
Ｍが完成される。

【００８１】図３０は、本発明の第４実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭを示した断面
構造図である。図３０を参照して、この第４実施例のＤ
ＲＡＭでは、コンタクトホール３１１ａ内にタングステ
ン（Ｗ）プラグ３５２が埋込まれている。そして、その
タングステンプラグ３５２の上部表面に５〜３０ｎｍ程
度の厚みを有するＷＮ層３５２ａが形成されている。ま
た、コンタクトホール３１１ａ内でＷＮ層３５２ａに接
触するとともに層間絶縁膜３１１の上部表面上に延びる
ようにＴｉからなる密着層３５３が形成されている。な
お、密着層３５３の層間絶縁膜３１１の上部表面上に位
置する部分の厚みは、３０〜７０ｎｍである。この第４
実施例においても、密着層３５３が層間絶縁膜３１１の
上部表面上に延びるように形成されており、その密着層
３５３上にキャパシタ下部電極を構成する白金層３１４
が形成されているので、キャパシタ下部電極を構成する
白金層３１４に図８３に示した従来のような段差部分が
生じることがない。このため、白金層３１４上に形成さ
れるＰＺＴ膜３１５の厚みも部分的に薄くなることもな
く、この結果、キャパシタ下部電極を構成する白金層３
１４とキャパシタ上部電極３１６との間隔が部分的に狭
くなることもない。これにより、図８３に示した従来の
ＤＲＡＭのように、キャパシタの耐圧特性および耐リー
ク特性が悪化するという不都合も生じない。また、この
第４実施例では、層間絶縁膜３１１に対して密着性の良
いＴｉからなる密着層３５３によって、白金層３１４が
剥がれるのが有効に防止される。さらに、白金層３１４
の下にＴｉからなる密着層３５３が形成されているの
で、白金層３１４が従来のようにシリサイド化反応を起
こすのを有効に防止することもできる。

【００８２】図３１〜図３４は、図３０に示した第４実
施例の製造プロセスを説明するための断面構造図であ
る。図３０および図３１〜図３４を参照して、次に第４
実施例のＤＲＡＭの製造プロセスについて説明する。ま
ず、図３１に示すように、図２〜図１５に示した第１実
施例の製造プロセスと同様の製造プロセスを用いて、コ
ンタクトホール３１１ａまでの形状を形成する。この
後、ＣＶＤ法を用いて、コンタクトホール３１１ａ内を
埋込むとともに層間絶縁膜３１１の表面上に沿って延び
るＷ層３５２ｂを形成する。このＷ層３５２ｂをエッチ
バックすることによって、図３２に示すようなタングス
テン（Ｗ）プラグ３５２を形成する。なお、Ｗ層３５２
ｂをエッチバックするときに、層間絶縁膜３１１上のエ
ッチング残を完全に除去するためにＷ層３５２ｂをある
程度オーバエッチングする。したがって、形成されるタ
ングステン（Ｗ）プラグ３５２は、その上部表面がコン
タクトホール３１１ａ内に落ち込んだ形状となる。この
後、図３３に示すように、タングステンプラグ３１２の
上部表面を窒化性雰囲気中で高温に保つことによって窒
化する。これにより、タングステンプラグ３５２の上部
表面上に５〜３０ｎｍ程度の厚みを有するＷＮ層３５２
ａを形成する。次に、図３４に示すように、コンタクト
ホール３１１ａ内でＷＮ層３５２ａに接触するとともに
層間絶縁膜３１１の上部表面に沿って延びるＴｉＮ層３
５３ａを層間絶縁膜３１１の上部表面上の厚みが３０〜
７０ｎｍ程度になるように形成する。そして、図１８〜
図２３に示した第１実施例の製造プロセスと同様のプロ
セスを用いて、図３０に示した第４実施例のＤＲＡＭが
完成される。

【００８３】図３５は、本発明の第５実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭの断面構造図
である。図３５を参照して、この第５の実施例のＤＲＡ
Ｍは、シリコン半導体基板１と、シリコン半導体基板１
の主表面上の所定領域に形成された素子分離のための分
離酸化膜２と、分離酸化膜２の下方領域に形成されたチ
ャネルストッパー層３と、分離酸化膜２によって囲まれ
た領域にチャネル領域６を挟むように所定の間隔を隔て
て形成されたソース／ドレイン領域４および５と、チャ
ネル領域６上にゲート絶縁膜７を介して形成されたゲー
ト電極８と、ゲート電極８を覆うように形成された絶縁
膜９と、ソース／ドレイン領域４に電気的に接続され絶
縁膜９上に沿って延びるように形成された埋込みビット
線１０と、全面を覆うように形成され、ソース／ドレイ
ン領域５上にコンタクトホール１１ａを有する層間絶縁
膜１１と、コンタクトホール１１ａ内にソース／ドレイ
ン領域５に電気的に接続するように埋込まれたポリシリ
コンからなる配線層１２と、層間絶縁膜１１および配線
層１２上に延びるように形成され、配線層１２に電気的
に接続された窒化チタン層１３と、窒化チタン層１３上
に形成された白金層１４と、白金層１４上に形成された
キャパシタ絶縁膜を構成するチタン酸ジルコン酸鉛セラ
ミック（ＰＺＴ）膜１５と、ＰＺＴ膜１５上に形成され
た白金、窒化チタン、タングステン、またはアルミニウ
ムからなるキャパシタ上部電極１６と、全面を覆うよう
に形成されキャパシタ上部電極１６上の所定領域にコン
タクトホール１７ａを有する層間絶縁膜１７と、コンタ
クトホール１７ａ内でキャパシタ上部電極１６に電気的
に接続するとともに層間絶縁膜１７上に沿って延びるよ
うに形成されたアルミニウム、タングステン、タングス
テンシリサイドまたは銅などからなる配線層１８とを備
えている。

【００８４】１対のソース／ドレイン領域４および５
と、ゲート電極８とによってメモリセルのトランスファ
ーゲートトランジスタが構成されている。本実施例で
は、ビット線を埋込んだ構造の埋込みビット線構造を有
することにより、埋込みビット線１０の上方にもキャパ
シタ下部電極の一部を延在して形成することができる。
これにより、半導体装置の高集積化に伴って素子がさら
に微細化された場合にも記憶保持に十分なキャパシタ容
量を確保することができる。また、本実施例では、キャ
パシタ絶縁膜として、誘電率の高いＰＺＴ膜１５を用い
ているので、キャパシタ絶縁膜自体としてもキャパシタ
容量を増大することができる。

【００８５】ここで、第５実施例では、キャパシタ下部
電極を構成する白金層１４と配線層１２との間に窒化チ
タン層１３を介在させることによって、以下のような特
徴的な効果が得られる。

【００８６】すなわち、白金層１４とポリシリコンから
なる配線層との間に窒化チタン層１３を介在させること
によって、ポリシリコンからなる配線層１２と白金層１
４とが後の熱処理工程によってシリサイド化反応を起こ
すとことを有効に防止することができる。つまり、窒化
チタン層１３はバリア層としての役割を果たす。これに
より、従来のように、白金層１４とＰＺＴ膜１５との界
面に誘電率の低いＳｉＯ₂ 膜が形成されるのが有効に防
止される。この結果、ＰＺＴ膜１５の性能を維持するこ
とができ、キャパシタ絶縁膜自体の原因によって生じる
キャパシタ容量の低下を防止することができる。

【００８７】また、第５実施例では、層間絶縁膜１１と
の密着性のよい窒化チタン層１３が層間絶縁膜１１上に
形成されているので、窒化チタン層１３が層間絶縁膜１
１から剥れるのが防止される。この結果、窒化チタン層
１３上に形成される白金層１４も従来のように剥れるこ
とがない。この結果、構造面でも安定したキャパシタを
形成することができる。なお、白金層１４の代わりに、
パラジウム、金などを用いてもよい。

【００８８】図３６ないし図５７は、図３５に示した第
５実施例のＤＲＡＭの製造プロセス（１〜２２工程）を
説明するための断面構造図である。図３５および、図３
６〜図５７を参照して、次に、本実施例のＤＲＡＭの製
造プロセスについて説明する。

【００８９】まず、図３６に示すように、シリコン半導
体基板１上に下敷酸化膜２ａを形成する。下敷酸化膜２
ａ上にシリコン窒化膜１９を形成する。

【００９０】次に、図３７に示すように、シリコン窒化
膜１９上の所定領域に写真製版技術を用いてレジスト２
０を形成する。レジスト２０をマスクとして異方性エッ
チングすることにより、シリコン窒化膜１９の所定領域
を除去する。シリコン窒化膜１９およびレジスト２０を
マスクとして不純物をイオン注入することによって、シ
リコン半導体基板１に後述するチャネルストッパー層３
のための不純物を導入する。この後、レジスト２０を除
去する。

【００９１】次に、図３８に示すように、シリコン窒化
膜１９をマスクとして熱酸化法を用いてフィールド酸化
膜（分離酸化膜）２を形成する。これと同時にチャネル
ストッパー層３を形成する。

【００９２】次に、図３９に示すように、全面に不純物
をイオン注入することによって、分離酸化膜２によって
囲まれた活性領域にチャネルドープを行なう。この後、
下敷酸化膜２ａを除去する。

【００９３】次に、図４０に示すように、熱酸化法を用
いて、シリコン半導体基板１表面にゲート酸化膜層７ａ
を形成する。全面にＣＶＤ法などを用いて不純物がドー
プされたポリシリコンからなるゲート電極層８ａを形成
する。ゲート電極層８ａ上に酸化膜９ａを形成する。次
に図４１に示すように、酸化膜９ａ上の所定領域に写真
製版技術を用いてレジスト２１を形成する。レジスト２
１をマスクとして、異方性エッチングを行なうことによ
って、ゲート電極８および酸化膜９ａを形成する。この
後、レジスト２１を除去する。

【００９４】次に、図４２に示すように、ゲート電極
８、酸化膜９ａおよび分離酸化膜２をマスクとして不純
物をイオン注入することによって、ソース／ドレイン領
域４および５を自己整合的に形成する。

【００９５】次に、図４３に示すように、全面に酸化膜
９ｂを形成する。次に、図４４に示すように、酸化膜９
ｂを異方性エッチングすることによって、ゲート電極８
の両側壁部分にサイドウォール９ｂを自己整合的に形成
する。これによって、ゲート電極８が絶縁膜９（９ａ、
９ｂ）に囲まれた形状となる。

【００９６】次に、図４５に示すように、全面に酸化膜
９ｃを形成する。次に、図４６に示すように、酸化膜９
ｃ上の所定領域に写真製版技術を用いてレジスト２２を
形成する。レジスト２２をマスクとして異方性エッチン
グすることにより、ソース／ドレイン領域４の表面領域
を露出させる。酸化膜９ｃおよびレジスト２２をマスク
として、ソース／ドレイン領域４に再びイオン注入を行
なう。

【００９７】次に、図４７に示すように、ソース／ドレ
イン領域４に電気的に接続するように全面にポリシリコ
ン層１０ａを形成する。ポリシリコン層１０ａの全面に
不純物をイオン注入することによってポリシリコン層１
０ａに導電性を持たせる。

【００９８】次に、図４８に示すように、写真製版技術
を用いて、ポリシリコン層１０ａ上の所定領域にレジス
ト２３を形成する。レジスト２３をマスクとして異方性
エッチングすることによって、埋込みビット線１０を形
成する。この後、レジスト２３を除去する。

【００９９】次に、図４９に示すように、全面に層間絶
縁膜１１を形成する。そして、層間絶縁膜１１の上表面
をリフロ法またはエッチバック法を用いて平坦化する。
ソース／ドレイン領域５の上方に位置する層間絶縁膜１
１に写真製版技術を用いてコンタクトホール１１ａを形
成する。

【０１００】次に、図５０に示すように、コンタクトホ
ール１１ａ内および層間絶縁膜１１表面上にソース／ド
レイン領域５に電気的に接続するようにＣＶＤ法を用い
てポリシリコン層１２ａを形成する。

【０１０１】次に、図５１に示すように、層間絶縁膜１
１上およびコンタクトホール１１ａ上部のポリシリコン
層１２ａ（図５０参照）をエッチバックにより除去す
る。その後、層間絶縁膜１１および配線層１２上に延び
るとともに配線層１２に電気的に接続するようにＣＶＤ
法を用いて３０〜７０ｎｍの厚みを有する窒化チタン層
１３ａを形成する。

【０１０２】次に、図５２に示すように、窒化チタン層
１３ａ上にスパッタ法を用いて５０〜１００ｎｍの厚み
を有する白金層１４ａを形成する。なおこの白金層１４
ａは、他の高融点貴金属であってもよく、たとえばパラ
ジウム、金などが考えられる。

【０１０３】次に、図５３に示すように、ゾル・ゲル
法、スパッタ法または、ＣＶＤ法などにより、白金層１
４ａ上にキャパシタ絶縁膜を構成するチタン酸ジルコン
酸鉛セラミック（ＰＺＴ）層１５ａを５０〜２００ｎｍ
の厚みで形成する。なお、ＰＺＴ層１５ａのほか、ＰＬ
ＺＴを用いてもよい。

【０１０４】次に、図５４に示すように、ＰＺＴ層１５
ａ上に白金、窒化チタン、タングステン、またはアルミ
ニウムなどからなるキャパシタ上部電極層１６ａを形成
する。

【０１０５】次に、図５５に示すように、キャパシタ上
部電極層１６ａ（図５４参照）上の所定領域に写真製版
技術を用いてレジスト２４を形成する。レジスト２４を
マスクとして異方性エッチングすることによって、窒化
チタン層１３、白金層１４、ＰＺＴ膜１５およびキャパ
シタ上部電極１６を形成する。この後、レジスト２４を
除去する。

【０１０６】次に、図５６に示すように、全面に層間絶
縁膜１７を形成する。次に、図５７に示すように、層間
絶縁膜１７上の所定領域に写真製版技術を用いてレジス
ト２５を形成する。レジスト２５をマスクとして等方性
エッチングすることによって、コンタクトホール１７ａ
を形成する。これにより、キャパシタ上部電極１６の表
面領域の一部が露出される。この後、レジスト２５を除
去する。

【０１０７】最後に、図３５に示したように、コンタク
トホール１７ａ内でキャパシタ上部電極１６と電気的に
接続するとともに層間絶縁膜１７上に沿って延びるよう
に配線層１８を形成する。この配線層１８の材料として
は、アルミニウム、タングステン、タングステンシリサ
イドまたは銅などを用いる。配線層１８を写真製版技術
とエッチング技術を用いてパターニングする。なお、第
５実施例では、配線層１８とキャパシタ上部電極１６と
を直接に接続するように構成したが、本実施例はこれに
限らず、配線層１８とキャパシタ上部電極１６との間に
バリアメタル層を形成してもよい。このようにして、第
５実施例のＤＲＡＭが容易に形成される。

【０１０８】図５８は、本発明の第６実施例によるスタ
ックトタイプキャパシタを備えたＤＲＡＭの断面構造図
である。

【０１０９】図５８を参照して、この第６実施例のＤＲ
ＡＭは、シリコン半導体基板２１と、シリコン半導体基
板２１の主表面の所定領域に形成された素子分離のため
の分離酸化膜３２と、分離酸化膜３２の下方に形成され
たチャネルストッパー層３３と、分離酸化膜３２によっ
て囲まれた活性領域にチャネル領域３６を挟むように所
定の間隔を隔てて形成された１対のソース／ドレイン領
域３４および３５と、チャネル領域３６上にゲート絶縁
膜３７を介して形成されたゲート電極３８と、ゲート電
極３８を覆うように形成された絶縁膜３９と、ソース／
ドレイン領域３４に電気的に接続され、絶縁膜３９上に
沿って延びるように形成された埋込みビット線４０と、
全面を覆うように形成され、ソース／ドレイン領域３５
上にコンタクトホール４１ａを有する層間絶縁膜４１
と、コンタクトホール４１ａ内にソース／ドレイン領域
３５に電気的に接続するように形成されたタングステン
プラグ４２と、層間絶縁膜４１およびタングステンプラ
グ４２上に沿って延びるように形成され、タングステン
プラグ４２に電気的に接続された窒化チタン層４３と、
窒化チタン層４３上に形成された白金層４４と、白金層
４４上に形成されたＰＺＴまたはＰＺＬＴからなる強誘
電体膜４５と、強誘電体膜４５上に形成された白金、窒
化チタン、タングステンまたはアルミニウムからなるキ
ャパシタ上部電極４６と、全面を覆うように形成され、
キャパシタ上部電極４６の表面の所定部分上にコンタク
トホール４７ａを有する層間絶縁膜４７と、コンタクト
ホール４７ａ内でキャパシタ上部電極４６に電気的に接
続するとともに層間絶縁膜４７の表面上に沿って延びる
ように形成されたアルミニウム、タングステン、タング
ステンシリサイドまたは銅からなる配線層４８とを備え
ている。

【０１１０】このように、この第６実施例では、窒化チ
タン層４３とソース／ドレイン領域３５とを電気的に接
続する配線層として、タングステンプラグ４２を用いて
いる。なお、白金層４４の代わりに、金またはパラジウ
ムなどの他の高融点貴金属を用いてもよい。

【０１１１】タングステンプラグ４２の製造プロセスと
しては、通常のＣＶＤ法で形成したタングステン層をエ
ッチバックスすることによってコンタクトホール４１ａ
内にのみタングステン層が残るように形成する。このタ
ングステンプラグ４２の他の製造プロセスとしては、コ
ンタクトホール４１ａ内に露出されたシリコン半導体基
板３１上にＣＶＤ法を用いてタングステン層を選択的に
形成する。すなわち、タングステン層をシリコン結晶上
に優先的に成長させることによって、タングステンプラ
グ４２を形成する。なお、窒化チタン層４３は、ＣＶＤ
法によってその膜厚が３０〜７０ｎｍとなるように形成
する。白金層４４はスパッタ法によりその膜厚が５０〜
１００ｎｍとなるように形成する。強誘電体膜４５は、
ゾルゲル法、スパッタ法またはＣＶＤ法などにより、そ
の膜厚が５０〜２００ｎｍとなるように形成する。窒化
チタン層４３は、後の工程で６００〜７００℃程度の高
温の熱処理が行なわれたとしても、窒化チタン層４３の
層間絶縁膜４１に対する密着性およびタングステンプラ
グ４２と白金層４４との間のバリア層としての特性が劣
化することはない。

【０１１２】図５９は、本発明の第７実施例のスタック
トタイプキャパシタを備えたＤＲＡＭの断面構造図であ
る。図５９を参照して、この第７の実施例のＤＲＡＭ
は、シリコン半導体基板７１と、シリコン半導体基板７
１の主表面上の所定領域に形成された素子分離のための
分離酸化膜７２と、分離酸化膜７２の下方に形成された
チャネルストッパー層７３と、分離酸化膜７２によって
囲まれた活性領域にチャネル領域７６を挟むように所定
の間隔を隔てて形成されたソース／ドレイン領域７４お
よび７５と、チャネル領域７６上にゲート絶縁膜７７を
介して形成されたゲート電極７８と、ゲート電極７８を
覆うように形成された酸化膜７９と、酸化膜７９を覆う
ように形成された酸化膜８０と、ソース／ドレイン領域
７５に電気的に接続され、酸化膜８０の表面上に沿って
延びるように形成されたポリシリコン層８１と、ポリシ
リコン層８１を覆うように形成された窒化チタン層８２
と、窒化チタン層８２上に形成された白金などからなる
高融点貴金属層８３と、高融点貴金属層８３上に形成さ
れたチタン酸ジルコン酸鉛セラミック（ＰＺＴ）膜また
はＰＬＺＴ膜からなる強誘電体膜８４と、強誘電体膜８
４上に形成された白金、窒化チタン、タングステン、ア
ルミニウムなどからなるキャパシタ上部電極８５と、全
面を覆うように形成され、ソース／ドレイン領域７４上
にコンタクトホール８６ａを有する層間絶縁膜８６と、
コンタクトホール８６ａ内でソース／ドレイン領域７４
に電気的に接続されるとともに層間絶縁膜８６の表面上
に沿って延びるように形成されたポリシリコン層８７
と、ポリシリコン層８７の表面上に所定の厚みで形成さ
れたタングステンシリサイド膜８８と、タングステンシ
リサイド膜８８上に形成された層間絶縁膜８９と、層間
絶縁膜８９上の所定領域にゲート電極７８に対応して形
成されたチタン層９０ａと、チタン層９０ａ上に形成さ
れたアルミニウム合金層９０ｂとを備えている。１対の
ソース／ドレイン領域７４および７５と、ゲート電極７
８とによってメモリセルのトランスファーゲートトラン
ジスタが構成されている。ポリシリコン層８７とタング
ステンシリサイド層８８とによってビット線が構成され
ている。窒化チタン層８２は、ＣＶＤ法を用いてその膜
厚が３０〜７０ｎｍになるように形成する。高融点貴金
属層８３として白金層を用いる場合には、スパッタ法を
用いてその白金層の膜厚が５０〜１００ｎｍになるよう
に形成する。強誘電体膜８４は、ゾルゲル法、スパッタ
法またはＣＶＤ法を用いてその膜厚が５０〜２００ｎｍ
になるように形成する。この第７実施例のＤＲＡＭによ
っても、高融点貴金属層８３とポリシリコン層８１との
間に窒化チタン層８２を介在させることによって、ポリ
シリコン層８１と高融点貴金属層８３（白金層）とのシ
リサイド化反応を防止することができる。

【０１１３】図６０は、本発明の第８実施例によるプレ
ーナ型キャパシタを備えたＤＲＡＭの断面構造図であ
る。図６０を参照して、この第８実施例のＤＲＡＭは、
シリコン半導体基板２０１と、シリコン半導体基板２０
１の主表面上の所定領域に形成された素子分離のための
分離酸化膜２０２と、分離酸化膜２０２によって囲まれ
た活性領域にチャネル領域２０５を挟むように所定の間
隔を隔てて形成された１対のソース／ドレイン領域２０
３および２０４と、チャネル領域２０５上にゲート絶縁
膜２１３を介して形成されたゲート電極２１１と、ソー
ス／ドレイン領域２０４上に形成された３０〜７０ｎｍ
の厚みを有する窒化チタン層２０６と、窒化チタン層２
０６上に形成された５０〜１００ｎｍの厚みを有する白
金層２０７と、白金層２０７上に形成された５０〜２０
０ｎｍの厚みを有する強誘電体膜２０８と、強誘電体膜
２０８上に形成された白金、窒化チタン、タングステン
またはアルミニウムなどからなるキャパシタ上部電極２
０９と、全面を覆うように形成され、ソース／ドレイン
領域２０３上にコンタクトホール２１０ａを有する層間
絶縁膜２１０と、コンタクトホール２１０ａ内でソース
／ドレイン領域２０３に電気的に接続され、層間絶縁膜
２１０の表面上に沿って延びるように形成されたビット
線２１２とを備えている。

【０１１４】この第８実施例では、ソース／ドレイン領
域２０４と、窒化チタン層２０６と、高融点貴金属層２
０７と、強誘電体膜２０８と、キャパシタ上部電極２０
９とによって、プレーナ型のキャパシタが構成されてい
る。このように、従来のプレーナ型のキャパシタのキャ
パシタ絶縁膜として強誘電体膜２０８を用いた場合に
は、キャパシタ絶縁膜自体の誘電率を向上させることが
でき、従来と同じ平面積でキャパシタ容量を増大させる
ことができる。このように強誘電体膜２０８を用いる場
合には、強誘電体膜２０８の特性を維持するために白金
層などからなる高融点貴金属層２０７が必要となる。と
ころが、この高融点貴金属層２０７は、シリコン半導体
基板２０１とシリサイド化反応を起こすという問題点が
ある。このため、この第８実施例においても、高融点貴
金属層２０７とシリコン半導体基板２０１との間に窒化
チタン層２０６を介在させるように構成している。この
ように構成することにより、窒化チタン層２０６がバリ
ア層として働き、高融点貴金属層２０７とシリコン半導
体基板２０１とのシリサイド化反応を有効に防止するこ
とができる。この結果、高融点貴金属層２０７とシリコ
ン半導体基板２０１とのシリサイド化反応によって高融
点貴金属層２０７の上表面に誘電率の低いＳｉＯ₂ 膜が
形成されるのが防止され、強誘電体膜２０８の特性を維
持することができる。これにより、従来と同一平面積で
キャパシタ容量を増大させることができる。

【０１１５】

【発明の効果】請求項１および２に係る発明によれば、
絶縁層の開口部内に半導体基板に接触するように形成さ
れるプラグ電極層を絶縁層の上部表面上に沿って延びる
ように形成し、そのプラグ電極層上に高融点貴金属層か
らなるキャパシタ下部電極を形成することによって、キ
ャパシタ下部電極に従来のような段差部分が生じること
がなく、この結果そのキャパシタ下部電極上に形成され
るＰＺＴ層の厚みがその段差部分で薄くなるという不都
合も生じない。これにより、ＰＺＴ層上に形成されるキ
ャパシタ上部電極とキャパシタ下部電極との間隔が部分
的に狭くなることもなく、キャパシタ上部電極とキャパ
シタ下部電極との間で電界が不均一になることもない。
この結果、キャパシタの耐圧特性および耐リーク特性の
悪化を有効に防止することができる。また、プラグ電極
層を高融点金属および高融点金属窒化物からなる群より
選ばれた少なくとも１つの材料によって形成することに
より、そのプラグ電極層上に形成される高融点貴金属か
らなるキャパシタ下部電極が従来のようにシリサイド化
するのを有効に防止することもできる。さらに、上記プ
ラグ電極層をたとえばＴｉやＴｉＮなどの絶縁層に対し
て密着性の良い材料によって形成すれば、プラグ電極層
と絶縁層との密着性が向上し、この結果キャパシタ下部
電極が剥がれてしまうという不都合を有効に防止でき
る。

【０１１６】請求項３および４に係る半導体装置によれ
ば、絶縁層の開口部内で半導体基板に接触するとともに
開口部内の所定の高さまで充填するようなプラグ電極を
形成し、開口部内でそのプラグ電極に電気的に接続する
とともに絶縁層の上部表面上に沿って延びるように密着
層を形成し、その密着層上に高融点貴金属層からなるキ
ャパシタ下部電極を形成することによって、キャパシタ
下部電極に従来のような段差部分が生じるのを有効に防
止することができる。これにより、キャパシタ下部電極
上に形成されるＰＺＴ層の厚みが部分的に薄くなるとい
うことが防止され、そのＰＺＴ層上に形成されるキャパ
シタ上部電極とキャパシタ下部電極との間隔が狭くなる
こともない。この結果、キャパシタ下部電極とキャパシ
タ上部電極との間で均一な電界が得られ、キャパシタの
耐圧特性および耐リーク特性を向上させることができ
る。また、上記密着層を高融点金属および高融点金属窒
化物からなる群より選ばれた１つの材料によって形成す
ることによって、その密着層上に形成される高融点貴金
属層からなるキャパシタ下部電極が従来のようにシリサ
イド化反応を起こすことを有効に防止することができ
る。さらに、上記密着層は絶縁層に対して密着性の良い
ＴｉやＴｉＮによって形成されているので、密着層と絶
縁層との密着性が向上しこの結果密着層上のキャパシタ
下部電極の剥がれを有効に防止することができる。請求
項５に係る半導体装置によれば、第１のキャパシタ下部
電極を少なくともその表面部分に高融点金属窒化物層を
有するように構成し、その第１のキャパシタ下部電極の
表面上に高融点貴金属層からなる第２のキャパシタ下部
電極を形成し、第２のキャパシタ下部電極上にチタン酸
ジルコン酸鉛セラミック（ＰＺＴ）層を形成し、チタン
酸ジルコン酸鉛セラミック層上にキャパシタ上部電極を
形成することにより、高融点貴金属層からなる第２のキ
ャパシタ下部電極の下には高融点金属窒化物層が位置す
るので、従来のように高融点貴金属層とその下方に形成
されるシリコン層との間でシリサイド化反応か起こるの
が有効に防止される。この結果、高融点貴金属層とシリ
コン層とのシリサイド化反応によって高融点貴金属層か
らなる第２のキャパシタ下部電極表面に誘電率の低いＳ
ｉＯ₂ 膜が形成されることがなく、キャパシタ絶縁膜と
して用いるチタン酸ジルコン酸鉛セラミック（ＰＺＴ）
層の性能を劣化させることもない。この結果、キャパシ
タ絶縁膜としてのチタン酸ジルコン酸鉛セラミック（Ｐ
ＺＴ）層の性能を維持することができ、十分なキャパシ
タ容量を得ることができる。また、たとえばキャパシタ
下部電極が層間絶縁層上に沿って延びるように形成され
る場合には、その層間絶縁膜の表面上には層間絶縁膜と
密着性のよい高融点金属窒化物層が形成されるので、第
１のキャパシタ下部電極が層間絶縁膜から剥れるという
不都合を防止することができ、この結果、第１のキャパ
シタ下部電極上に形成される第２のキャパシタ下部電極
も剥れることがない。これにより、機械的にも安定した
構造のスタックトタイプキャパシタを得ることができ
る。

【０１１７】請求項６に係る半導体装置の製造方法で
は、絶縁層の開口部内で半導体基板に接触するように開
口部内を充填するとともに絶縁層の上部表面上に沿って
延びるプラグ電極層をＣＶＤ法を用いて形成し、そのプ
ラグ電極層上に高融点貴金属層からなるキャパシタ下部
電極を形成することによって、キャパシタ下部電極に従
来のような段差部分が生じるのを容易に防止することが
できる。また、プラグ電極層を高融点金属および高融点
金属窒化物からなる群から選ばれた少なくとも１つの材
料によって形成し、そのようなプラグ電極層上にキャパ
シタ下部電極を形成することによって、後の熱処理工程
においてキャパシタ下部電極がシリサイド化反応を起こ
すことが有効に防止できる。

【０１１８】請求項７に係る半導体装置の製造方法によ
れば、絶縁層の開口部内で半導体基板に接触するように
開口部内を充填するとともに絶縁層の上部表面上に沿っ
て延びる導電層を形成し、その導電層をエッチバックす
ることにより絶縁層の上部表面上に存在する導電層を除
去するとともに開口部内に充填された導電層を所定の厚
み分だけ除去することによってプラグ電極を形成し、上
記開口部内でそのプラグ電極に電気的に接続するととも
に絶縁層の上部表面上に沿って延びる密着層を形成し、
その密着層上に高融点貴金属層からなるキャパシタ下部
電極を形成することによって、キャパシタ下部電極に従
来のような段差部分が発生するのが有効に防止できる。
また、上記密着層を高融点金属および高融点金属窒化物
からなる群より選ばれた１つの材料によって形成するこ
とによって、その密着層上に形成されるキャパシタ下部
電極が後の熱処理工程においてシリサイド化反応を起こ
すことを有効に防止することができる。

【０１１９】請求項８に係る半導体装置の製造方法によ
れば、第１のキャパシタ下部電極を少なくともその表面
部分に高融点金属窒化物層を有するように形成し、その
第１のキャパシタ下部電極上に高融点貴金属層からなる
第２のキャパシタ下部電極を形成し、その第２のキャパ
シタ下部電極上にチタン酸ジルコン酸鉛セラミック層を
形成し、そのチタン酸ジルコン酸鉛セラミック層上にキ
ャパシタ上部電極を形成することにより、高融点貴金属
層からなる第２のキャパシタ下部電極下には高融点金属
窒化物層が位置するので、高融点貴金属層からなる第２
のキャパシタ下部電極が後の熱処理工程によって従来の
ように下地のシリコン層とシリサイド化反応を起こすこ
ともない。

【図面の簡単な説明】

【図１】本発明の第１実施例によるスタックトタイプキ
ャパシタを備えたＤＲＡＭの断面構造図である。

【図２】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第１工程を説明するための断面構造
図である。

【図３】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第２工程を説明するための断面構造
図である。

【図４】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第３工程を説明するための断面構造
図である。

【図５】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第４工程を説明するための断面構造
図である。

【図６】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第５工程を説明するための断面構造
図である。

【図７】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第６工程を説明するための断面構造
図である。

【図８】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第７工程を説明するための断面構造
図である。

【図９】図１に示した本発明の第１実施例によるＤＲＡ
Ｍの製造プロセスの第８工程を説明するための断面構造
図である。

【図１０】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第９工程を説明するための断面構
造図である。

【図１１】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１０工程を説明するための断面
構造図である。

【図１２】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１１工程を説明するための断面
構造図である。

【図１３】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１２工程を説明するための断面
構造図である。

【図１４】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１３工程を説明するための断面
構造図である。

【図１５】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１４工程を説明するための断面
構造図である。

【図１６】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１５工程を説明するための断面
構造図である。

【図１７】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１６工程を説明するための断面
構造図である。

【図１８】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１７工程を説明するための断面
構造図である。

【図１９】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１８工程を説明するための断面
構造図である。

【図２０】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第１９工程を説明するための断面
構造図である。

【図２１】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第２０工程を説明するための断面
構造図である。

【図２２】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第２１工程を説明するための断面
構造図である。

【図２３】図１に示した本発明の第１実施例によるＤＲ
ＡＭの製造プロセスの第２２工程を説明するための断面
構造図である。

【図２４】本発明の第２実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭの断面構造図である。

【図２５】本発明の第３実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭの断面構造図である。

【図２６】図２５に示した第３実施例のＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。

【図２７】図２５に示した第３実施例のＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。

【図２８】図２５に示した第３実施例のＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。

【図２９】図２５に示した第３実施例のＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。

【図３０】本発明の第４実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭの断面構造図である。

【図３１】図３０に示した第４実施例のＤＲＡＭの製造
プロセスの第１工程を説明するための断面構造図であ
る。

【図３２】図３０に示した第４実施例のＤＲＡＭの製造
プロセスの第２工程を説明するための断面構造図であ
る。

【図３３】図３０に示した第４実施例のＤＲＡＭの製造
プロセスの第３工程を説明するための断面構造図であ
る。

【図３４】図３０に示した第４実施例のＤＲＡＭの製造
プロセスの第４工程を説明するための断面構造図であ
る。

【図３５】本発明の第５実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭの断面構造図である。

【図３６】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１工程を説明するための断面
構造図である。

【図３７】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第２工程を説明するための断面
構造図である。

【図３８】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第３工程を説明するための断面
構造図である。

【図３９】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第４工程を説明するための断面
構造図である。

【図４０】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第５工程を説明するための断面
構造図である。

【図４１】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第６工程を説明するための断面
構造図である。

【図４２】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第７工程を説明するための断面
構造図である。

【図４３】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第８工程を説明するための断面
構造図である。

【図４４】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第９工程を説明するための断面
構造図である。

【図４５】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１０工程を説明するための断
面構造図である。

【図４６】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１１工程を説明するための断
面構造図である。

【図４７】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１２工程を説明するための断
面構造図である。

【図４８】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１３工程を説明するための断
面構造図である。

【図４９】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１４工程を説明するための断
面構造図である。

【図５０】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１５工程を説明するための断
面構造図である。

【図５１】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１６工程を説明するための断
面構造図である。

【図５２】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１７工程を説明するための断
面構造図である。

【図５３】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１８工程を説明するための断
面構造図である。

【図５４】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第１９工程を説明するための断
面構造図である。

【図５５】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第２０工程を説明するための断
面構造図である。

【図５６】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第２１工程を説明するための断
面構造図である。

【図５７】図３５に示した本発明の第５実施例によるＤ
ＲＡＭの製造プロセスの第２２工程を説明するための断
面構造図である。

【図５８】本発明の第６実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭの断面構造図である。

【図５９】本発明の第７実施例によるスタックトタイプ
キャパシタを備えたＤＲＡＭの断面構造図である。

【図６０】本発明の第８実施例によるプレーナ型のキャ
パシタを備えたＤＲＡＭの断面構造図である。

【図６１】一般的なＤＲＡＭの構成を示したブロック図
である。

【図６２】従来のスタックトタイプキャパシタを備えた
ＤＲＡＭの断面構造図である。

【図６３】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１工程を説明するための断面構造図である。

【図６４】図６２に示した従来のＤＲＡＭの製造プロセ
スの第２工程を説明するための断面構造図である。

【図６５】図６２に示した従来のＤＲＡＭの製造プロセ
スの第３工程を説明するための断面構造図である。

【図６６】図６２に示した従来のＤＲＡＭの製造プロセ
スの第４工程を説明するための断面構造図である。

【図６７】図６２に示した従来のＤＲＡＭの製造プロセ
スの第５工程を説明するための断面構造図である。

【図６８】図６２に示した従来のＤＲＡＭの製造プロセ
スの第６工程を説明するための断面構造図である。

【図６９】図６２に示した従来のＤＲＡＭの製造プロセ
スの第７工程を説明するための断面構造図である。

【図７０】図６２に示した従来のＤＲＡＭの製造プロセ
スの第８工程を説明するための断面構造図である。

【図７１】図６２に示した従来のＤＲＡＭの製造プロセ
スの第９工程を説明するための断面構造図である。

【図７２】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１０工程を説明するための断面構造図である。

【図７３】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１１工程を説明するための断面構造図である。

【図７４】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１２工程を説明するための断面構造図である。

【図７５】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１３工程を説明するための断面構造図である。

【図７６】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１４工程を説明するための断面構造図である。

【図７７】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１５工程を説明するための断面構造図である。

【図７８】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１６工程を説明するための断面構造図である。

【図７９】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１７工程を説明するための断面構造図である。

【図８０】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１８工程を説明するための断面構造図である。

【図８１】図６２に示した従来のＤＲＡＭの製造プロセ
スの第１９工程を説明するための断面構造図である。

【図８２】図６２に示した従来のＤＲＡＭの製造プロセ
スの第２０工程を説明するための断面構造図である。

【図８３】従来の改良されたスタックトタイプキャパシ
タを備えたＤＲＡＭの断面構造図である。

【図８４】図８３に示した従来のＤＲＡＭの製造プロセ
スの第１工程を説明するための断面構造図である。

【図８５】図８３に示した従来のＤＲＡＭの製造プロセ
スの第２工程を説明するための断面構造図である。

【図８６】図８３に示した従来のＤＲＡＭの製造プロセ
スの第３工程を説明するための断面構造図である。

【図８７】図８３に示した従来のＤＲＡＭの製造プロセ
スの第４工程を説明するための断面構造図である。

【図８８】図８３に示した従来のＤＲＡＭの製造プロセ
スの第５工程を説明するための断面構造図である。

【符号の説明】

１：シリコン半導体基板 ４，５：ソース／ドレイン領域 ８：ゲート電極 １０：埋込みビット線 １１：層間絶縁膜 １１ａ：コンタクトホール １３：窒化チタン層（コンタクト層） １４：白金層 １５：チタン酸ジルコン酸鉛セラミック（ＰＺＴ）膜 １６：キャパシタ上部電極 なお、各図中、同一符号は同一または相当部分を示す。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成され、所定領域に前記半導体基
   板に達する開口部を有するその上部表面が平坦化された
   絶縁層と、 前記開口部内で前記半導体基板に接触するように前記開
   口部内を充填するとともに前記絶縁層の上部表面上に沿
   って延びるように形成された、高融点金属および高融点
   金属窒化物からなる群より選ばれた少なくとも１つの材
   料からなるプラグ電極層と、 前記プラグ電極層上に形成された高融点貴金属層からな
   るキャパシタ下部電極と、 前記キャパシタ下部電極上に形成されたチタン酸ジルコ
   ン酸鉛セラミック（ＰＺＴ）層と、 前記ＰＺＴ層上に形成されたキャパシタ上部電極と備え
   た、半導体装置。
2. 【請求項２】 前記プラグ電極層は、Ｔｉ、Ｗ、Ｔｉ
   Ｎ、ＷＮからなる群より選ばれた少なくとも１つの材料
   から形成されている、請求項１に記載の半導体装置。
3. 【請求項３】 半導体基板と、 前記半導体基板上に形成され、所定領域に前記半導体基
   板に達する開口部を有するその上部表面が平坦化された
   絶縁層と、 前記開口部内で前記半導体基板に接触するとともに前記
   開口部内を所定の高さまで充填するように形成されたプ
   ラグ電極と、 前記開口部内で前記プラグ電極に電気的に接続されると
   ともに前記絶縁層の上部表面上に沿って延びるように形
   成され、高融点金属および高融点金属窒化物からなる群
   より選ばれた１つの材料からなる密着層と、 前記密着層上に形成された高融点貴金属層からなるキャ
   パシタ下部電極と、 前記キャパシタ下部電極上に形成されたチタン酸ジルコ
   ン酸鉛セラミック（ＰＺＴ）層と、 前記ＰＺＴ層上に形成されたキャパシタ上部電極とを備
   えた、半導体装置。
4. 【請求項４】 前記プラグ電極は、ポリシリコン、Ｗ、
   ＷＮからなる群より選ばれた少なくとも１つの材料から
   なり、 前記密着層は、Ｔｉ、ＴｉＮからなる群より選ばれた１
   つの材料からなる、請求項３に記載の半導体装置。
5. 【請求項５】 データ信号に対応する電荷を蓄積するた
   めのキャパシタを有する半導体装置であって、 少なくともその表面部分に高融点金属窒化物層を有する
   第１のキャパシタ下部電極と、 前記第１のキャパシタ下部電極の表面上に形成された高
   融点貴金属層からなる第２のキャパシタ下部電極と、 前記第２のキャパシタ下部電極上に形成されたチタン酸
   ジルコン酸鉛セラミック（ＰＺＴ）層と、 前記チタン酸ジルコン酸鉛セラミック層上に形成された
   キャパシタ上部電極とを備えた、半導体装置。
6. 【請求項６】 半導体基板上に、所定領域に前記半導体
   基板に達する開口部を有するその表面が平坦化された絶
   縁層を形成する工程と、 前記開口部内で前記半導体基板に接触するように前記開
   口部内を充填するとともに前記絶縁層の上部表面上に沿
   って延びるように高融点金属および高融点金属窒化物か
   らなる群より選ばれた少なくとも１つの材料からなるプ
   ラグ電極層をＣＶＤ法を用いて形成する工程と、 前記プラグ電極層上に高融点貴金属層からなるキャパシ
   タ下部電極を形成する工程と、 前記キャパシタ下部電極上にチタン酸ジルコン酸鉛セラ
   ミック（ＰＺＴ）層を形成する工程と、 前記ＰＺＴ層上にキャパシタ上部電極を形成する工程と
   を備えた、半導体装置の製造方法。
7. 【請求項７】 半導体基板上に、所定領域に前記半導体
   基板に達する開口部を有するその表面が平坦化された絶
   縁層を形成する工程と、 前記開口部内で前記半導体基板に接触するように前記開
   口部内を充填するとともに前記絶縁層の上部表面上に沿
   って延びるように導電層を形成する工程と、 前記導電層をエッチバックすることにより、前記絶縁層
   の上部表面上に存在する前記導電層を除去するとともに
   前記開口部内に存在する前記導電層を所定の厚み分だけ
   除去することによってプラグ電極を形成する工程と、 前記開口部内で前記プラグ電極に電気的に接続するとと
   もに前記絶縁層の上部表面上に沿って延びるように高融
   点金属および高融点金属窒化物からなる群より選ばれた
   １つの材料からなる密着層を形成する工程と、 前記密着層上に高融点貴金属層からなるキャパシタ下部
   電極を形成する工程と、 前記キャパシタ下部電極上にチタン酸ジルコン酸鉛セラ
   ミック（ＰＺＴ）層を形成する工程と、 前記ＰＺＴ層上にキャパシタ上部電極を形成する工程と
   を備えた、半導体装置の製造方法。
8. 【請求項８】 データ信号に対応する電荷を蓄積するた
   めのキャパシタを有する半導体装置の製造方法であっ
   て、 少なくともその表面部分に高融点金属窒化物層を有する
   第１のキャパシタ下部電極を形成する工程と、 前記第１のキャパシタ下部電極上に高融点貴金属層から
   なる第２のキャパシタ下部電極を形成する工程と、 前記第２のキャパシタ下部電極上にチタン酸ジルコン酸
   鉛セラミック（ＰＺＴ）層を形成する工程と、 前記チタン酸ジルコン酸鉛セラミック層上にキャパシタ
   上部電極を形成する工程とを備えた、半導体装置の製造
   方法。