JPH088348A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH088348A JPH088348A JP6137074A JP13707494A JPH088348A JP H088348 A JPH088348 A JP H088348A JP 6137074 A JP6137074 A JP 6137074A JP 13707494 A JP13707494 A JP 13707494A JP H088348 A JPH088348 A JP H088348A
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- insulating film
- refractory metal
- memory cell
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Abstract
(57)【要約】
【目的】 情報蓄積用容量素子（キャパシタ）の容量絶
縁膜を強誘電体膜で構成したＤＲＡＭの信頼性、製造歩
留りを向上させる。 【構成】 メモリセル選択用ＭＩＳＦＥＴＱt の一方の
半導体領域７に達する接続孔１２の内部に埋め込んだ多
結晶シリコン膜１３で蓄積電極を構成し、蓄積電極１３
の表面を平坦化することにより、段差被覆性の乏しいＰ
ＺＴ膜１４を安定に成膜させる。また、ＰＺＴ膜１４の
上層と下層とに高融点金属膜１５，１７を介在させるこ
とにより、製造工程中の熱処理による蓄積電極やプレー
ト電極１６とＰＺＴ膜１４との界面反応を防止する。
縁膜を強誘電体膜で構成したＤＲＡＭの信頼性、製造歩
留りを向上させる。 【構成】 メモリセル選択用ＭＩＳＦＥＴＱt の一方の
半導体領域７に達する接続孔１２の内部に埋め込んだ多
結晶シリコン膜１３で蓄積電極を構成し、蓄積電極１３
の表面を平坦化することにより、段差被覆性の乏しいＰ
ＺＴ膜１４を安定に成膜させる。また、ＰＺＴ膜１４の
上層と下層とに高融点金属膜１５，１７を介在させるこ
とにより、製造工程中の熱処理による蓄積電極やプレー
ト電極１６とＰＺＴ膜１４との界面反応を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、情報蓄積用容量素子
（キャパシタ）の容量絶縁膜を強誘電体膜で構成したＤ
ＲＡＭ(DynamicRandom Access Memory)を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
よびその製造技術に関し、特に、情報蓄積用容量素子
（キャパシタ）の容量絶縁膜を強誘電体膜で構成したＤ
ＲＡＭ(DynamicRandom Access Memory)を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、素子の三次元化（スタック構造、ト
レンチ構造）を追求している。しかし、ＤＲＡＭの高集
積化が進み、素子の最小加工寸法がさらに微細化されて
いくと、情報蓄積用容量素子の蓄積電荷量をさらに大き
くする技術が要求される。
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、素子の三次元化（スタック構造、ト
レンチ構造）を追求している。しかし、ＤＲＡＭの高集
積化が進み、素子の最小加工寸法がさらに微細化されて
いくと、情報蓄積用容量素子の蓄積電荷量をさらに大き
くする技術が要求される。
【０００３】そこで、情報蓄積用容量素子の容量絶縁膜
材料として、ＰＺＴ（チタン酸ジルコン酸鉛）に代表さ
れる強誘電体膜の開発が進められている。ＰＺＴに代表
される強誘電体膜は、容量絶縁膜材料として従来より使
用されている酸化シリコン膜や窒化シリコン膜などに比
べてはるかに誘電率が高いので、これを用いることによ
り、ＤＲＡＭを微細化した場合でも充分な蓄積電荷量を
確保することが可能となる。なお、半導体用強誘電体膜
およびその形成技術については、株式会社プレスジャー
ナル発行の「月刊セミコンダクターワールド（1992年 8
月号）」ｐ１２２〜ｐ１４８などに記載がある。
材料として、ＰＺＴ（チタン酸ジルコン酸鉛）に代表さ
れる強誘電体膜の開発が進められている。ＰＺＴに代表
される強誘電体膜は、容量絶縁膜材料として従来より使
用されている酸化シリコン膜や窒化シリコン膜などに比
べてはるかに誘電率が高いので、これを用いることによ
り、ＤＲＡＭを微細化した場合でも充分な蓄積電荷量を
確保することが可能となる。なお、半導体用強誘電体膜
およびその形成技術については、株式会社プレスジャー
ナル発行の「月刊セミコンダクターワールド（1992年 8
月号）」ｐ１２２〜ｐ１４８などに記載がある。
【０００４】
【発明が解決しようとする課題】ところが、前記ＰＺＴ
に代表される強誘電体膜は、現状の成膜技術では良好な
薄膜を形成することが困難で、かつ段差被覆性（ステッ
プカバレージ）も乏しいことから、前記スタック構造の
ＤＲＡＭのように、下地段差の大きい箇所に情報蓄積用
容量素子を配置する半導体素子への適用は難しいという
問題がある。
に代表される強誘電体膜は、現状の成膜技術では良好な
薄膜を形成することが困難で、かつ段差被覆性（ステッ
プカバレージ）も乏しいことから、前記スタック構造の
ＤＲＡＭのように、下地段差の大きい箇所に情報蓄積用
容量素子を配置する半導体素子への適用は難しいという
問題がある。
【０００５】また、ＰＺＴに代表される強誘電体膜は、
成膜後に高温の熱処理を加えると、情報蓄積用容量素子
の蓄積電極やプレート電極を構成している導電膜（通常
は多結晶シリコン膜）との界面で不所望の反応が生じる
ことに起因して膜の特性が劣化し易いという問題があ
り、この点でも情報蓄積用容量素子の容量絶縁膜への適
用が困難視されている。
成膜後に高温の熱処理を加えると、情報蓄積用容量素子
の蓄積電極やプレート電極を構成している導電膜（通常
は多結晶シリコン膜）との界面で不所望の反応が生じる
ことに起因して膜の特性が劣化し易いという問題があ
り、この点でも情報蓄積用容量素子の容量絶縁膜への適
用が困難視されている。
【０００６】本発明の目的は、情報蓄積用容量素子の容
量絶縁膜を強誘電体膜で構成したＤＲＡＭの信頼性、製
造歩留りを向上させることのできる技術を提供すること
にある。
量絶縁膜を強誘電体膜で構成したＤＲＡＭの信頼性、製
造歩留りを向上させることのできる技術を提供すること
にある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】(1) 本発明の半導体集積回路装置は、強誘
電体膜からなる容量絶縁膜を備えた情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上層に配置したＤＲ
ＡＭを有するものであって、前記情報蓄積用容量素子
を、前記メモリセル選択用ＭＩＳＦＥＴの上層に堆積さ
れた絶縁膜の一部に開孔され、前記メモリセル選択用Ｍ
ＩＳＦＥＴの一方の半導体領域に達する接続孔の内部に
埋め込まれた第１の導電膜からなる蓄積電極と、前記蓄
積電極の上部に堆積され、所定の形状にパターニングさ
れた強誘電体膜からなる容量絶縁膜と、前記容量絶縁膜
の上部に堆積され、所定の形状にパターニングされた第
２の導電膜からなるプレート電極とで構成するものであ
る。
電体膜からなる容量絶縁膜を備えた情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上層に配置したＤＲ
ＡＭを有するものであって、前記情報蓄積用容量素子
を、前記メモリセル選択用ＭＩＳＦＥＴの上層に堆積さ
れた絶縁膜の一部に開孔され、前記メモリセル選択用Ｍ
ＩＳＦＥＴの一方の半導体領域に達する接続孔の内部に
埋め込まれた第１の導電膜からなる蓄積電極と、前記蓄
積電極の上部に堆積され、所定の形状にパターニングさ
れた強誘電体膜からなる容量絶縁膜と、前記容量絶縁膜
の上部に堆積され、所定の形状にパターニングされた第
２の導電膜からなるプレート電極とで構成するものであ
る。
【００１０】(2) 本発明の半導体集積回路装置は、強誘
電体膜からなる容量絶縁膜を備えた情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上層に配置したＤＲ
ＡＭを有するものであって、前記(1) の半導体集積回路
装置の蓄積電極と容量絶縁膜との間に第１の高融点金属
膜を介在させると共に、前記容量絶縁膜とプレート電極
との間に第２の高融点金属膜を介在させ、前記第１の高
融点金属膜、前記容量絶縁膜および前記第２の高融点金
属膜のそれぞれの側壁に絶縁材料からなるサイドウォー
ルスペーサを設けるものである。
電体膜からなる容量絶縁膜を備えた情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上層に配置したＤＲ
ＡＭを有するものであって、前記(1) の半導体集積回路
装置の蓄積電極と容量絶縁膜との間に第１の高融点金属
膜を介在させると共に、前記容量絶縁膜とプレート電極
との間に第２の高融点金属膜を介在させ、前記第１の高
融点金属膜、前記容量絶縁膜および前記第２の高融点金
属膜のそれぞれの側壁に絶縁材料からなるサイドウォー
ルスペーサを設けるものである。
【００１１】(3) 本発明の半導体集積回路装置の製造方
法は、前記(1) の半導体集積回路装置を製造する際、以
下の工程(a) 〜(d) を含むものである。
法は、前記(1) の半導体集積回路装置を製造する際、以
下の工程(a) 〜(d) を含むものである。
【００１２】(a) メモリセル選択用ＭＩＳＦＥＴの上層
に第１の絶縁膜を堆積した後、前記第１の絶縁膜をエッ
チングして、前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に達する第１の接続孔を形成する工程、
(b) 前記第１の絶縁膜の上に第１の導電膜を堆積した
後、前記第１の導電膜をエッチバックして、前記接続孔
の内部に情報蓄積用容量素子の蓄積電極を形成する工
程、(c) 前記第１の絶縁膜の上に強誘電体膜を堆積した
後、前記強誘電体膜を所定の形状にパターニングして、
前記蓄積電極の上に情報蓄積用容量素子の容量絶縁膜を
形成する工程、(d) 前記容量絶縁膜の上に第２の導電膜
を堆積した後、前記第２の導電膜を所定の形状にパター
ニングして、情報蓄積用容量素子のプレート電極を形成
する工程。
に第１の絶縁膜を堆積した後、前記第１の絶縁膜をエッ
チングして、前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に達する第１の接続孔を形成する工程、
(b) 前記第１の絶縁膜の上に第１の導電膜を堆積した
後、前記第１の導電膜をエッチバックして、前記接続孔
の内部に情報蓄積用容量素子の蓄積電極を形成する工
程、(c) 前記第１の絶縁膜の上に強誘電体膜を堆積した
後、前記強誘電体膜を所定の形状にパターニングして、
前記蓄積電極の上に情報蓄積用容量素子の容量絶縁膜を
形成する工程、(d) 前記容量絶縁膜の上に第２の導電膜
を堆積した後、前記第２の導電膜を所定の形状にパター
ニングして、情報蓄積用容量素子のプレート電極を形成
する工程。
【００１３】(4) 本発明の半導体集積回路装置の製造方
法は、前記(2) の半導体集積回路装置を製造する際、以
下の工程(a) 〜(e) を含むものである。
法は、前記(2) の半導体集積回路装置を製造する際、以
下の工程(a) 〜(e) を含むものである。
【００１４】(a) メモリセル選択用ＭＩＳＦＥＴの上層
に第１の絶縁膜を堆積した後、前記第１の絶縁膜をエッ
チングして、前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に達する第１の接続孔を形成する工程、
(b) 前記第１の絶縁膜の上に第１の導電膜を堆積した
後、前記第１の導電膜をエッチバックして、前記接続孔
の内部に情報蓄積用容量素子の蓄積電極を形成する工
程、(c) 前記第１の絶縁膜の上に第１の高融点金属膜、
強誘電体膜、第２の高融点金属膜を順次堆積した後、前
記第２の高融点金属膜、前記強誘電体膜、前記第１の高
融点金属膜を所定の形状に重ね切りして、前記蓄積電極
の上に前記第１の高融点金属膜を介して情報蓄積用容量
素子の容量絶縁膜を形成する工程、(d) 前記容量絶縁膜
の上に第２の絶縁膜を堆積した後、前記第２の絶縁膜を
エッチングして、前記第２の高融点金属膜、前記容量絶
縁膜、前記第１の高融点金属膜のそれぞれの側壁にサイ
ドウォールスペーサを形成する工程、(e) 前記第２の高
融点金属膜の上に第２の導電膜を堆積した後、前記第２
の導電膜を所定の形状にパターニングして、情報蓄積用
容量素子のプレート電極を形成する工程。
に第１の絶縁膜を堆積した後、前記第１の絶縁膜をエッ
チングして、前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に達する第１の接続孔を形成する工程、
(b) 前記第１の絶縁膜の上に第１の導電膜を堆積した
後、前記第１の導電膜をエッチバックして、前記接続孔
の内部に情報蓄積用容量素子の蓄積電極を形成する工
程、(c) 前記第１の絶縁膜の上に第１の高融点金属膜、
強誘電体膜、第２の高融点金属膜を順次堆積した後、前
記第２の高融点金属膜、前記強誘電体膜、前記第１の高
融点金属膜を所定の形状に重ね切りして、前記蓄積電極
の上に前記第１の高融点金属膜を介して情報蓄積用容量
素子の容量絶縁膜を形成する工程、(d) 前記容量絶縁膜
の上に第２の絶縁膜を堆積した後、前記第２の絶縁膜を
エッチングして、前記第２の高融点金属膜、前記容量絶
縁膜、前記第１の高融点金属膜のそれぞれの側壁にサイ
ドウォールスペーサを形成する工程、(e) 前記第２の高
融点金属膜の上に第２の導電膜を堆積した後、前記第２
の導電膜を所定の形状にパターニングして、情報蓄積用
容量素子のプレート電極を形成する工程。
【００１５】
【作用】上記した手段によれば、メモリセル選択用ＭＩ
ＳＦＥＴの一方の半導体領域に達する接続孔の内部に埋
め込まれた第１の導電膜で蓄積電極を構成することによ
り、蓄積電極の表面を平坦化することができるので、蓄
積電極の上部に安定な強誘電体膜を堆積することができ
る。
ＳＦＥＴの一方の半導体領域に達する接続孔の内部に埋
め込まれた第１の導電膜で蓄積電極を構成することによ
り、蓄積電極の表面を平坦化することができるので、蓄
積電極の上部に安定な強誘電体膜を堆積することができ
る。
【００１６】また、上記した手段によれば、蓄積電極を
構成する第１の導電膜とその上に堆積される強誘電体膜
との間、および強誘電体膜とその上に堆積されるプレー
ト電極を構成する第２の導電膜のそれぞれの間に高融点
金属膜を介在させることにより、製造工程中の熱処理に
よる強誘電体膜と導電膜との界面反応を防止することが
できるので、強誘電体膜の劣化を抑制することができ
る。
構成する第１の導電膜とその上に堆積される強誘電体膜
との間、および強誘電体膜とその上に堆積されるプレー
ト電極を構成する第２の導電膜のそれぞれの間に高融点
金属膜を介在させることにより、製造工程中の熱処理に
よる強誘電体膜と導電膜との界面反応を防止することが
できるので、強誘電体膜の劣化を抑制することができ
る。
【００１７】また、上記した手段によれば、第２の高融
点金属膜、容量絶縁膜、第１の高融点金属膜のそれぞれ
の側壁にサイドウォールスペーサを形成することによ
り、プレート電極を構成する第２の導電膜と容量絶縁膜
（強誘電体膜）の側壁との接触が防止されるので、両者
の界面で反応が生じるのを防止することができる。ま
た、プレート電極を構成する第２の導電膜と第１の高融
点金属膜の側壁との短絡を防止することができる。
点金属膜、容量絶縁膜、第１の高融点金属膜のそれぞれ
の側壁にサイドウォールスペーサを形成することによ
り、プレート電極を構成する第２の導電膜と容量絶縁膜
（強誘電体膜）の側壁との接触が防止されるので、両者
の界面で反応が生じるのを防止することができる。ま
た、プレート電極を構成する第２の導電膜と第１の高融
点金属膜の側壁との短絡を防止することができる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一の機能を有するものは同一の符号を付し、その繰
り返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一の機能を有するものは同一の符号を付し、その繰
り返しの説明は省略する。
【００１９】図１は本発明の一実施例であるＤＲＡＭの
メモリセル（約２個分）を示す半導体基板の要部断面図
である。
メモリセル（約２個分）を示す半導体基板の要部断面図
である。
【００２０】ｐ- 型の単結晶シリコンからなる半導体基
板１の主面には、ｐ型ウエル２が形成されており、この
ｐ型ウエル２の非活性領域の主面には、酸化シリコンか
らなる素子分離用のフィールド絶縁膜３が形成されてい
る。また、このフィールド絶縁膜３の下部を含むｐ型ウ
エル２内には、ｐ型のチャネルストッパ領域４が形成さ
れている。
板１の主面には、ｐ型ウエル２が形成されており、この
ｐ型ウエル２の非活性領域の主面には、酸化シリコンか
らなる素子分離用のフィールド絶縁膜３が形成されてい
る。また、このフィールド絶縁膜３の下部を含むｐ型ウ
エル２内には、ｐ型のチャネルストッパ領域４が形成さ
れている。
【００２１】ＤＲＡＭのメモリセルは、上記フィールド
絶縁膜３で囲まれたｐ型ウエル２の活性領域の主面上に
形成されている。このメモリセルは、ｎチャネル型で構
成されたメモリセル選択用ＭＩＳＦＥＴＱt と、このメ
モリセル選択用ＭＩＳＦＥＴＱt の上部に配置された情
報蓄積用容量素子（キャパシタ）とで構成されている。
絶縁膜３で囲まれたｐ型ウエル２の活性領域の主面上に
形成されている。このメモリセルは、ｎチャネル型で構
成されたメモリセル選択用ＭＩＳＦＥＴＱt と、このメ
モリセル選択用ＭＩＳＦＥＴＱt の上部に配置された情
報蓄積用容量素子（キャパシタ）とで構成されている。
【００２２】上記メモリセル選択用ＭＩＳＦＥＴＱt
は、ゲート絶縁膜５、ゲート電極６および一対のｎ型半
導体領域７，７（ソース領域、ドレイン領域）で構成さ
れている。ゲート電極６は、第１層目の多結晶シリコン
膜で構成され、ワード線ＷＬを兼ねている。ゲート電極
６（およびワード線ＷＬ）を構成する多結晶シリコン膜
には、その抵抗値を低減するためにｎ型の不純物（例え
ばＰ）が導入されている。なお、ゲート電極６（および
ワード線ＷＬ）は、多結晶シリコン膜の上にＷＳｉX 、
ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX などの高融点金属
シリサイド膜を積層したポリサイド膜で構成してもよ
い。
は、ゲート絶縁膜５、ゲート電極６および一対のｎ型半
導体領域７，７（ソース領域、ドレイン領域）で構成さ
れている。ゲート電極６は、第１層目の多結晶シリコン
膜で構成され、ワード線ＷＬを兼ねている。ゲート電極
６（およびワード線ＷＬ）を構成する多結晶シリコン膜
には、その抵抗値を低減するためにｎ型の不純物（例え
ばＰ）が導入されている。なお、ゲート電極６（および
ワード線ＷＬ）は、多結晶シリコン膜の上にＷＳｉX 、
ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX などの高融点金属
シリサイド膜を積層したポリサイド膜で構成してもよ
い。
【００２３】上記ゲート電極６のゲート長方向の側壁に
は、サイドウォールスペーサ８が形成されている。ま
た、ゲート電極６の上には絶縁膜９が形成されている。
サイドウォールスペーサ８および絶縁膜９の上には絶縁
膜１０が形成されており、この絶縁膜１０の上にはさら
に絶縁膜１１が形成されている。サイドウォールスペー
サ８および絶縁膜９，１０，１１はいずれも酸化シリコ
ンからなる。
は、サイドウォールスペーサ８が形成されている。ま
た、ゲート電極６の上には絶縁膜９が形成されている。
サイドウォールスペーサ８および絶縁膜９の上には絶縁
膜１０が形成されており、この絶縁膜１０の上にはさら
に絶縁膜１１が形成されている。サイドウォールスペー
サ８および絶縁膜９，１０，１１はいずれも酸化シリコ
ンからなる。
【００２４】上記絶縁膜１１の一部には、メモリセル選
択用ＭＩＳＦＥＴＱt の一方の半導体領域７に達する接
続孔１２が形成されている。この接続孔１２の内部に
は、情報蓄積用容量素子の蓄積電極を構成する多結晶シ
リコン膜１３が埋め込まれている。この多結晶シリコン
膜１３は、接続孔１２の開孔部上端まで埋め込まれ、か
つその表面が平坦化されている。
択用ＭＩＳＦＥＴＱt の一方の半導体領域７に達する接
続孔１２が形成されている。この接続孔１２の内部に
は、情報蓄積用容量素子の蓄積電極を構成する多結晶シ
リコン膜１３が埋め込まれている。この多結晶シリコン
膜１３は、接続孔１２の開孔部上端まで埋め込まれ、か
つその表面が平坦化されている。
【００２５】上記多結晶シリコン膜（蓄積電極）１３の
上には、情報蓄積用容量素子の容量絶縁膜を構成するＰ
ＺＴ膜１４が形成されている。このＰＺＴ膜１４と多結
晶シリコン膜１３との間には、両者が直接接触するのを
防ぐための高融点金属膜１５が形成されている。高融点
金属膜１５には、例えばＰｔが使用されるが、これに限
定されるものではなく、Ｃｏ、Ｔｉ、Ｔａなど他の高融
点金属材料を使用することもできる。
上には、情報蓄積用容量素子の容量絶縁膜を構成するＰ
ＺＴ膜１４が形成されている。このＰＺＴ膜１４と多結
晶シリコン膜１３との間には、両者が直接接触するのを
防ぐための高融点金属膜１５が形成されている。高融点
金属膜１５には、例えばＰｔが使用されるが、これに限
定されるものではなく、Ｃｏ、Ｔｉ、Ｔａなど他の高融
点金属材料を使用することもできる。
【００２６】上記ＰＺＴ膜（容量絶縁膜）１４の上に
は、情報蓄積用容量素子のプレート電極１６が形成され
ている。このプレート電極１６は、多結晶シリコン膜で
構成されており、その下層のＰＺＴ膜１４との間には、
両者が接触するのを防ぐための高融点金属膜１７が設け
られている。高融点金属膜１７には、例えば前記高融点
金属膜１５と同じＰｔが使用されるが、これに限定され
るものではなく、Ｃｏ、Ｔｉ、Ｔａなど他の高融点金属
材料を使用することもできる。
は、情報蓄積用容量素子のプレート電極１６が形成され
ている。このプレート電極１６は、多結晶シリコン膜で
構成されており、その下層のＰＺＴ膜１４との間には、
両者が接触するのを防ぐための高融点金属膜１７が設け
られている。高融点金属膜１７には、例えば前記高融点
金属膜１５と同じＰｔが使用されるが、これに限定され
るものではなく、Ｃｏ、Ｔｉ、Ｔａなど他の高融点金属
材料を使用することもできる。
【００２７】上記高融点金属膜１５、ＰＺＴ膜１４およ
び高融点金属膜１７のそれぞれの側壁には、プレート電
極１６がＰＺＴ膜１４や高融点金属膜１５と接触するの
を防ぐために、酸化シリコンからなるサイドウォールス
ペーサ２２が形成されている。
び高融点金属膜１７のそれぞれの側壁には、プレート電
極１６がＰＺＴ膜１４や高融点金属膜１５と接触するの
を防ぐために、酸化シリコンからなるサイドウォールス
ペーサ２２が形成されている。
【００２８】上記多結晶シリコン膜（蓄積電極）１３、
ＰＺＴ膜１４、高融点金属膜１５，１７、サイドウォー
ルスペーサ２２およびプレート電極１６により構成され
た情報蓄積用容量素子の上層には、酸化シリコンからな
る絶縁膜１８およびその上に形成されたＢＰＳＧ(Boro-
Phospho Silicate Glass) などからなる層間絶縁膜１９
を介して、ビット線ＢＬが形成されている。このビット
線ＢＬは、例えばＷ／ＴｉＮ／Ｔｉの積層膜からなり、
接続孔２０を通じて、メモリセル選択用ＭＩＳＦＥＴＱ
t の一方のｎ型半導体領域７に接続されている。なお、
この接続孔２０はそのアスペクト比（孔の高さ／孔の
径）が大きいので、その内部に多結晶シリコン膜２１を
埋め込むことにより、ビット線ＢＬとｎ型半導体領域７
との接続信頼性を向上させている。なお、このビット線
ＢＬの上層には、層間絶縁膜を介して配線層が形成され
ているが、それらの図示は省略する。
ＰＺＴ膜１４、高融点金属膜１５，１７、サイドウォー
ルスペーサ２２およびプレート電極１６により構成され
た情報蓄積用容量素子の上層には、酸化シリコンからな
る絶縁膜１８およびその上に形成されたＢＰＳＧ(Boro-
Phospho Silicate Glass) などからなる層間絶縁膜１９
を介して、ビット線ＢＬが形成されている。このビット
線ＢＬは、例えばＷ／ＴｉＮ／Ｔｉの積層膜からなり、
接続孔２０を通じて、メモリセル選択用ＭＩＳＦＥＴＱ
t の一方のｎ型半導体領域７に接続されている。なお、
この接続孔２０はそのアスペクト比（孔の高さ／孔の
径）が大きいので、その内部に多結晶シリコン膜２１を
埋め込むことにより、ビット線ＢＬとｎ型半導体領域７
との接続信頼性を向上させている。なお、このビット線
ＢＬの上層には、層間絶縁膜を介して配線層が形成され
ているが、それらの図示は省略する。
【００２９】次に、上記のように構成された本実施例の
ＤＲＡＭのメモリセルの製造方法を図２〜図１３を用い
て説明する。
ＤＲＡＭのメモリセルの製造方法を図２〜図１３を用い
て説明する。
【００３０】まず、図２に示すように、半導体基板１の
主面に周知の方法でｐ型ウエル２、フィールド絶縁膜３
およびゲート絶縁膜５を順次形成した後、ｐ型ウエル２
にｐ型不純物（例えばホウ素）をイオン注入し、これを
引延し拡散してｐ型のチャネルストッパ領域４を形成す
る。
主面に周知の方法でｐ型ウエル２、フィールド絶縁膜３
およびゲート絶縁膜５を順次形成した後、ｐ型ウエル２
にｐ型不純物（例えばホウ素）をイオン注入し、これを
引延し拡散してｐ型のチャネルストッパ領域４を形成す
る。
【００３１】次に、半導体基板１上にＣＶＤ法で第１層
目の多結晶シリコン膜と酸化シリコン膜９とを順次堆積
し、フォトレジストをマスクにしたドライエッチングで
これらの膜をパターニングすることにより、図３に示す
ように、上記第１層目の多結晶シリコン膜でメモリセル
選択用ＭＩＳＦＥＴＱｔのゲート電極６（およびワード
線ＷＬ）を形成する。
目の多結晶シリコン膜と酸化シリコン膜９とを順次堆積
し、フォトレジストをマスクにしたドライエッチングで
これらの膜をパターニングすることにより、図３に示す
ように、上記第１層目の多結晶シリコン膜でメモリセル
選択用ＭＩＳＦＥＴＱｔのゲート電極６（およびワード
線ＷＬ）を形成する。
【００３２】次に、図４に示すように、ｐ型ウエル２に
ｎ型不純物をイオン注入してメモリセル選択用ＭＩＳＦ
ＥＴＱｔのｎ型半導体領域７，７（ソース領域、ドレイ
ン領域）を形成した後、半導体基板１上にＣＶＤ法で堆
積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)
法で異方的にエッチングしてゲート電極６のゲート長方
向の側壁にサイドウォールスペーサ８を形成する。
ｎ型不純物をイオン注入してメモリセル選択用ＭＩＳＦ
ＥＴＱｔのｎ型半導体領域７，７（ソース領域、ドレイ
ン領域）を形成した後、半導体基板１上にＣＶＤ法で堆
積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)
法で異方的にエッチングしてゲート電極６のゲート長方
向の側壁にサイドウォールスペーサ８を形成する。
【００３３】次に、半導体基板１上にＣＶＤ法で酸化シ
リコンからなる絶縁膜１０，１１を順次堆積した後、フ
ォトレジストをマスクにしてこれらの絶縁膜１０，１１
および絶縁膜（ゲート絶縁膜５と同一工程で形成された
絶縁膜）をドライエッチングし、図５に示すように、メ
モリセル選択用ＭＩＳＦＥＴＱt の一方の半導体領域７
に達する接続孔１２を形成する。
リコンからなる絶縁膜１０，１１を順次堆積した後、フ
ォトレジストをマスクにしてこれらの絶縁膜１０，１１
および絶縁膜（ゲート絶縁膜５と同一工程で形成された
絶縁膜）をドライエッチングし、図５に示すように、メ
モリセル選択用ＭＩＳＦＥＴＱt の一方の半導体領域７
に達する接続孔１２を形成する。
【００３４】次に、図６に示すように、半導体基板１上
にＣＶＤ法で多結晶シリコン膜１３を堆積して接続孔１
２内にこの多結晶シリコン膜１３を埋め込んだ後、絶縁
膜１１上に残った多結晶シリコン膜１３をエッチバック
で除去することにより、接続孔１２の内部に情報蓄積用
容量素子の蓄積電極を形成する。このエッチバックは、
接続孔１２内の多結晶シリコン膜（蓄積電極）１３の表
面が接続孔１２の開孔部上端、すなわち絶縁膜１１の表
面とほぼ同じ高さとなるように行う。
にＣＶＤ法で多結晶シリコン膜１３を堆積して接続孔１
２内にこの多結晶シリコン膜１３を埋め込んだ後、絶縁
膜１１上に残った多結晶シリコン膜１３をエッチバック
で除去することにより、接続孔１２の内部に情報蓄積用
容量素子の蓄積電極を形成する。このエッチバックは、
接続孔１２内の多結晶シリコン膜（蓄積電極）１３の表
面が接続孔１２の開孔部上端、すなわち絶縁膜１１の表
面とほぼ同じ高さとなるように行う。
【００３５】次に、図７に示すように、半導体基板１上
にスパッタ法で高融点金属膜（例えばＰｔ）１５を堆積
した後、図８に示すように、この高融点金属膜１５上に
スパッタ法でＰＺＴ膜１４を堆積し、さらに図９に示す
ように、このＰＺＴ膜１４にスパッタ法で高融点金属膜
（例えばＰｔ）１７を堆積する。
にスパッタ法で高融点金属膜（例えばＰｔ）１５を堆積
した後、図８に示すように、この高融点金属膜１５上に
スパッタ法でＰＺＴ膜１４を堆積し、さらに図９に示す
ように、このＰＺＴ膜１４にスパッタ法で高融点金属膜
（例えばＰｔ）１７を堆積する。
【００３６】このように、本実施例のＤＲＡＭは、メモ
リセル選択用ＭＩＳＦＥＴＱt の一方の半導体領域７に
達する接続孔１２の内部に埋め込んだ多結晶シリコン膜
１３で蓄積電極を構成し、この結晶シリコン膜（蓄積電
極）１３の表面と接続孔１２の開孔部上端、すなわち絶
縁膜１１の表面とをほぼ同じ高さとする。これにより、
平坦な下地の上にＰＺＴ膜１４を堆積することができる
ので、段差被覆性の乏しいＰＺＴ膜１４を安定に成膜さ
せることができる。
リセル選択用ＭＩＳＦＥＴＱt の一方の半導体領域７に
達する接続孔１２の内部に埋め込んだ多結晶シリコン膜
１３で蓄積電極を構成し、この結晶シリコン膜（蓄積電
極）１３の表面と接続孔１２の開孔部上端、すなわち絶
縁膜１１の表面とをほぼ同じ高さとする。これにより、
平坦な下地の上にＰＺＴ膜１４を堆積することができる
ので、段差被覆性の乏しいＰＺＴ膜１４を安定に成膜さ
せることができる。
【００３７】次に、図１０に示すように、フォトレジス
トをマスクにしたドライエッチングで上記高融点金属膜
１７、ＰＺＴ膜１４および高融点金属膜１５をパターニ
ングし、多結晶シリコン膜（蓄積電極）１３の上部に高
融点金属膜１５を介して、ＰＺＴ膜１４からなる誘電体
膜を形成する。
トをマスクにしたドライエッチングで上記高融点金属膜
１７、ＰＺＴ膜１４および高融点金属膜１５をパターニ
ングし、多結晶シリコン膜（蓄積電極）１３の上部に高
融点金属膜１５を介して、ＰＺＴ膜１４からなる誘電体
膜を形成する。
【００３８】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ法で異
方的にエッチングして、高融点金属膜１５、ＰＺＴ膜１
４および高融点金属膜１７のそれぞれの側壁にサイドウ
ォールスペーサ２２を形成した後、図１２に示すよう
に、半導体基板１上にＣＶＤ法で堆積した多結晶シリコ
ン膜をパターニングしてプレート電極１６を形成する。
上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ法で異
方的にエッチングして、高融点金属膜１５、ＰＺＴ膜１
４および高融点金属膜１７のそれぞれの側壁にサイドウ
ォールスペーサ２２を形成した後、図１２に示すよう
に、半導体基板１上にＣＶＤ法で堆積した多結晶シリコ
ン膜をパターニングしてプレート電極１６を形成する。
【００３９】このように、本実施例のＤＲＡＭは、蓄積
電極を構成する多結晶シリコン膜１３とその上に堆積さ
れるＰＺＴ膜１４との間に高融点金属膜１５を介在さ
せ、さらに、このＰＺＴ膜１４とその上に堆積されるプ
レート電極１６を構成する多結晶シリコン膜との間にも
高融点金属膜１７を介在させる。
電極を構成する多結晶シリコン膜１３とその上に堆積さ
れるＰＺＴ膜１４との間に高融点金属膜１５を介在さ
せ、さらに、このＰＺＴ膜１４とその上に堆積されるプ
レート電極１６を構成する多結晶シリコン膜との間にも
高融点金属膜１７を介在させる。
【００４０】これにより、製造工程中の熱処理による蓄
積電極とＰＺＴ膜１４との界面反応や、プレート電極１
６とＰＺＴ膜１４との界面反応を防止してＰＺＴ膜１４
の劣化を抑制することができる。
積電極とＰＺＴ膜１４との界面反応や、プレート電極１
６とＰＺＴ膜１４との界面反応を防止してＰＺＴ膜１４
の劣化を抑制することができる。
【００４１】また、高融点金属膜１５、ＰＺＴ膜１４お
よび高融点金属膜１７のそれぞれの側壁に酸化シリコン
のサイドウォールスペーサ２２を形成することにより、
ＰＺＴ膜１４の側壁とプレート電極１６とが直接接触し
て両者の間に界面反応が生じたり、プレート電極１６と
下層の高融点金属膜１５の側壁とが短絡したりするのを
防止することができる。
よび高融点金属膜１７のそれぞれの側壁に酸化シリコン
のサイドウォールスペーサ２２を形成することにより、
ＰＺＴ膜１４の側壁とプレート電極１６とが直接接触し
て両者の間に界面反応が生じたり、プレート電極１６と
下層の高融点金属膜１５の側壁とが短絡したりするのを
防止することができる。
【００４２】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で酸化シリコンからなる絶縁膜１８および
ＢＰＳＧなどからなる層間絶縁膜１９を堆積する。図示
は省略するが、次に、この層間絶縁膜１９、絶縁膜１８
およびその下層の絶縁膜をエッチングしてメモリセル選
択用ＭＩＳＦＥＴＱt の一方の半導体領域７に達する接
続孔２０を形成した後、この接続孔２０の内部に多結晶
シリコン膜２１を埋め込み、さらに、半導体基板１上に
スパッタ法でＴｉ膜、ＴｉＮ膜およびＷ膜を順次堆積し
た後、フォトレジストをマスクにしたドライエッチング
でこれらの膜をパターニングしてビット線ＢＬを形成す
ることにより、前記図１に示すＤＲＡＭのメモリセルが
完成する。
上にＣＶＤ法で酸化シリコンからなる絶縁膜１８および
ＢＰＳＧなどからなる層間絶縁膜１９を堆積する。図示
は省略するが、次に、この層間絶縁膜１９、絶縁膜１８
およびその下層の絶縁膜をエッチングしてメモリセル選
択用ＭＩＳＦＥＴＱt の一方の半導体領域７に達する接
続孔２０を形成した後、この接続孔２０の内部に多結晶
シリコン膜２１を埋め込み、さらに、半導体基板１上に
スパッタ法でＴｉ膜、ＴｉＮ膜およびＷ膜を順次堆積し
た後、フォトレジストをマスクにしたドライエッチング
でこれらの膜をパターニングしてビット線ＢＬを形成す
ることにより、前記図１に示すＤＲＡＭのメモリセルが
完成する。
【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４４】前記実施例では、強誘電体膜をＰＺＴで構
成した場合について説明したが、強誘電体膜はＰＺＴに
限定されるものではなく、他の強誘電体膜材料、例えば
ＰＺＴにＬａを加えたＰＬＺＴや、（Ｂａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ）Ｏ3 などで構成する場合にも適用することが
できる。また、強誘電体膜をスパッタ法で堆積する場合
のみならず、ＭＯＣＶＤ法、レーザアブレーション法あ
るいはゾル・ゲル法などを用いて強誘電体膜を堆積する
場合にも適用することができる。
成した場合について説明したが、強誘電体膜はＰＺＴに
限定されるものではなく、他の強誘電体膜材料、例えば
ＰＺＴにＬａを加えたＰＬＺＴや、（Ｂａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ）Ｏ3 などで構成する場合にも適用することが
できる。また、強誘電体膜をスパッタ法で堆積する場合
のみならず、ＭＯＣＶＤ法、レーザアブレーション法あ
るいはゾル・ゲル法などを用いて強誘電体膜を堆積する
場合にも適用することができる。
【００４５】前記実施例では、情報蓄積用容量素子の上
層のビット線を配置するＤＲＡＭに適用した場合につい
て説明したが、これに限定されるものではなく、ビット
線の上層に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のＤＲＡＭに適用すること
もできる。
層のビット線を配置するＤＲＡＭに適用した場合につい
て説明したが、これに限定されるものではなく、ビット
線の上層に情報蓄積用容量素子を配置するキャパシタ・
オーバー・ビットライン構造のＤＲＡＭに適用すること
もできる。
【００４６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４７】(1).本発明によれば、強誘電体膜の下地を
平坦化することにより、段差被覆性の乏しい強誘電体膜
を安定に成膜させることができるので、ＤＲＡＭのメモ
リセルの信頼性、製造歩留りを向上させることができ
る。
平坦化することにより、段差被覆性の乏しい強誘電体膜
を安定に成膜させることができるので、ＤＲＡＭのメモ
リセルの信頼性、製造歩留りを向上させることができ
る。
【００４８】(2).本発明によれば、製造工程中の熱処理
による蓄積電極と強誘電体膜との界面反応や、プレート
電極と強誘電体膜との界面反応を防止して強誘電体膜の
劣化を抑制することができるので、ＤＲＡＭのメモリセ
ルの信頼性、製造歩留りを向上させることができる。
による蓄積電極と強誘電体膜との界面反応や、プレート
電極と強誘電体膜との界面反応を防止して強誘電体膜の
劣化を抑制することができるので、ＤＲＡＭのメモリセ
ルの信頼性、製造歩留りを向上させることができる。
【００４９】(3).本発明によれば、情報蓄積用容量素子
の容量絶縁膜を強誘電体膜で構成することにより、ＤＲ
ＡＭを微細化した場合でも充分な蓄積電荷量を確保する
ことができるので、ＤＲＡＭのメモリセルの信頼性を向
上させることができる。
の容量絶縁膜を強誘電体膜で構成することにより、ＤＲ
ＡＭを微細化した場合でも充分な蓄積電荷量を確保する
ことができるので、ＤＲＡＭのメモリセルの信頼性を向
上させることができる。
【図１】本発明の一実施例であるＤＲＡＭのメモリセル
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例であるＤＲＡＭのメモリセル
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例であるＤＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
ルの製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ チャネルストッパ領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ 半導体領域（ソース領域、ドレイン領域） ８ サイドウォールスペーサ ９ 絶縁膜 １０ 絶縁膜 １１ 絶縁膜極 １２ 接続孔 １３ 多結晶シリコン膜（蓄積電極） １４ ＰＺＴ膜 １５ 高融点金属膜 １６ プレート電極 １７ 高融点金属膜 １８ 絶縁膜 １９ 層間絶縁膜 ２０ 接続孔 ２１ 多結晶シリコン膜 ２２ サイドウォールスペーサ ＢＬ ビット線 Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ３２５ Ｊ ３２５ Ｒ (71)出願人 000233468 日立超エル・エス・アイ・エンジニアリン グ株式会社 東京都小平市上水本町５丁目20番１号 (72)発明者 藤岡 靖秀 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 内山 博之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 金子 義之 茨城県勝田市堀口832番地２ 日立計測エ ンジニアリング株式会社内 (72)発明者 添田 弘毅 茨城県勝田市堀口832番地２ 日立計測エ ンジニアリング株式会社内 (72)発明者 松田 望 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 澤村 素子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (6)
- 【請求項１】 強誘電体膜からなる容量絶縁膜を備えた
情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの
上層に配置したＤＲＡＭを有する半導体集積回路装置で
あって、前記情報蓄積用容量素子を、前記メモリセル選
択用ＭＩＳＦＥＴの上層に堆積された絶縁膜の一部に開
孔され、前記メモリセル選択用ＭＩＳＦＥＴの一方の半
導体領域に達する接続孔の内部に埋め込まれた第１の導
電膜からなる蓄積電極と、前記蓄積電極の上部に堆積さ
れ、所定の形状にパターニングされた強誘電体膜からな
る容量絶縁膜と、前記容量絶縁膜の上部に堆積され、所
定の形状にパターニングされた第２の導電膜からなるプ
レート電極とで構成したことを特徴とする半導体集積回
路装置。 - 【請求項２】 前記蓄積電極と前記容量絶縁膜との間に
第１の高融点金属膜を介在させると共に、前記容量絶縁
膜と前記プレート電極との間に第２の高融点金属膜を介
在させ、前記第１の高融点金属膜、前記容量絶縁膜およ
び前記第２の高融点金属膜のそれぞれの側壁に絶縁材料
からなるサイドウォールスペーサを形成したことを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記強誘電体膜は、ＰＺＴ膜であること
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記第１および第２の高融点金属膜は、
Ｐｔ膜であることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法であって、以下の工程(a) 〜(d) を含むことを特
徴とする半導体集積回路装置の製造方法。 (a) メモリセル選択用ＭＩＳＦＥＴの上層に第１の絶縁
膜を堆積した後、前記第１の絶縁膜をエッチングして、
前記メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域
に達する第１の接続孔を形成する工程、(b) 前記第１の
絶縁膜の上に第１の導電膜を堆積した後、前記第１の導
電膜をエッチバックして、前記接続孔の内部に情報蓄積
用容量素子の蓄積電極を形成する工程、(c) 前記第１の
絶縁膜の上に強誘電体膜を堆積した後、前記強誘電体膜
を所定の形状にパターニングして、前記蓄積電極の上に
情報蓄積用容量素子の容量絶縁膜を形成する工程、(d)
前記容量絶縁膜の上に第２の導電膜を堆積した後、前記
第２の導電膜を所定の形成にパターニングして、情報蓄
積用容量素子のプレート電極を形成する工程。 - 【請求項６】 請求項２記載の半導体集積回路装置の製
造方法であって、以下の工程(a) 〜(e) を含むことを特
徴とする半導体集積回路装置の製造方法。 (a) メモリセル選択用ＭＩＳＦＥＴの上層に第１の絶縁
膜を堆積した後、前記第１の絶縁膜をエッチングして、
前記メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域
に達する第１の接続孔を形成する工程、(b) 前記第１の
絶縁膜の上に第１の導電膜を堆積した後、前記第１の導
電膜をエッチバックして、前記接続孔の内部に情報蓄積
用容量素子の蓄積電極を形成する工程、(c) 前記第１の
絶縁膜の上に第１の高融点金属膜、強誘電体膜、第２の
高融点金属膜を順次堆積した後、前記第２の高融点金属
膜、前記強誘電体膜、前記第１の高融点金属膜を所定の
形状に重ね切りして、前記蓄積電極の上に前記第１の高
融点金属膜を介して情報蓄積用容量素子の容量絶縁膜を
形成する工程、(d) 前記容量絶縁膜の上に第２の絶縁膜
を堆積した後、前記第２の絶縁膜をエッチングして、前
記第２の高融点金属膜、前記容量絶縁膜、前記第１の高
融点金属膜のそれぞれの側壁にサイドウォールスペーサ
を形成する工程、(e) 前記第２の高融点金属膜の上に第
２の導電膜を堆積した後、前記第２の導電膜を所定の形
状にパターニングして、情報蓄積用容量素子のプレート
電極を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6137074A JPH088348A (ja) | 1994-06-20 | 1994-06-20 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6137074A JPH088348A (ja) | 1994-06-20 | 1994-06-20 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088348A true JPH088348A (ja) | 1996-01-12 |
Family
ID=15190299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6137074A Withdrawn JPH088348A (ja) | 1994-06-20 | 1994-06-20 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997035341A1 (fr) * | 1996-03-15 | 1997-09-25 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur et sa production |
| JPH10312977A (ja) * | 1997-01-15 | 1998-11-24 | Tongyang Cement Corp | 酸化防止作用を有する白金膜を基板上に蒸着する方法と、その方法により製造された装置 |
-
1994
- 1994-06-20 JP JP6137074A patent/JPH088348A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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