JP2002324892A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】キャパシタ面積を縮小した場合でも、強誘電体
の残留分極特性が低下することなく、安定に動作する強
誘電体メモリを提供することにある。 【解決手段】下部電極１７と、下部電極１７の上面に形
成された強誘電体膜１４と、強誘電体膜１４の上面に形
成された導電性膜からなる上部電極１５とからなるキャ
パシタ１８を有する。上部電極１５は、室温において圧
縮応力を有する導電性膜を用いており、強誘電体膜１４
の中に発生する、電極面に対して垂直方向の引張り応力
を圧縮応力の方向に持っていくようにしている。
の残留分極特性が低下することなく、安定に動作する強
誘電体メモリを提供することにある。 【解決手段】下部電極１７と、下部電極１７の上面に形
成された強誘電体膜１４と、強誘電体膜１４の上面に形
成された導電性膜からなる上部電極１５とからなるキャ
パシタ１８を有する。上部電極１５は、室温において圧
縮応力を有する導電性膜を用いており、強誘電体膜１４
の中に発生する、電極面に対して垂直方向の引張り応力
を圧縮応力の方向に持っていくようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリに
係り、特に、導電性膜と強誘電体膜の積層構造からなる
キャパシタを用いた強誘電体メモリに関する。
係り、特に、導電性膜と強誘電体膜の積層構造からなる
キャパシタを用いた強誘電体メモリに関する。
【０００２】
【従来の技術】近年、半導体装置の微細化にともない、
情報蓄積用容量素子の面積が減少し、容量の絶対値も減
少する傾向にある。容量Ｃは、例えば、平行平板電極構
造の場合は、 Ｃ＝ε・Ｓ／ｄ で決定される。ここで、εは誘電体の誘電率、Ｓは電極
の面積、ｄは誘電体の膜厚（電極間の距離）である。
情報蓄積用容量素子の面積が減少し、容量の絶対値も減
少する傾向にある。容量Ｃは、例えば、平行平板電極構
造の場合は、 Ｃ＝ε・Ｓ／ｄ で決定される。ここで、εは誘電体の誘電率、Ｓは電極
の面積、ｄは誘電体の膜厚（電極間の距離）である。
【０００３】情報蓄積用容量素子に使用される電極の面
積Ｓを増大することなく、容量を確保するためには、誘
電率εの高い誘電体を使用するか、誘電体の膜厚ｄを薄
くすることが必要である。しかし、誘電体の薄膜化には
限度があるため、情報蓄積用容量素子に使用される絶縁
膜の平面状の面積を増大することなく、容量を確保する
技術としては、例えば、特開平０３−２５６３５８号公
報に記載されているように、誘電体としてＰＺＴ（Pb(Z
rXTi1-X)O3）等の強誘電体を使用した強誘電体メモリが
知られている。
積Ｓを増大することなく、容量を確保するためには、誘
電率εの高い誘電体を使用するか、誘電体の膜厚ｄを薄
くすることが必要である。しかし、誘電体の薄膜化には
限度があるため、情報蓄積用容量素子に使用される絶縁
膜の平面状の面積を増大することなく、容量を確保する
技術としては、例えば、特開平０３−２５６３５８号公
報に記載されているように、誘電体としてＰＺＴ（Pb(Z
rXTi1-X)O3）等の強誘電体を使用した強誘電体メモリが
知られている。
【０００４】ＰＺＴなどの強誘電体膜を誘電体膜として
使用した強誘電体メモリは、DRAM（Dynamic Random Acc
ess Memory）の特徴である随時書込み／読出し性と、フ
ラッシュメモリの特徴である記憶情報の不揮発性という
両方の特徴を持っている。強誘電体メモリの不揮発性
は、強誘電体薄膜を誘電体膜とした強誘電体キャパシタ
を用いることにより実現されている。強誘電体は、外部
から印加された電界によって内部に誘起した電荷が電界
除去後も残留するという特徴を持つ材料であり、この残
留分極によってメモリ情報を蓄積することができる。
使用した強誘電体メモリは、DRAM（Dynamic Random Acc
ess Memory）の特徴である随時書込み／読出し性と、フ
ラッシュメモリの特徴である記憶情報の不揮発性という
両方の特徴を持っている。強誘電体メモリの不揮発性
は、強誘電体薄膜を誘電体膜とした強誘電体キャパシタ
を用いることにより実現されている。強誘電体は、外部
から印加された電界によって内部に誘起した電荷が電界
除去後も残留するという特徴を持つ材料であり、この残
留分極によってメモリ情報を蓄積することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、強誘電
体キャパシタ構造の微細化，高集積化に伴い、キャパシ
タ面積を縮小した場合に、強誘電体の残留分極特性が低
下し、強誘電体メモリの動作が不安定になるという問題
があった。本発明の目的は、キャパシタ面積を縮小した
場合でも、強誘電体の残留分極特性が低下することな
く、安定に動作する強誘電体メモリを提供することにあ
る。
体キャパシタ構造の微細化，高集積化に伴い、キャパシ
タ面積を縮小した場合に、強誘電体の残留分極特性が低
下し、強誘電体メモリの動作が不安定になるという問題
があった。本発明の目的は、キャパシタ面積を縮小した
場合でも、強誘電体の残留分極特性が低下することな
く、安定に動作する強誘電体メモリを提供することにあ
る。
【０００６】
【課題を解決するための手段】（１）上記目的を達成す
るために、本発明は、下部電極と、この下部電極の上面
に形成された強誘電体膜と、この強誘電体膜の上面に形
成された導電性膜からなる上部電極とからなるキャパシ
タを有する強誘電体メモリにおいて、上記強誘電体膜中
に発生する、電極面に対して垂直方向の引張り応力を圧
縮応力の方向に持っていく応力手段を備えるようにした
ものである。かかる構成により、キャパシタ面積を縮小
した場合でも、強誘電体の残留分極特性が低下すること
なく、安定に動作し得るものとなる。
るために、本発明は、下部電極と、この下部電極の上面
に形成された強誘電体膜と、この強誘電体膜の上面に形
成された導電性膜からなる上部電極とからなるキャパシ
タを有する強誘電体メモリにおいて、上記強誘電体膜中
に発生する、電極面に対して垂直方向の引張り応力を圧
縮応力の方向に持っていく応力手段を備えるようにした
ものである。かかる構成により、キャパシタ面積を縮小
した場合でも、強誘電体の残留分極特性が低下すること
なく、安定に動作し得るものとなる。
【０００７】（２）上記（１）において、好ましくは、
上記応力手段は、室温における膜内部応力が圧縮応力で
ある上記上部電極としたものである。
上記応力手段は、室温における膜内部応力が圧縮応力で
ある上記上部電極としたものである。
【０００８】（３）上記（１）において、好ましくは、
上記応力手段は、導電性膜と導電性の応力制御膜との積
層構造からなる上記上部電極であり、上記応力制御膜は
導電性膜の上面に設けるようにしたものである。
上記応力手段は、導電性膜と導電性の応力制御膜との積
層構造からなる上記上部電極であり、上記応力制御膜は
導電性膜の上面に設けるようにしたものである。
【０００９】（４）上記（３）において、好ましくは、
上記応力制御膜の室温における膜内部応力が、圧縮応力
としたものである。
上記応力制御膜の室温における膜内部応力が、圧縮応力
としたものである。
【００１０】（５）上記（３）において、好ましくは、
上記応力制御膜の膜厚は上記導電性膜よりも膜厚が大き
く、かつ上記応力制御膜の室温における膜内部応力が圧
縮応力としたものである。
上記応力制御膜の膜厚は上記導電性膜よりも膜厚が大き
く、かつ上記応力制御膜の室温における膜内部応力が圧
縮応力としたものである。
【００１１】（６）上記（１）において、好ましくは、
上記応力手段は、導電性膜と導電性の応力緩和膜との積
層構造からなる上記上部電極であり、上記応力緩和膜
は、前記導電性膜と強誘電体膜との界面に形成したもの
である。
上記応力手段は、導電性膜と導電性の応力緩和膜との積
層構造からなる上記上部電極であり、上記応力緩和膜
は、前記導電性膜と強誘電体膜との界面に形成したもの
である。
【００１２】（７）上記（６）において、好ましくは、
上記応力緩和膜は、ヤング率が前記導電性膜より小さい
材料で形成したものである。
上記応力緩和膜は、ヤング率が前記導電性膜より小さい
材料で形成したものである。
【００１３】（８）上記（６）において、好ましくは、
上記応力緩和膜は、その上面に設けられた上記導電性膜
よりサイズが大きい構成としたものである。
上記応力緩和膜は、その上面に設けられた上記導電性膜
よりサイズが大きい構成としたものである。
【００１４】（９）上記（１）において、好ましくは、
上記応力手段は、上記下部電極の上部全面を覆う様に設
けられた強誘電体膜と、上記強誘電体膜全面を覆う様に
設けられている上記上部電極を形成する導電性膜とした
ものである。
上記応力手段は、上記下部電極の上部全面を覆う様に設
けられた強誘電体膜と、上記強誘電体膜全面を覆う様に
設けられている上記上部電極を形成する導電性膜とした
ものである。
【００１５】（１０）上記（９）において、好ましく
は、上部電極を形成する導電性膜の線膨張係数が、上記
強誘電体膜よりも大きい材料で形成したものである。
は、上部電極を形成する導電性膜の線膨張係数が、上記
強誘電体膜よりも大きい材料で形成したものである。
【００１６】
【発明の実施の形態】最初に、図１を用いて、本発明の
第１の実施形態による強誘電体メモリの構成について説
明する。図１は、本発明の第１の実施形態による強誘電
体メモリの主要部の構成を示す断面図である。
第１の実施形態による強誘電体メモリの構成について説
明する。図１は、本発明の第１の実施形態による強誘電
体メモリの主要部の構成を示す断面図である。
【００１７】本実施形態の強誘電体メモリは、シリコン
基板１の主面のアクティブ領域に形成されたＭＯＳ（Me
tal Oxide Semiconductor）型のトランジスタと、その
上部に配置された１個のキャパシタ１８とで構成されて
いる。それぞれのＭＯＳトランジスタは、素子分離膜２
によって素子分離されている。
基板１の主面のアクティブ領域に形成されたＭＯＳ（Me
tal Oxide Semiconductor）型のトランジスタと、その
上部に配置された１個のキャパシタ１８とで構成されて
いる。それぞれのＭＯＳトランジスタは、素子分離膜２
によって素子分離されている。
【００１８】メモリセルのＭＯＳトランジスタは、ゲ−
ト酸化膜３と、ゲ−ト電極４と、一対の拡散層５，６
（ソ−ス，ドレイン領域）とで構成されている。ゲ−ト
酸化膜３は、例えば，シリコン酸化膜，窒化珪素膜ある
いは強誘電体膜あるいは、これらの積層構造からなる。
ゲ−ト電極４は、例えば，多結晶シリコン膜や金属薄
膜、あるいは金属シリサイド膜あるいは、これらの積層
構造からなる。ゲ−ト電極４の上部および側壁には、酸
化シリコン膜７が形成されている。メモリセル選択用Ｍ
ＯＳトランジスタの一方の拡散層５には、ビット線８が
接続されている。ＭＯＳトランジスタの上部全面には、
例えばＢＰＳＧ（Boron-doped Phospho Silicate Glas
s）膜やＳＯＧ（Spin On Glass）膜、あるいは化学気相
蒸着法やスパッタ法で形成したシリコン酸化膜や窒化膜
等からなる絶縁膜９が形成されている。ＭＯＳトランジ
スタを覆う絶縁膜９の上部には、キャパシタ１８が形成
されている。キャパシタ１８は、メモリセル選択用ＭＯ
Ｓトランジスタの他方の拡散層６に、例えば多結晶シリ
コン膜１０を介して接続されている。キャパシタ１８
は、下層から順に下部電極１７，例えばＰＺＴからなる
強誘電体膜１４，上部電極１５を積層した構造で構成さ
れている。キャパシタ１８は、絶縁膜１６で覆われてい
る。下部電極１７は、例えば，ＴｉＮ等の導電性膜１１
と、Ｐｔ等の導電性膜１２からなる。
ト酸化膜３と、ゲ−ト電極４と、一対の拡散層５，６
（ソ−ス，ドレイン領域）とで構成されている。ゲ−ト
酸化膜３は、例えば，シリコン酸化膜，窒化珪素膜ある
いは強誘電体膜あるいは、これらの積層構造からなる。
ゲ−ト電極４は、例えば，多結晶シリコン膜や金属薄
膜、あるいは金属シリサイド膜あるいは、これらの積層
構造からなる。ゲ−ト電極４の上部および側壁には、酸
化シリコン膜７が形成されている。メモリセル選択用Ｍ
ＯＳトランジスタの一方の拡散層５には、ビット線８が
接続されている。ＭＯＳトランジスタの上部全面には、
例えばＢＰＳＧ（Boron-doped Phospho Silicate Glas
s）膜やＳＯＧ（Spin On Glass）膜、あるいは化学気相
蒸着法やスパッタ法で形成したシリコン酸化膜や窒化膜
等からなる絶縁膜９が形成されている。ＭＯＳトランジ
スタを覆う絶縁膜９の上部には、キャパシタ１８が形成
されている。キャパシタ１８は、メモリセル選択用ＭＯ
Ｓトランジスタの他方の拡散層６に、例えば多結晶シリ
コン膜１０を介して接続されている。キャパシタ１８
は、下層から順に下部電極１７，例えばＰＺＴからなる
強誘電体膜１４，上部電極１５を積層した構造で構成さ
れている。キャパシタ１８は、絶縁膜１６で覆われてい
る。下部電極１７は、例えば，ＴｉＮ等の導電性膜１１
と、Ｐｔ等の導電性膜１２からなる。
【００１９】ここで、特徴的なことは、上部電極１５
は、室温において圧縮応力を有する導電性膜を用いてい
ることである。室温において圧縮応力を有する導電性膜
としては、強誘電体膜１４より線膨張係数の小さなもの
を用いる。また、成膜方法を制御することで、室温にお
いて圧縮応力となる導電性膜を用いる。例えば、ルテリ
ウム（Ｒｕ）は、スパッタ法による成膜で、ガス圧等を
調整することにより、室温における膜応力を圧縮応力に
することができる。同様に、イニジウム（Ｉｒ）、ある
いはこれらの酸化物を用いることができる。
は、室温において圧縮応力を有する導電性膜を用いてい
ることである。室温において圧縮応力を有する導電性膜
としては、強誘電体膜１４より線膨張係数の小さなもの
を用いる。また、成膜方法を制御することで、室温にお
いて圧縮応力となる導電性膜を用いる。例えば、ルテリ
ウム（Ｒｕ）は、スパッタ法による成膜で、ガス圧等を
調整することにより、室温における膜応力を圧縮応力に
することができる。同様に、イニジウム（Ｉｒ）、ある
いはこれらの酸化物を用いることができる。
【００２０】ここで、従来の強誘電体メモリにおいて
は、強誘電体膜としてＰＺＴを用いる場合、上部電極と
してプラチナ（Ｐｔ）を用いていた。プラチナ上部電極
を用いる強誘電体メモリについて、本発明者らが検討し
たところ、キャパシタ面積を縮小した場合に、強誘電体
の残留分極が低下するのは、電極面に対して垂直方向
（膜厚方向）に高い引張り応力が、強誘電体膜内部の上
部電極端部近傍に発生することが原因であることを応力
解析等によって明らかになった。例えば、上部電極に引
張り応力を有する導電性膜（プラチナ膜）を使用した場
合、強誘電体膜の上部電極端部近傍には、応力の集中場
が形成され、電極面に対して垂直方向（膜厚方向）の応
力が引張り応力となる。このため、その部分の強誘電体
は分極反転ができなくなり、分極特性が低下することに
より、キャパシタのメモリ保持能力が低下してしまうこ
とが明らかになった。
は、強誘電体膜としてＰＺＴを用いる場合、上部電極と
してプラチナ（Ｐｔ）を用いていた。プラチナ上部電極
を用いる強誘電体メモリについて、本発明者らが検討し
たところ、キャパシタ面積を縮小した場合に、強誘電体
の残留分極が低下するのは、電極面に対して垂直方向
（膜厚方向）に高い引張り応力が、強誘電体膜内部の上
部電極端部近傍に発生することが原因であることを応力
解析等によって明らかになった。例えば、上部電極に引
張り応力を有する導電性膜（プラチナ膜）を使用した場
合、強誘電体膜の上部電極端部近傍には、応力の集中場
が形成され、電極面に対して垂直方向（膜厚方向）の応
力が引張り応力となる。このため、その部分の強誘電体
は分極反転ができなくなり、分極特性が低下することに
より、キャパシタのメモリ保持能力が低下してしまうこ
とが明らかになった。
【００２１】そこで、本発明に置いては、強誘電体の分
極特性の低下を防止するため、強誘電体膜中に発生す
る、電極面に対して垂直方向の引張り応力を圧縮応力の
方向に持っていく手段を備えるようにしている。本実施
形態では、電極面に対して垂直方向の引張り応力を圧縮
応力の方向に持っていく手段として、上述したように、
ＰＺＴよりも小さな線膨張係数を有する上部電極１５を
備えるようにしている。ＰＺＴよりも小さな線膨張係数
を有する上部電極１５を備えることにより、強誘電膜１
４の上に上部電極１５を形成した後、室温に戻した場
合、強誘電膜１４には、電極面に対して垂直方向の圧縮
応力が作用することになり、強誘電体の分極反転をしや
すくする方向に作用する。このため、キャパシタ面積を
微細化した場合でも強誘電体の分極反転が阻害されるこ
となく、分極特性の低下を防止することが可能であり、
安定動作する強誘電体メモリを製造することが可能とな
る。なお、本実施形態においては、キャパシタの下部電
極１７とシリコン基板１とが多結晶シリコン１０を介し
て接続されているものとしたが、下部電極とシリコン基
板を電気的に接続する材料はこれに限定されるものでは
なく、金属膜、金属シリサイド膜、あるいは導電性高分
子膜あるいは多結晶シリコン膜も含めてこれらの複数材
料からなる積層構造であってもよいものである。
極特性の低下を防止するため、強誘電体膜中に発生す
る、電極面に対して垂直方向の引張り応力を圧縮応力の
方向に持っていく手段を備えるようにしている。本実施
形態では、電極面に対して垂直方向の引張り応力を圧縮
応力の方向に持っていく手段として、上述したように、
ＰＺＴよりも小さな線膨張係数を有する上部電極１５を
備えるようにしている。ＰＺＴよりも小さな線膨張係数
を有する上部電極１５を備えることにより、強誘電膜１
４の上に上部電極１５を形成した後、室温に戻した場
合、強誘電膜１４には、電極面に対して垂直方向の圧縮
応力が作用することになり、強誘電体の分極反転をしや
すくする方向に作用する。このため、キャパシタ面積を
微細化した場合でも強誘電体の分極反転が阻害されるこ
となく、分極特性の低下を防止することが可能であり、
安定動作する強誘電体メモリを製造することが可能とな
る。なお、本実施形態においては、キャパシタの下部電
極１７とシリコン基板１とが多結晶シリコン１０を介し
て接続されているものとしたが、下部電極とシリコン基
板を電気的に接続する材料はこれに限定されるものでは
なく、金属膜、金属シリサイド膜、あるいは導電性高分
子膜あるいは多結晶シリコン膜も含めてこれらの複数材
料からなる積層構造であってもよいものである。
【００２２】以上のようにして、本実施形態によれば、
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
【００２３】次に、図２を用いて、本発明の第２の実施
形態による強誘電体メモリの構成について説明する。図
２は、本発明の第２の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１と同一符
号は、同一部分を示している。
形態による強誘電体メモリの構成について説明する。図
２は、本発明の第２の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１と同一符
号は、同一部分を示している。
【００２４】本実施形態による強誘電体メモリにおいて
は、キャパシタ１８Ａを構成する上部電極１５Ａは、導
電性膜１３と導電性の応力制御膜１０１の積層構造にな
っている。本実施形態では、強誘電体膜中に発生する、
電極面に対して垂直方向の引張り応力を圧縮応力の方向
に持っていく手段として、応力制御膜１０１を用いてい
る。導電性の応力制御膜１０１は、導電性膜１３の上方
に設けられており、導電性膜１３が強誘電体膜１４に作
用する応力を緩和するために設けられている。応力制御
膜１０１は、室温において圧縮応力を有する導電性材料
で形成されている。また、応力制御膜１０１は、導電性
膜１３の膜厚よりも大きくすることが好ましいものであ
る。その他の点は同一構造である。
は、キャパシタ１８Ａを構成する上部電極１５Ａは、導
電性膜１３と導電性の応力制御膜１０１の積層構造にな
っている。本実施形態では、強誘電体膜中に発生する、
電極面に対して垂直方向の引張り応力を圧縮応力の方向
に持っていく手段として、応力制御膜１０１を用いてい
る。導電性の応力制御膜１０１は、導電性膜１３の上方
に設けられており、導電性膜１３が強誘電体膜１４に作
用する応力を緩和するために設けられている。応力制御
膜１０１は、室温において圧縮応力を有する導電性材料
で形成されている。また、応力制御膜１０１は、導電性
膜１３の膜厚よりも大きくすることが好ましいものであ
る。その他の点は同一構造である。
【００２５】応力制御膜１０１としては、導電性膜１３
よりも、線膨張係数が小さいものを用いることにより、
導電性膜１３が強誘電体膜１４に作用する応力を緩和す
ることができる。導電性膜１３としては、例えば、プラ
チナ（Ｐｔ）を用いた場合、応力制御膜１０１として
は、導電性膜１３よりも、小さな線膨張係数を有するル
テリウム（Ｒｕ）や、イニジウム（Ｉｒ）、あるいはこ
れらの酸化物を用いることができる。また、例えば、導
電性膜１３の膜厚を１００ｎｍとするとき、応力制御膜
１０１の膜厚は、３００〜４００ｎｍ程度とする。
よりも、線膨張係数が小さいものを用いることにより、
導電性膜１３が強誘電体膜１４に作用する応力を緩和す
ることができる。導電性膜１３としては、例えば、プラ
チナ（Ｐｔ）を用いた場合、応力制御膜１０１として
は、導電性膜１３よりも、小さな線膨張係数を有するル
テリウム（Ｒｕ）や、イニジウム（Ｉｒ）、あるいはこ
れらの酸化物を用いることができる。また、例えば、導
電性膜１３の膜厚を１００ｎｍとするとき、応力制御膜
１０１の膜厚は、３００〜４００ｎｍ程度とする。
【００２６】応力制御膜１０１の室温における応力を圧
縮応力とすることにより、応力制御膜１０１は強誘電体
膜１４に対して、膜厚方向に圧縮応力を発生させる方向
に作用する。このため、導電性膜１３が引張り応力を有
する材料で形成された場合でも、導電性膜１３の引張り
応力が強誘電体膜に引張り応力を発生させる作用を緩和
することができ、上部電極１５Ａの端部近傍の強誘電体
膜１４内部に発生する引張り応力を低減することができ
る。これにより、上部電極１５Ａの端部近傍の強誘電体
においても、分極反転が阻害されることなく、分極特性
の低下を防止することが可能であり、安定動作する強誘
電体メモリを製造することが可能となる。なお、応力制
御膜１０１の膜厚を厚くすることにより、応力制御膜が
強誘電体膜に作用する力が大きくなるので、導電性膜１
３の膜厚に比べて、応力緩和膜１０１の膜厚を厚くする
ほうが好ましいものである。
縮応力とすることにより、応力制御膜１０１は強誘電体
膜１４に対して、膜厚方向に圧縮応力を発生させる方向
に作用する。このため、導電性膜１３が引張り応力を有
する材料で形成された場合でも、導電性膜１３の引張り
応力が強誘電体膜に引張り応力を発生させる作用を緩和
することができ、上部電極１５Ａの端部近傍の強誘電体
膜１４内部に発生する引張り応力を低減することができ
る。これにより、上部電極１５Ａの端部近傍の強誘電体
においても、分極反転が阻害されることなく、分極特性
の低下を防止することが可能であり、安定動作する強誘
電体メモリを製造することが可能となる。なお、応力制
御膜１０１の膜厚を厚くすることにより、応力制御膜が
強誘電体膜に作用する力が大きくなるので、導電性膜１
３の膜厚に比べて、応力緩和膜１０１の膜厚を厚くする
ほうが好ましいものである。
【００２７】また、強誘電体材料は酸化物であるので、
強誘電体膜に接する導電性材料としては、その後の製造
工程における高温プロセスにおいても強誘電体膜を還元
することのない耐酸化性の材料を使用する必要がある。
本実施形態における強誘電体メモリのキャパシタにおい
ては、導電性膜１３が上記条件を満たす材料であればよ
く、その上面に設ける応力制御膜１０１は必ずしも耐酸
化性の材料でなくてもよいものである。
強誘電体膜に接する導電性材料としては、その後の製造
工程における高温プロセスにおいても強誘電体膜を還元
することのない耐酸化性の材料を使用する必要がある。
本実施形態における強誘電体メモリのキャパシタにおい
ては、導電性膜１３が上記条件を満たす材料であればよ
く、その上面に設ける応力制御膜１０１は必ずしも耐酸
化性の材料でなくてもよいものである。
【００２８】以上のようにして、本実施形態によれば、
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
【００２９】次に、図３を用いて、本発明の第３の実施
形態による強誘電体メモリの構成について説明する。図
３は、本発明の第３の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１と同一符
号は、同一部分を示している。
形態による強誘電体メモリの構成について説明する。図
３は、本発明の第３の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１と同一符
号は、同一部分を示している。
【００３０】本実施形態による強誘電体メモリにおいて
は、キャパシタ１８Ｂを構成する上部電極１５Ｂは、導
電性膜１３と導電性の応力緩和膜１０２の積層構造にな
っている。本実施形態では、強誘電体膜中に発生する、
電極面に対して垂直方向の引張り応力を圧縮応力の方向
に持っていく手段として、応力緩和膜１０２を用いてい
る。導電性の応力緩和膜１０２は、導電性膜１３と強誘
電体膜１４との界面に設けられており、導電性膜１３が
強誘電体膜に作用する応力を緩和するために設けられて
いる。その他の点は同一構造である。
は、キャパシタ１８Ｂを構成する上部電極１５Ｂは、導
電性膜１３と導電性の応力緩和膜１０２の積層構造にな
っている。本実施形態では、強誘電体膜中に発生する、
電極面に対して垂直方向の引張り応力を圧縮応力の方向
に持っていく手段として、応力緩和膜１０２を用いてい
る。導電性の応力緩和膜１０２は、導電性膜１３と強誘
電体膜１４との界面に設けられており、導電性膜１３が
強誘電体膜に作用する応力を緩和するために設けられて
いる。その他の点は同一構造である。
【００３１】応力緩和膜１０２は、ヤング率が導電性膜
よりも小さい導電性材料で形成されている。このときの
応力緩和膜１０２のヤング率は導電性膜１３を構成する
材料のヤング率よりも１桁以上小さいことが好ましいも
のである。具体的には、応力緩和膜１０２としては、た
とえば導電性ポリイミド膜などの高分子膜等を使用する
ことができる。
よりも小さい導電性材料で形成されている。このときの
応力緩和膜１０２のヤング率は導電性膜１３を構成する
材料のヤング率よりも１桁以上小さいことが好ましいも
のである。具体的には、応力緩和膜１０２としては、た
とえば導電性ポリイミド膜などの高分子膜等を使用する
ことができる。
【００３２】低ヤング率の応力緩和膜１０２を導電性膜
１３と強誘電体膜１４との界面に設けることにより、導
電性膜１３の応力が強誘電体膜１４に発生させるひずみ
を、それらの間に設けた応力緩和膜１０２自身が変形す
ることによって吸収し、強誘電体膜１４に発生する応力
を低減することができる。これにより、上部電極１５Ｂ
の端部近傍の強誘電体においても、分極反転が阻害され
ることなく、分極特性の低下を防止することが可能であ
り、安定動作する強誘電体メモリを製造することが可能
となる。
１３と強誘電体膜１４との界面に設けることにより、導
電性膜１３の応力が強誘電体膜１４に発生させるひずみ
を、それらの間に設けた応力緩和膜１０２自身が変形す
ることによって吸収し、強誘電体膜１４に発生する応力
を低減することができる。これにより、上部電極１５Ｂ
の端部近傍の強誘電体においても、分極反転が阻害され
ることなく、分極特性の低下を防止することが可能であ
り、安定動作する強誘電体メモリを製造することが可能
となる。
【００３３】以上のようにして、本実施形態によれば、
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
【００３４】次に、図４を用いて、本発明の第４の実施
形態による強誘電体メモリの構成について説明する。図
４は、本発明の第４の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１，図３と
同一符号は、同一部分を示している。
形態による強誘電体メモリの構成について説明する。図
４は、本発明の第４の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１，図３と
同一符号は、同一部分を示している。
【００３５】本実施形態による強誘電体メモリにおいて
は、キャパシタ１８Ｃを構成する上部電極１５Ｃは、導
電性膜１３と導電性の応力緩和膜１０２Ｃの積層構造に
なっている。本実施形態では、強誘電体膜中に発生す
る、電極面に対して垂直方向の引張り応力を圧縮応力の
方向に持っていく手段として、応力緩和膜１０２Ｃを用
いている。導電性の応力緩和膜１０２Ｃは、図３に示し
た応力緩和膜１０２と同様な働きをするものであるが、
本実施形態では、応力緩和膜１０２Ｃがその上面に設け
られた導電性膜１３よりサイズが大きい構成になってい
る。その他の点は同一構造である。
は、キャパシタ１８Ｃを構成する上部電極１５Ｃは、導
電性膜１３と導電性の応力緩和膜１０２Ｃの積層構造に
なっている。本実施形態では、強誘電体膜中に発生す
る、電極面に対して垂直方向の引張り応力を圧縮応力の
方向に持っていく手段として、応力緩和膜１０２Ｃを用
いている。導電性の応力緩和膜１０２Ｃは、図３に示し
た応力緩和膜１０２と同様な働きをするものであるが、
本実施形態では、応力緩和膜１０２Ｃがその上面に設け
られた導電性膜１３よりサイズが大きい構成になってい
る。その他の点は同一構造である。
【００３６】応力緩和膜１０２Ｃは、ヤング率が導電性
膜よりも小さい導電性材料で形成されている。このとき
の応力緩和膜１０２のヤング率は導電性膜１３を構成す
る材料のヤング率よりも１桁以上小さいことが好ましい
ものである。具体的には、応力緩和膜１０２としては、
たとえば導電性ポリイミド膜などの高分子膜等を使用す
ることができる。
膜よりも小さい導電性材料で形成されている。このとき
の応力緩和膜１０２のヤング率は導電性膜１３を構成す
る材料のヤング率よりも１桁以上小さいことが好ましい
ものである。具体的には、応力緩和膜１０２としては、
たとえば導電性ポリイミド膜などの高分子膜等を使用す
ることができる。
【００３７】本実施形態では、応力緩和膜１０２Ｃをそ
の上面に位置する導電性膜１３よりも大きくすることに
より、強誘電体膜１４の応力集中場をなくすという形状
効果も得られるため、応力緩和膜１０２が強誘電体膜１
４に発生させる応力の低減効果は大きくなる。
の上面に位置する導電性膜１３よりも大きくすることに
より、強誘電体膜１４の応力集中場をなくすという形状
効果も得られるため、応力緩和膜１０２が強誘電体膜１
４に発生させる応力の低減効果は大きくなる。
【００３８】以上のようにして、本実施形態によれば、
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
【００３９】次に、図５を用いて、本発明の第５の実施
形態による強誘電体メモリの構成について説明する。図
５は、本発明の第５の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１と同一符
号は、同一部分を示している。
形態による強誘電体メモリの構成について説明する。図
５は、本発明の第５の実施形態による強誘電体メモリの
主要部の構成を示す断面図である。なお、図１と同一符
号は、同一部分を示している。
【００４０】本実施形態による強誘電体メモリにおいて
は、キャパシタ１８Ｄを構成する強誘電体膜１４Ｄが下
部部電極１７の上部全面を覆う様に形成され、さらに上
部電極１５Ｄが強誘電体膜１４Ｄの上部全面を覆う様に
形成された構造になっている。本実施形態では、強誘電
体膜中に発生する、電極面に対して垂直方向の引張り応
力を圧縮応力の方向に持っていく手段として、強誘電体
膜１４Ｄの上部全面を覆う様に形成された上部電極１５
Ｄを用いている。その他の点は同一構造である。
は、キャパシタ１８Ｄを構成する強誘電体膜１４Ｄが下
部部電極１７の上部全面を覆う様に形成され、さらに上
部電極１５Ｄが強誘電体膜１４Ｄの上部全面を覆う様に
形成された構造になっている。本実施形態では、強誘電
体膜中に発生する、電極面に対して垂直方向の引張り応
力を圧縮応力の方向に持っていく手段として、強誘電体
膜１４Ｄの上部全面を覆う様に形成された上部電極１５
Ｄを用いている。その他の点は同一構造である。
【００４１】上部電極１５Ｄは、線膨張係数が強誘電体
膜より大きい材料で形成されている。上部電極１５Ｄの
成膜温度は、少なくとも室温より高い温度とすることに
より、室温までの冷却過程において上部電極１５Ｄの方
が強誘電体膜１４Ｄよりも収縮しようとするため、相対
的に強誘電体膜１４Ｄは上部電極１５Ｄに全体が締め付
けられることになる。このため、強誘電体膜１４Ｄの内
部には圧縮応力が発生する。強誘電体膜１４Ｄにおい
て、電極面と垂直方向に引張り応力が発生しないので、
分極反転が阻害されることなく、分極特性の低下を防止
することが可能であり、安定動作する強誘電体メモリが
形成される。
膜より大きい材料で形成されている。上部電極１５Ｄの
成膜温度は、少なくとも室温より高い温度とすることに
より、室温までの冷却過程において上部電極１５Ｄの方
が強誘電体膜１４Ｄよりも収縮しようとするため、相対
的に強誘電体膜１４Ｄは上部電極１５Ｄに全体が締め付
けられることになる。このため、強誘電体膜１４Ｄの内
部には圧縮応力が発生する。強誘電体膜１４Ｄにおい
て、電極面と垂直方向に引張り応力が発生しないので、
分極反転が阻害されることなく、分極特性の低下を防止
することが可能であり、安定動作する強誘電体メモリが
形成される。
【００４２】以上のようにして、本実施形態によれば、
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
【００４３】次に、図６〜図８を用いて、本発明の第５
の実施形態による強誘電体メモリの製造工程について説
明する。図６〜図８は、本発明の第５の実施形態による
強誘電体メモリの主要部の製造工程を示す工程図であ
る。なお、図５と同一符号は、同一部分を示している。
の実施形態による強誘電体メモリの製造工程について説
明する。図６〜図８は、本発明の第５の実施形態による
強誘電体メモリの主要部の製造工程を示す工程図であ
る。なお、図５と同一符号は、同一部分を示している。
【００４４】図６に示すように、シリコン基板１の主面
に、素子分離膜２によりアクティブ領域と素子分離領域
を設ける。シリコン基板１のアクティブ領域に、ゲート
酸化膜３及びゲート電極４を形成する。次に、ゲート電
極４と素子分離膜２をマスクにしてシリコン基板１に不
純物を注入し、拡散層５，６を形成する。絶縁膜７を形
成後、拡散層５と電気的に接するようにビット線８を形
成する。
に、素子分離膜２によりアクティブ領域と素子分離領域
を設ける。シリコン基板１のアクティブ領域に、ゲート
酸化膜３及びゲート電極４を形成する。次に、ゲート電
極４と素子分離膜２をマスクにしてシリコン基板１に不
純物を注入し、拡散層５，６を形成する。絶縁膜７を形
成後、拡散層５と電気的に接するようにビット線８を形
成する。
【００４５】本工程は、通常のＭＯＳトランジスタ構造
の製造工程であり、上述の工程に限られるものではな
く、通常のトランジスタ形成工程であれば他の工程でも
よいものである。
の製造工程であり、上述の工程に限られるものではな
く、通常のトランジスタ形成工程であれば他の工程でも
よいものである。
【００４６】次に、図７に示すように、素子を形成した
シリコン基板１の上全面に、絶縁膜９を形成する。絶縁
膜９は、例えば，各種酸化シリコンあるいは窒化珪素あ
るいはこれらの積層構造からなる。そして、絶縁膜９
に、コンタクトホールを設ける。絶縁膜９の上面，コン
タクトホール内部の絶縁膜側壁、およびコンタクトホー
ル底面の拡散層６に接するように、例えばＣＶＤ（Chem
ical Vapor Deposition；化学気相成長法）により多結
晶シリコン１０を堆積し、コンタクトホール内部を多結
晶シリコン１０によって埋める。なお、多結晶シリコン
膜１０はこれに限定されるものではなく、導電性材料で
あれば金属，金属シリサイド，あるいは高分子あるいは
多結晶シリコンも含めた複数の材料から成る積層構造で
あってもよいものである。その後、絶縁膜９の上面に堆
積した多結晶シリコン膜をエッチングなどによって除去
する。絶縁膜９の上面，多結晶シリコン１０上面に、多
結晶シリコンに電気的に接するように、例えば，ＴｉＮ
膜等の導電性膜１１を成膜する。さらに、導電性膜１１
に接するように、例えば，Ｐｔ等の導電性膜１２を成膜
する。
シリコン基板１の上全面に、絶縁膜９を形成する。絶縁
膜９は、例えば，各種酸化シリコンあるいは窒化珪素あ
るいはこれらの積層構造からなる。そして、絶縁膜９
に、コンタクトホールを設ける。絶縁膜９の上面，コン
タクトホール内部の絶縁膜側壁、およびコンタクトホー
ル底面の拡散層６に接するように、例えばＣＶＤ（Chem
ical Vapor Deposition；化学気相成長法）により多結
晶シリコン１０を堆積し、コンタクトホール内部を多結
晶シリコン１０によって埋める。なお、多結晶シリコン
膜１０はこれに限定されるものではなく、導電性材料で
あれば金属，金属シリサイド，あるいは高分子あるいは
多結晶シリコンも含めた複数の材料から成る積層構造で
あってもよいものである。その後、絶縁膜９の上面に堆
積した多結晶シリコン膜をエッチングなどによって除去
する。絶縁膜９の上面，多結晶シリコン１０上面に、多
結晶シリコンに電気的に接するように、例えば，ＴｉＮ
膜等の導電性膜１１を成膜する。さらに、導電性膜１１
に接するように、例えば，Ｐｔ等の導電性膜１２を成膜
する。
【００４７】次に、図８に示すように、導電性膜１２に
接するように、強誘電体膜１４Ｄを成膜する。強誘電体
膜１４Ｄの成膜は、強誘電体膜の結晶化を促すため、５
００℃以上、好ましくは６００℃以上の温度で成膜する
のが好ましいものである。
接するように、強誘電体膜１４Ｄを成膜する。強誘電体
膜１４Ｄの成膜は、強誘電体膜の結晶化を促すため、５
００℃以上、好ましくは６００℃以上の温度で成膜する
のが好ましいものである。
【００４８】その後、図５に示したように、強誘電体膜
１４Ｄに接するように、導電性膜からなる上部電極１５
Ｄを形成する。さらに、全面に絶縁膜１６を形成する。
このとき、上部電極１５Ｄを構成する導電性膜は、その
下面に位置する強誘電体膜１４Ｄに比べて熱膨張係数が
大きい材料である。また、上部電極１５Ｄの成膜温度
は、少なくとも室温より高い温度とする。これにより、
室温までの冷却過程において上部電極１５Ｄの方が強誘
電体膜１４Ｄよりも収縮しようとするため、相対的に強
誘電体膜１４Ｄは上部電極１５Ｄに全体が締め付けられ
ることになる。このため、強誘電体膜１４Ｄの内部に
は、圧縮応力が発生する。強誘電体膜１４Ｄにおいて、
電極面と垂直方向に引張り応力が発生しないので、分極
反転が阻害されることなく、分極特性の低下を防止する
ことが可能であり、安定動作する強誘電体メモリが形成
される。
１４Ｄに接するように、導電性膜からなる上部電極１５
Ｄを形成する。さらに、全面に絶縁膜１６を形成する。
このとき、上部電極１５Ｄを構成する導電性膜は、その
下面に位置する強誘電体膜１４Ｄに比べて熱膨張係数が
大きい材料である。また、上部電極１５Ｄの成膜温度
は、少なくとも室温より高い温度とする。これにより、
室温までの冷却過程において上部電極１５Ｄの方が強誘
電体膜１４Ｄよりも収縮しようとするため、相対的に強
誘電体膜１４Ｄは上部電極１５Ｄに全体が締め付けられ
ることになる。このため、強誘電体膜１４Ｄの内部に
は、圧縮応力が発生する。強誘電体膜１４Ｄにおいて、
電極面と垂直方向に引張り応力が発生しないので、分極
反転が阻害されることなく、分極特性の低下を防止する
ことが可能であり、安定動作する強誘電体メモリが形成
される。
【００４９】この後、所望の工程を行い半導体装置が完
成される。例えば、一層目の配線および絶縁膜を形成し
た後、必要に応じて、二層目以降の配線および絶縁膜の
形成が行われ、ＭＯＳトランジスタ構造が完成する。本
工程はあくまでも参考例であり、これに限定されるもの
ではなく、配線層数も一層に限定されるものではない。
成される。例えば、一層目の配線および絶縁膜を形成し
た後、必要に応じて、二層目以降の配線および絶縁膜の
形成が行われ、ＭＯＳトランジスタ構造が完成する。本
工程はあくまでも参考例であり、これに限定されるもの
ではなく、配線層数も一層に限定されるものではない。
【００５０】以上のようにして、本実施形態によれば、
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
強誘電体メモリのキャパシタ面積を縮小した場合でも、
強誘電体の残留分極特性が低下することなく、安定に動
作するものとなる。
【００５１】
【発明の効果】本発明によれば、強誘電体メモリのキャ
パシタ面積を縮小した場合でも、強誘電体の残留分極特
性が低下することなく、安定に動作するものとなる。
パシタ面積を縮小した場合でも、強誘電体の残留分極特
性が低下することなく、安定に動作するものとなる。
【図１】本発明の第１の実施形態による強誘電体メモリ
の主要部の構成を示す断面図である。
の主要部の構成を示す断面図である。
【図２】本発明の第２の実施形態による強誘電体メモリ
の主要部の構成を示す断面図である。
の主要部の構成を示す断面図である。
【図３】本発明の第３の実施形態による強誘電体メモリ
の主要部の構成を示す断面図である。
の主要部の構成を示す断面図である。
【図４】本発明の第４の実施形態による強誘電体メモリ
の主要部の構成を示す断面図である。
の主要部の構成を示す断面図である。
【図５】本発明の第５の実施形態による強誘電体メモリ
の主要部の構成を示す断面図である。
の主要部の構成を示す断面図である。
【図６】本発明の第５の実施形態による強誘電体メモリ
の主要部の製造工程を示す工程図である。
の主要部の製造工程を示す工程図である。
【図７】本発明の第５の実施形態による強誘電体メモリ
の主要部の製造工程を示す工程図である。
の主要部の製造工程を示す工程図である。
【図８】本発明の第５の実施形態による強誘電体メモリ
の主要部の製造工程を示す工程図である。
の主要部の製造工程を示す工程図である。
１…シリコン基板 ２…素子分離膜 ３…ゲート酸化膜 ４…ゲート電極 ５，６…拡散層 ７…絶縁膜 ８…ビット線 ９…絶縁膜 １０…多結晶シリコン １１…導電性膜 １２…導電性膜 １３…導電性膜 １４…強誘電体膜 １５…上部電極 １６…絶縁膜 １７…下部電極 １８…キャパシタ １０１…応力制御膜 １０２…応力緩和膜
フロントページの続き (72)発明者 三浦 英生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 Ｆターム(参考） 5F083 AD48 AD49 AD56 FR02 GA11 JA12 JA15 JA19 JA31 JA35 JA38 JA39 JA40 JA43 JA56 MA06 MA17
Claims (10)
- 【請求項１】下部電極と、この下部電極の上面に形成さ
れた強誘電体膜と、この強誘電体膜の上面に形成された
導電性膜からなる上部電極とからなるキャパシタを有す
る強誘電体メモリにおいて、 上記強誘電体膜中に発生する、電極面に対して垂直方向
の引張り応力を圧縮応力の方向に持っていく応力手段を
備えたことを特徴とする強誘電体メモリ。 - 【請求項２】請求項１記載の強誘電体メモリにおいて、 上記応力手段は、室温における膜内部応力が圧縮応力で
ある上記上部電極であることを特徴とする強誘電体メモ
リ。 - 【請求項３】請求項１記載の強誘電体メモリにおいて、 上記応力手段は、導電性膜と導電性の応力制御膜との積
層構造からなる上記上部電極であり、 上記応力制御膜は導電性膜の上面に設けられていること
を特徴とする強誘電体メモリ。 - 【請求項４】請求項３記載の強誘電体メモリにおいて、 上記応力制御膜の室温における膜内部応力が、圧縮応力
であることを特徴とする強誘電体メモリ。 - 【請求項５】請求項３記載の強誘電体メモリにおいて、 上記応力制御膜の膜厚は上記導電性膜よりも膜厚が大き
く、かつ上記応力制御膜の室温における膜内部応力が圧
縮応力であることを特徴とする強誘電体メモリ。 - 【請求項６】請求項１記載の強誘電体メモリにおいて、 上記応力手段は、導電性膜と導電性の応力緩和膜との積
層構造からなる上記上部電極であり、 上記応力緩和膜は、前記導電性膜と強誘電体膜との界面
に形成されていることを特徴とする強誘電体メモリ。 - 【請求項７】請求項６記載の強誘電体メモリにおいて、 上記応力緩和膜は、ヤング率が前記導電性膜より小さい
材料で形成されていることを特徴とする強誘電体メモ
リ。 - 【請求項８】請求項６記載の強誘電体メモリにおいて、 上記応力緩和膜は、その上面に設けられた上記導電性膜
よりサイズが大きい構成であることを特徴とする強誘電
体メモリ。 - 【請求項９】請求項１記載の強誘電体メモリにおいて、 上記応力手段は、上記下部電極の上部全面を覆う様に設
けられた強誘電体膜と、上記強誘電体膜全面を覆う様に
設けられている上記上部電極を形成する導電性膜である
ことを特徴とする強誘電体メモリ。 - 【請求項１０】請求項９記載の強誘電体メモリにおい
て、 上部電極を形成する導電性膜の線膨張係数が、上記強誘
電体膜よりも大きい材料で形成されていることを特徴と
する強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127086A JP2002324892A (ja) | 2001-04-25 | 2001-04-25 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127086A JP2002324892A (ja) | 2001-04-25 | 2001-04-25 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324892A true JP2002324892A (ja) | 2002-11-08 |
Family
ID=18976018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001127086A Pending JP2002324892A (ja) | 2001-04-25 | 2001-04-25 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002324892A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310744A (ja) * | 2005-03-28 | 2006-11-09 | Fujitsu Ltd | 薄膜キャパシタ及び半導体装置 |
| US7527984B2 (en) * | 2005-10-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10403815B2 (en) | 2013-07-04 | 2019-09-03 | Toshiba Memory Corporation | Semiconductor device and dielectric film |
| JP2020533779A (ja) * | 2017-09-06 | 2020-11-19 | フーダン大学Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉｔｙ | 強誘電体メモリ集積回路及びその操作方法並びに製造方法 |
-
2001
- 2001-04-25 JP JP2001127086A patent/JP2002324892A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2020533779A (ja) * | 2017-09-06 | 2020-11-19 | フーダン大学Ｆｕｄａｎ Ｕｎｉｖｅｒｓｉｔｙ | 強誘電体メモリ集積回路及びその操作方法並びに製造方法 |
| JP7079769B2 (ja) | 2017-09-06 | 2022-06-02 | フーダン大学 | 強誘電体メモリ集積回路及びその操作方法並びに製造方法 |
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