JPH10321810A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】情報蓄積用容量素子が安定に動作する強誘電体
メモリ構造およびその製造方法を提供する。 【解決手段】下部電極に少なくとも白金膜を使用し、該
白金膜上に接するように強誘電体膜を形成し、さらに該
強誘電体膜上に上部電極膜が形成されている情報蓄積用
容量素子が、Ｓｉ基板と直接あるいは導電性膜を介して
電気的に接続して、前記下部電極が白金膜と他の導電性
膜からなる少なくとも２層以上の積層構造からなり、前
記下部電極の導電性膜の熱膨張係数が少なくともＳｉ基
板より大きく、好ましくは白金より大きな値を持つ材料
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体メモリおよ
びその製造方法に関し、特に情報蓄積用容量素子が少な
くとも白金膜と強誘電体膜とからなる強誘電体メモリに
関する。

【０００２】

【従来の技術】近年、半導体装置の微細化に伴い、情報
蓄積用容量素子の面積が減少し、容量の絶対値も減少す
る傾向にある。容量Ｃは、例えば平行平板電極構造の場
合は、 Ｃ＝ε・Ｓ／ｄ で決定される。ここで、εは誘電体の誘電率、Ｓは電極
の面積、ｄは誘電体の膜厚（電極間の距離）である。情
報蓄積用容量素子に使用される電極の面積Ｓを増大する
ことなく、容量を確保するためには、誘電率εの高い誘
電体を使用するか、誘電体の膜厚ｄを薄くすることが必
要である。しかし、誘電体の薄膜化には限度があるた
め、情報蓄積用容量素子に使用される絶縁膜の平面状の
面積を増大することなく、容量を確保する技術として
は、例えば特開平3−256358 号公報に示されているよう
に、誘電体としてＰＺＴ等の強誘電体を使用した強誘電
体メモリが提案されている。

【０００３】これらの強誘電体材料は酸化物であり、成
膜は数１００℃以上で行われるため、直接シリコン上に
は成膜できない。これは、成膜中あるいは後の工程にお
いてシリコンと強誘電体材料との界面において酸化還元
反応が起こる恐れが大きいためである。したがって、強
誘電体材料とシリコンとの界面に下部電極と呼ばれる、
高温においても酸化されにくい材料を用いる必要があ
る。また、ＢＳＴやPZTなどの材料はペロブスカイト結
晶構造であるときに、高誘電率となる。一般にペロブス
カイト薄膜の結晶性は下地基板の影響を大きく受けるこ
とが経験的に知られている。つまり、下部電極材料には
ペロブスカイト薄膜がエピタキシャル成長するような機
能も要求されるため、結晶構造の点から下部電極材料は
限定される。

【０００４】以上のような背景から下部電極材料として
白金（Ｐｔ）が検討されている。しかし、白金電極をＤ
ＲＡＭ等に用いるためには、シリコンとのコンタクトを
とる必要があり、金属とシリコンとの反応（シリサイド
反応）が問題となる。このため、Ｐｔを下部電極として
用いるためには、シリコンとＰｔとの界面にシリサイド
反応を防止するためのバリア層としてのＴｉＮ等の導電
性膜が必要である。

【０００５】

【発明が解決しようとする課題】ペロブスカイト薄膜の
結晶構造を形成するためには、６００℃程度以上の高温
が必要になる。しかし、下部電極であるＰｔは、６００
℃程度以上の高温にすると、表面にヒロックが発生して
しまうため、その上にＰＺＴなどの強誘電体薄膜を成膜
すると、ヒロックが強誘電体薄膜を突き破り上部電極と
電気的に接続したり、リーク電流が増大する恐れがあ
る。

【０００６】発明者らは、下部電極としてＴｉＮ膜およ
びＰｔ膜を成膜後、熱処理工程において、Ｓｉ基板との
熱膨張係数差によって熱応力が発生し、温度が上昇する
につれ圧縮応力が増加することを実験により明らかにし
た。また、Ｐｔ膜内部の圧縮応力が約１０００ＭＰａに
達したとき、ヒロックが発生することを明らかにした。

【０００７】本発明の目的は、強誘電体膜を成膜する際
に電極に使用する白金膜の表面にヒロックが生じること
なく、情報蓄積用容量素子が安定に動作する強誘電体メ
モリ構造を提供することにある。

【０００８】本発明の他の目的は、強誘電体膜を成膜す
る際に電極に使用する白金膜の表面にヒロックが生じる
ことなく、情報蓄積用容量素子が安定に動作する強誘電
体メモリの製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的は、下部電極
に少なくとも白金膜を使用し、該白金膜上に接するよう
に強誘電体膜を形成し、さらに該強誘電体膜上に上部電
極膜が形成されている情報蓄積用容量素子が、Ｓｉ基板
と直接あるいは導電性膜を介して電気的に接続している
強誘電体メモリにおいて、前記下部電極が白金膜と他の
導電性膜からなる少なくとも２層以上の積層構造からな
り、前記下部電極の導電性膜の熱膨張係数が少なくとも
Ｓｉ基板より大きく、好ましくは白金より大きな値を持
つ材料とすることにより達成される。

【００１０】また、上記の目的は、下部電極に少なくと
も白金膜を使用し、該白金膜上に接するように強誘電体
膜を形成し、さらに該強誘電体膜上に上部電極膜が形成
されている情報蓄積用容量素子が、Ｓｉ基板と直接ある
いは導電性膜を介して電気的に接続している強誘電体メ
モリにおいて、前記下部電極が白金膜と他の導電性膜か
らなる少なくとも２層以上の積層構造からなり、前記下
部電極の導電性膜あるいは前記導電性膜に接する絶縁膜
のヤング率が白金より少なくとも一桁以上低い値を持つ
材料とすることにより達成される。

【００１１】また、上記の目的は、下部電極に少なくと
も白金膜を使用し、該白金膜上に接するように強誘電体
膜を形成し、さらに該強誘電体膜上に上部電極膜が形成
されている情報蓄積用容量素子が、Ｓｉ基板と絶縁膜に
形成されたコンタクトホール内で直接あるいは導電性膜
を介して電気的に接続している強誘電体メモリにおい
て、前記絶縁膜層が少なくとも２層以上の積層構造から
なり、ヤング率が白金よりも少なくとも一桁以上低い値
である絶縁膜を少なくとも１層以上含むことにより達成
される。

【００１２】また、上記の他の目的は、下部電極として
少なくとも白金膜を成膜する工程と、前記白金膜に接す
るように強誘電体膜を成膜する工程と該強誘電体膜上に
上部電極を形成して情報蓄積用容量素子を形成する工程
を含む強誘電体メモリの製造方法において、該強誘電体
膜を成膜する前に、Ｓｉ基板裏面にＳｉ基板よりも熱膨
張係数の小さい膜を成膜し、その後前記強誘電体膜を成
膜することにより達成される。

【００１３】本発明によれば、強誘電体膜の成膜工程に
おいて、下部電極の白金膜の表面にヒロックが生じるこ
となく、情報蓄積用容量素子が安定に動作する強誘電体
メモリ構造が提供される。また、白金膜の表面にヒロッ
クが生じることなく、情報蓄積用容量素子が安定に動作
する強誘電体メモリの製造方法が提供される。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。

【００１５】まず、本発明における第１の実施形態であ
る強誘電体メモリ構造の主要部の断面構造を図１に示
す。

【００１６】本実施形態の強誘電体メモリは、図１に示
すように、シリコン基板１の主面のアクティブ領域に形
成されたＭＯＳ（Metal Oxide Semiconductor ）型のト
ランジスタと、その上部に配置された１個の情報蓄積用
容量素子１８とで構成されている。それぞれのＭＯＳト
ランジスタは素子分離膜２によって素子分離されてい
る。

【００１７】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。

【００１８】メモリセル選択用ＭＯＳトランジスタの一
方の拡散層５には、ビット線８が接続されている。ＭＯ
Ｓトランジスタの上部全面には、例えばＢＰＳＧ〔Boro
n−doped Phospho Silicate Glass〕膜やＳＯＧ（Spin
On Glass ）膜、あるいは化学気相蒸着法やスパッタ法
で形成したシリコン酸化膜や窒化膜等からなる絶縁膜９
が形成されている。

【００１９】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順に応力緩和用導電性膜１１、たとえばＴｉＮ膜等の
導電性膜１２，Ｐｔ膜１３が積層された下部電極１７、
さらに強誘電体膜１４，上部電極１５を積層した構造で
構成されている。情報蓄積用容量素子１８は絶縁膜１６
で覆われている。

【００２０】ここで、応力緩和用導電性膜１１の熱膨張
係数はシリコンの熱膨張係数３×１０^-6Ｋ^-1、好ましく
は白金の熱膨張係数９×１０^-6Ｋ^-1よりも大きいことを
特徴とする。具体的には、例えば、Ａｌ，Ｃｕ，Ｃｕ合
金，Ｃｏ、あるいはＮｉ等を使用すればよい。

【００２１】以下、図６〜図８を参照して本実施形態の
強誘電体メモリ構造の作用効果を説明する。

【００２２】図６は応力緩和用導電性膜１１を設けてい
ない従来の強誘電体メモリ構造を示す図である。図７は
図６に示した従来の強誘電体メモリ構造の場合の、強誘
電体膜形成過程における下部電極を構成する白金膜の内
部応力の温度依存性測定例を示す。白金膜の熱膨張係数
は、メモリ構造を形成しているシリコンやシリコン酸化
膜と比較して大きいため、強誘電体膜を形成する５００
℃から６００℃への昇温過程において、白金膜中に大き
な圧縮熱応力が発生する。この圧縮応力の値が約１００
０ＭＰａを越えると白金膜表面に突起物（ヒロック）が
発生することが実験的に明らかになった。ヒロックが形
成されると、図８に下部電極を構成するＰｔ膜表面にヒ
ロックが発生した場合の情報蓄積用容量素子の拡大図を
示したように、情報蓄積用容量素子の下部電極と上部電
極が局所的にショートしてしまい、容量としての安定動
作が不可能になる。

【００２３】そこで、本実施形態で示したように、白金
膜の下に少なくともシリコン、好ましくは白金よりも熱
膨張係数の大きな導電性材料を電極材料として形成する
と、白金膜に発生する圧縮熱応力を本導電性膜が緩和す
る作用を持つため、導電性膜形成前と比較して白金膜に
発生する圧縮応力が緩和されることになる。緩和される
応力の絶対値は使用する膜の機械特性に依存する。応力
を緩和することにより、１０００ＭＰａに達する温度を
高温化できるので、本構造とすることで、白金膜表面に
ヒロックが発生することなく、強誘電体膜の成膜温度を
高温化、あるいは、現状の成膜温度におけるプロセスマ
ージンを確保することができる。したがって、成膜プロ
セスの安定化を図ることができ、結果としてリーク不良
のない安定動作する強誘電体メモリを製造することが可
能となる。

【００２４】また、本実施形態においては、情報蓄積用
容量素子１８の下部電極１７の下部に形成される前記応
力緩和用導電性膜１１とシリコン基板１とが多結晶シリ
コン１０を介して接続されている場合について示した
が、下部電極とシリコン基板を電気的に接続する材料は
これに限定されるものではなく、金属薄膜，金属シリサ
イド膜、あるいは導電性高分子膜あるいは多結晶シリコ
ン膜も含めてこれらの複数材料からなる積層構造であっ
ても構わない。シリコン基板１と応力緩和用導電性膜１
１とが直接接していてもよい。

【００２５】次に、第二の実施形態である強誘電体メモ
リの要部の断面図を図２に示す。

【００２６】本実施形態の強誘電体メモリは、図２に示
すように、シリコン基板１の主面のアクティブ領域に形
成されたＭＯＳ（Metal Oxide Semiconductor ）型のト
ランジスタと、その上部に配置された１個の情報蓄積用
容量素子１８とで構成されている。それぞれのＭＯＳト
ランジスタは素子分離膜２によって素子分離されてい
る。

【００２７】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。

【００２８】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順に応力緩和用導電性膜１１、たとえばＴｉＮ膜等の
導電性膜１２，Ｐｔ膜１３が積層された下部電極１７、
さらに強誘電体膜１４，上部電極１５を積層した構造で
構成されている。情報蓄積用容量素子１８は絶縁膜１６
で覆われている。

【００２９】ここで、応力緩和用導電性膜１１の熱膨張
係数はシリコンの熱膨張係数３×１０^-6Ｋ^-1、好ましく
は白金の熱膨張係数９×１０^-6Ｋ^-1よりも大きいことを
特徴とする。具体的には、例えば、Ａｌ，Ｃｕ，Ｃｕ合
金，Ｃｏ、あるいはＮｉ等を使用すればよい。これによ
り、第一の実施形態で得られた効果と同様に、強誘電体
膜形成時の高温熱処理中において、Ｐｔ膜１３にＳｉ基
板との熱膨張差によって発生する圧縮応力は緩和され、
ヒロック発生の臨界応力である1000MPa に達しないの
で、ヒロックが発生を防止できる。したがって、リーク
不良のない強誘電体メモリが形成される。

【００３０】また、本実施形態においては、情報蓄積用
容量素子の下部電極１７の下部に形成される前記応力緩
和用導電性膜１１とシリコン基板１とが多結晶シリコン
１０を介して接続されている場合について示したが、下
部電極とシリコン基板を電気的に接続する材料はこれに
限定されるものではなく、金属薄膜，金属シリサイド
膜、あるいは導電性高分子膜あるいは多結晶シリコン膜
も含めてこれらの複数材料からなる積層構造であっても
構わない。シリコン基板１と応力緩和用導電性膜１１と
が直接接していてもよい。

【００３１】次に、本発明における第三の実施形態であ
る強誘電体メモリ構造の要部の断面構造を図３に示す。

【００３２】本実施形態の強誘電体メモリは、図３に示
すように、シリコン基板１の主面のアクティブ領域に形
成されたＭＯＳ（Metal Oxide Semiconductor ）型のト
ランジスタと、その上部に配置された１個の情報蓄積用
容量素子１８とで構成されている。それぞれのＭＯＳト
ランジスタは素子分離膜２によって素子分離されてい
る。

【００３３】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。

【００３４】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順に応力緩和用導電性膜２１、たとえばＴｉＮ膜等の
導電性膜１２，Ｐｔ膜１３が積層された下部電極１７、
さらに強誘電体膜１４，上部電極１５を積層した構造で
構成されている。情報蓄積用容量素子１８は絶縁膜１６
で覆われている。

【００３５】ここで、応力緩和用導電性膜２１のヤング
率は、白金のヤング率よりも一桁以上小さいことを特徴
とする。具体的には、例えば導電性ポリイミド膜等の高
分子膜等を使用すればよい。白金膜の下に白金のヤング
率よりも一桁以上小さいヤング率を有する導電性材料を
電極材料として形成すると、白金膜と下層のシリコンや
シリコン酸化膜との熱膨張係数差に起因して発生するひ
ずみを低ヤング率層が変形で吸収してくれるので、白金
膜に発生する圧縮熱応力を応力緩和用導電性膜２１（低
ヤング率層）が緩和する作用を持つため、前記応力緩和
用導電性膜２１形成前と比較して白金膜に発生する圧縮
応力が緩和されることになる。緩和される応力の絶対値
は使用する膜の機械特性に依存する。応力を緩和するこ
とにより、１０００ＭＰａに達する温度を高温化できる
ので、本構造とすることで、白金膜表面にヒロックが発
生することなく、強誘電体膜の成膜温度を高温化、ある
いは、現状の成膜温度におけるプロセスマージンを確保
することができる。したがって、成膜プロセスの安定化
を図ることができ、結果としてリーク不良のない安定動
作する強誘電体メモリを製造することが可能となる。

【００３６】また、本実施形態においては、情報蓄積用
容量素子の下部電極１７の下部に形成される前記応力緩
和用導電性膜２１とシリコン基板１とが多結晶シリコン
１０を介して接続されている場合について示したが、下
部電極とシリコン基板を電気的に接続する材料はこれに
限定されるものではなく、金属薄膜、金属シリサイド
膜、あるいは導電性高分子膜あるいは多結晶シリコン膜
も含めてこれらの複数材料からなる積層構造であっても
構わない。シリコン基板１と応力緩和用導電性膜２１と
が直接接していてもよい。

【００３７】また、本実施形態においては、下部電極の
構成が、下層から順に応力緩和用導電性膜２１、たとえ
ばＴｉＮ膜等の導電性膜１２，Ｐｔ膜１３が積層されて
いる場合について示したが、導電性膜１２，応力緩和用
導電性膜２１，Ｐｔ膜１３の順に積層されている構造で
あっても構わない。

【００３８】次に、本発明における第四の実施形態であ
る強誘電体メモリ構造の要部の断面構造を図４に示す。

【００３９】本実施形態の強誘電体メモリは、図４に示
すように、シリコン基板１の主面のアクティブ領域に形
成されたＭＯＳ（Metal Oxide Semiconductor ）型のト
ランジスタと、その上部に配置された１個の情報蓄積用
容量素子１８とで構成されている。それぞれのＭＯＳト
ランジスタは素子分離膜２によって素子分離されてい
る。

【００４０】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。

【００４１】メモリセル選択用ＭＯＳトランジスタの一
方の拡散層５には、ビット線８が接続されている。ＭＯ
Ｓトランジスタの上部全面には、例えばＢＰＳＧ〔Boro
n-doped Phospho SilicateGlass〕膜やＳＯＧ（Spin On
Glass）膜、あるいは化学気相蒸着法やスパッタ法で形
成したシリコン酸化膜や窒化膜等からなる絶縁膜９が形
成されている。さらに、その上部全面に、応力緩和用絶
縁膜２０が少なくとも１層以上形成されている。

【００４２】応力緩和用絶縁膜２０の上部には情報蓄積
用容量素子１８が形成されている。情報蓄積用容量素子
１８は、メモリセル選択用ＭＯＳトランジスタの他方の
拡散層６に、多結晶シリコン膜１０を介して接続されて
いる。情報蓄積用容量素子１８は、下層から順にたとえ
ばＴｉＮ膜等の導電性膜１２，Ｐｔ膜１３が積層された
下部電極１７、さらに強誘電体膜１４，上部電極１５を
積層した構造で構成されている。情報蓄積用容量素子１
８は絶縁膜１６で覆われている。

【００４３】ここで、応力緩和用絶縁膜２０のヤング率
は、白金のヤング率よりも一桁以上小さいことを特徴と
する。具体的には、例えば、ポリイミド等の樹脂等を使
用すればよい。白金膜の下に白金のヤング率よりも一桁
以上小さいヤング率を有する絶縁材料を形成すると、白
金膜と下層のシリコンやシリコン酸化膜との熱膨張係数
差に起因して発生するひずみを低ヤング率層が変形で吸
収してくれるので、白金膜に発生する圧縮熱応力を応力
緩和用絶縁膜２０（低ヤング率層）が緩和する作用を持
つため、前記応力緩和用絶縁膜２０形成前と比較して白
金膜に発生する圧縮応力が緩和されることになる。緩和
される応力の絶対値は使用する膜の機械特性に依存す
る。応力を緩和することにより、１０００ＭＰａに達す
る温度を高温化できるので、本構造とすることで、白金
膜表面にヒロックが発生することなく、強誘電体膜の成
膜温度を高温化、あるいは、現状の成膜温度におけるプ
ロセスマージンを確保することができる。したがって、
成膜プロセスの安定化を図ることができ、結果としてリ
ーク不良のない安定動作する強誘電体メモリを製造する
ことが可能となる。

【００４４】また、本実施形態においては、情報蓄積用
容量素子の下部電極１７の下部に形成される前記応力緩
和用導電性膜２１とシリコン基板１とが多結晶シリコン
１０を介して接続されている場合について示したが、下
部電極とシリコン基板を電気的に接続する材料はこれに
限定されるものではなく、金属薄膜，金属シリサイド
膜、あるいは導電性高分子膜あるいは多結晶シリコン膜
も含めてこれらの複数材料からなる積層構造であっても
構わない。シリコン基板１と応力緩和用導電性膜２１と
が直接接していてもよい。

【００４５】次に、本発明の強誘電体メモリの製造工程
の一部を示す断面構造図を図５(１)〜（４）に示す。以
下、本実施形態の製造工程の概略を図の順を追って説明
する。

【００４６】図５（１）：シリコン基板１主面に素子分
離膜２によりアクティブ領域と素子分離領域を設ける。
前記シリコン基板１のアクティブ領域にゲート酸化膜３
及びゲート電極４を形成する。次に前記ゲート電極４と
前記素子分離膜２をマスクにして前記シリコン基板１に
不純物を注入し、拡散層５，６を形成する。絶縁膜７を
形成後、前記拡散層５と電気的に接するようにビット線
８を形成する。本工程は通常のＭＯＳトランジスタ構造
の製造工程であり、本発明には直接関係するものではな
いので、本記載内容に限定されるものではなく、通常の
トランジスタ形成工程であれば構わない。

【００４７】図５（２）：素子を形成したシリコン基板
１上全面に絶縁膜９を形成する。この絶縁膜９は例えば
各種酸化シリコンあるいは窒化珪素あるいはこれらの積
層構造からなる。そして、前記絶縁膜９に、コンタクト
ホールを設ける。絶縁膜９上面，コンタクトホール内部
の絶縁膜側壁、およびコンタクトホール底面の拡散層６
に接するように、例えばＣＶＤ（Chemical Vapor Depos
ition ；化学気相成長法）により多結晶シリコン１０を
堆積し、コンタクトホール内部を前記多結晶シリコン１
０によって埋める。なお、多結晶シリコン膜１０はこれ
に限定されるものではなく、導電性材料であれば金属，
金属シリサイド、あるいは高分子あるいは多結晶シリコ
ンも含めた複数の材料からなる積層構造であっても構わ
ない。その後、絶縁膜９上面に堆積した多結晶シリコン
膜をエッチングなどによって除去する。前記絶縁膜９上
面，多結晶シリコン１０上面に、多結晶シリコンに電気
的に接するように、導電性成膜１２を成膜する。さら
に、前記導電性膜１２に接するようにＰｔ膜１３を成膜
する。

【００４８】図５（３）：この後、前記シリコン基板１
裏面に応力緩和用膜１９を形成する。本応力緩和用膜の
熱膨張係数は、少なくともシリコンよりも小さいことを
特徴とし、膜の形成温度は、少なくとも後の強誘電体膜
の成膜温度よりも低いことが好ましい。この後、前記Ｐ
ｔ膜１３に接するように、強誘電体膜１４を成膜する。
強誘電体膜１４の成膜は強誘電体膜の結晶化を促すため
５００℃以上、好ましくは６００℃以上の温度で成膜す
るのが好ましい。

【００４９】図５（４）：その後、前記シリコン基板１
裏面の応力緩和用膜１９はエッチングなどにより除去す
る。前記強誘電体膜１４に接するように、上部電極１５
を形成し、さらに、全面に絶縁膜１６を形成する。な
お、前記応力緩和用膜１９の除去は本工程順に必ずしも
限定されるものではなく、強誘電体膜の成膜後のいずれ
の工程後で行っても構わない。

【００５０】この後、所望の工程を行い半導体装置が完
成される。例えば、１層目の配線および絶縁膜を形成し
た後、必要に応じて、２層目以降の配線および絶縁膜の
形成が行われ、ＭＯＳトランジスタ構造が完成する。本
工程はあくまでも参考例であり、これに限定されるもの
ではなく配線層数も１層に限定されるものではない。

【００５１】ここで、応力緩和用膜１９の熱膨張係数
は、シリコンの熱膨張係数３×１０^-6Ｋ^-1よりも小さい
ことを特徴。具体的には、例えば、ＳｉＮ等を使用すれ
ばよい。強誘電体膜１４を成膜する工程の前に、シリコ
ン基板１裏面にシリコン基板よりも熱膨張係数が小さい
応力緩和用膜１９を形成することにより、強誘電体成膜
工程の高温時（昇温過程）において、本膜が存在する
と、シリコン基板全体が強誘電体膜形成面側を凸にして
そるため、相対的にＰｔ膜１３の熱膨張を助けるため、
強誘電体膜形成時の高温熱処理中において、Ｐｔ膜１３
に発生する圧縮応力は緩和され、ヒロック発生の臨界応
力である１０００ＭＰａに達しないので、ヒロックが発
生することがなく、リーク不良のない安定動作する強誘
電体メモリが形成される。

【００５２】また、本実施形態においては、Ｐｔ膜を成
膜する工程の後、シリコン基板裏面に応力緩和用膜を形
成する場合について説明したが、本膜の形成工程は、本
工程順に限定されるものではなく応力緩和用膜を形成す
る工程は、強誘電体膜を成膜する工程の前であれば特に
限定されるものではない。

【００５３】

【発明の効果】本発明によれば、少なくとも白金膜と強
誘電体膜とからなる情報蓄積用容量素子が、Ｓｉ基板と
電気的に接続している強誘電体メモリにおいて、強誘電
体膜を成膜時、高温になる場合でも、白金に発生する圧
縮応力は１０００ＭＰａ以下に緩和することができ、前
記白金表面にヒロックが生じるのを防止できる。したが
って、情報蓄積用容量素子が安定に動作する強誘電体メ
モリが提供される。

【図面の簡単な説明】

【図１】本発明における第１の実施形態である強誘電体
メモリの要部の断面図である。

【図２】本発明における第２の実施形態である強誘電体
メモリの要部の断面図である。

【図３】本発明における第３の実施形態である強誘電体
メモリの要部の断面図である。

【図４】本発明における第３の実施形態である強誘電体
メモリの要部の断面図である。

【図５】本発明における強誘電体メモリの製造工程の一
部を示す断面図である。

【図６】従来の強誘電体メモリの要部の断面図である。

【図７】従来の強誘電体メモリ構造の場合の、強誘電体
膜形成過程における下部電極を構成する白金膜の内部応
力の温度依存性測定例を示す図である。

【図８】下部電極を構成するＰｔ膜表面にヒロックが発
生した場合の情報蓄積用容量素子の拡大図である。

【符号の説明】

１…シリコン基板、２…素子分離膜、３…ゲート酸化
膜、４…ゲート電極、５，６…拡散層、７…絶縁膜、８
…ビット線、９…絶縁膜、１０…多結晶シリコン、１
１，２１…応力緩和用導電性膜、１２…導電性膜、１３
…Ｐｔ膜、１４…強誘電体膜、１５…上部電極、１６…
絶縁膜、１７…下部電極、１８…情報蓄積用容量素子、
１９…応力緩和用膜、２０…応力緩和用絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (1)

【特許請求の範囲】
1. 【請求項１】下部電極に少なくとも白金膜を使用し、該
   白金膜上に接するように強誘電体膜を形成し、さらに該
   強誘電体膜上に上部電極膜が形成されている情報蓄積用
   容量素子が、Ｓｉ基板と直接あるいは導電性膜を介して
   電気的に接続している強誘電体メモリにおいて、前記下
   部電極が白金膜と他の導電性膜からなる少なくとも２層
   以上の積層構造からなり、前記下部電極の導電性膜の熱
   膨張係数が少なくともＳｉ基板より大きく、好ましくは
   白金より大きな値を持つ材料とすることを特徴とする強
   誘電体メモリ。