JPH1197636A

JPH1197636A - 強誘電体メモリおよびその製造方法

Info

Publication number: JPH1197636A
Application number: JP9250466A
Authority: JP
Inventors: Hiromi Shimazu; ひろみ島津; Hideo Miura; 英生三浦; Yukihiro Kumagai; 幸博熊谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-09-16
Filing date: 1997-09-16
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】情報蓄積用容量素子のリーク不良の発生を十分
に防止し安定的に動作させることができる強誘電体メモ
リを及びその製造方法を提供する。【解決手段】積層された白金膜１を備えた下部電極２
と、この下部電極２の白金膜１上に形成されＰＺＴ等か
らなる強誘電体膜３と、この強誘電体膜３上に形成され
た上部電極４とを有する情報蓄積用容量素子５が、Ｓｉ
基板６と電気的に接続されている。下部電極２は、白金
膜１より下方に設けられＳｉ基板６から白金膜１に作用
する応力を緩和する導電性の応力緩和膜８を備えてい
る。この応力緩和膜８は、その熱膨張係数がＳｉの熱膨
張係数（＝３×１０^-6［Ｋ^-1］）より大きい材料、好ま
しくは白金の熱膨張係数（＝９×１０^-6［Ｋ^-1］）より
大きい材料で形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリお
よびその製造方法に係わり、特に、白金膜と強誘電体膜
とを備えた情報蓄積用容量素子を有する強誘電体メモリ
に関する。

【０００２】

【従来の技術】近年、半導体装置の微細化にともない、
情報蓄積用容量素子の面積が減少し、容量の絶対値も減
少する傾向にある。この容量Ｃは、例えば平行平板電極
構造の場合には、誘電体の誘電率をε、電極の面積を
Ｓ、誘電体の膜厚（電極間の距離）をｄとして、Ｃ＝ε・Ｓ／ｄで決定される。情報蓄積用容量素子に使用される電極の
面積Ｓを増大することなく、容量を確保するためには、
誘電率εの高い誘電体を使用するか、誘電体の膜厚ｄを
薄くすることが必要である。しかしながら、誘電体の薄
膜化には限度があることから、容量確保のために誘電体
としてＰＺＴ（＝チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ_XＴ
ｉ_1-X）Ｏ₃）等の強誘電体を使用した強誘電体メモリが
提案されている。

【０００３】ここで、これらの強誘電体材料は酸化物で
あり、成膜は数百℃以上で行われるため、直接Ｓｉ基板
上には成膜できない。これは、もし直接Ｓｉ基板上に成
膜した場合には、成膜中あるいは後の工程においてシリ
コンと強誘電体材料との界面で酸化還元反応が起こる恐
れが大きいためである。したがって、強誘電体材料とシ
リコンとの界面に形成される下部電極としては、高温に
おいても酸化されにくい材料を用いる必要がある。ま
た、上記したＰＺＴ等の強誘電体材料は、ペロブスカイ
ト結晶構造であるときに高誘電率となる性質をもつが、
一般にこのペロブスカイト薄膜の結晶性は下地基板の影
響を大きく受けることが経験的に知られている。そのた
め、下部電極として用いる材料には、上記した高温での
耐酸化性に加え、ペロブスカイト薄膜をエピタキシャル
成長させるような結晶構造であることも要求されること
となるので、この点からも限定される。

【０００４】以上のような背景から、下部電極の材料と
してＰｔ（白金）を用いることが提案されている。その
ような構造の下部電極を備えた強誘電体メモリに関する
公知技術例としては、例えば、特開平３−２５６３５８
号公報、特開平５−１３７０８号、及び特開平５−１３
７２６号公報等がある。特開平３−２５６３５８号公報
には、チタン酸・ジルコン酸鉛（又はチタン酸鉛）によ
る強誘電体を用いた情報蓄積用容量素子の下部電極に、
Ｐｔを用いる構成が開示されている。特開平５−１３７
０８号公報及び特開平５−１３７２６号公報には、チタ
ン酸・ジルコン酸鉛（又はチタン酸鉛）による強誘電体
を用いた情報蓄積用容量素子のＰｔ下部電極とＳｉ基板
との間に絶縁性のほう素りんガラスからなる応力緩和用
の膜を成膜することにより、強誘電体膜の亀裂・剥離を
防止する構成が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記公
知技術には、以下の課題が存在する。すなわち、ペロブ
スカイト構造のＰＺＴ薄膜を形成するためには少なくと
も例えば約５００℃以上の高温が必要になるが、その高
温下でＰｔ下部電極上にＰＺＴなどの強誘電体薄膜を成
膜した場合、最終的な製品である情報蓄積用容量素子に
おけるリーク不良の発生を十分に防止するのが困難であ
った。

【０００６】本発明の目的は、情報蓄積用容量素子のリ
ーク不良の発生を十分に防止し安定的に動作させること
ができる強誘電体メモリを及びその製造方法を提供する
ことにある。

【０００７】

【課題を解決するための手段】

（１）上記目的を達成するために、本発明は、白金膜を
備えた下部電極と、この下部電極の前記白金膜上に形成
された強誘電体膜と、この強誘電体膜上に形成された上
部電極とを有する情報蓄積用容量素子が、Ｓｉ基板と電
気的に接続されている強誘電体メモリにおいて、前記下
部電極は、前記白金膜より下方に設けられ、前記Ｓｉ基
板から前記白金膜に作用する応力を緩和する導電性の応
力緩和膜を備えている。強誘電体メモリの情報蓄積用容
量素子を製造するときには、通常、まず白金膜を備えた
下部電極をシリコン酸化膜等からなる絶縁層を介してＳ
ｉ基板上に形成し、その白金膜上に強誘電体膜を形成
し、さらにこの強誘電体膜上に上部電極を形成すること
となる。ここで、強誘電体膜として例えばペロブスカイ
ト構造のＰＺＴ薄膜を用いる場合、約５００℃以上の高
温下で白金膜上に成膜を行うこととなるが、この際、Ｓ
ｉ基板や絶縁層を形成するシリコン酸化膜等に比べて白
金のほうが熱膨張量が大きいため、その昇温過程におい
て白金膜がＳｉ基板から相対的に圧縮熱応力を受けるこ
ととなり白金膜表面にヒロックが発生する。そのため、
その上にＰＺＴ薄膜を成膜するときにヒロックがＰＺＴ
薄膜を突き破って上部電極と電気的に接続してしまい、
リーク不良が発生する。本発明においては、白金膜より
下方に応力緩和膜を設けて、Ｓｉ基板等から白金膜に作
用する応力を緩和することにより、リーク不良の発生を
防止することができる。ここで、情報蓄積用容量素子は
Ｓｉ基板と電気的に接続されており、応力緩和膜を挟ん
で白金膜とＳｉ基板とが電気的に接続される必要があ
る。このとき、応力緩和膜を非導電性の材料で形成する
と、この下部電極とＳｉ基板との電気的接続のためにそ
の接続部分には応力緩和膜を設けることができなくな
る。そのため、その分白金膜の応力緩和が不十分にな
り、ヒロックによるリーク不良の発生を十分に防止する
ことができない。本発明においては、応力緩和膜を導電
性の膜とすることにより、下部電極とＳｉ基板との電気
的接続部分にも応力緩和膜を設けることができるので、
十分な応力緩和を行うことができる。したがって、ヒロ
ックによるリーク不良の発生を十分に防止することがで
きる。

【０００８】（２）上記（１）において、好ましくは、
前記応力緩和膜は、熱膨張係数がＳｉより大きい材料で
形成されている。これにより、白金膜と応力緩和膜との
熱膨張量の差を、白金膜とＳｉ基板との熱膨張量の差よ
りは小さくすることで、白金膜が受ける圧縮熱応力を低
減し、ヒロックの発生を防止できる。

【０００９】（３）上記（１）において、また好ましく
は、前記応力緩和膜は、熱膨張係数が白金より大きい材
料で形成されている。これにより、白金膜の熱膨張量よ
りも、応力緩和膜の熱膨張量のほうが大きくなるので、
白金膜が受ける圧縮熱応力を上記（２）よりもさらに低
減し、圧縮熱応力によるヒロックの発生をさらに確実に
防止できる。

【００１０】（４）上記（１）において、また好ましく
は、前記応力緩和膜は、ヤング率が白金より小さい材料
で形成されている。これにより、白金膜とＳｉ基板等と
の熱膨張量の差に起因して発生するひずみを、それらの
間に設けられた低ヤング率の応力緩和膜の変形によって
吸収することで、白金膜が受ける圧縮熱応力を低減し、
ヒロックの発生を防止できる。

【００１１】（５）上記（１）において、また好ましく
は、前記応力緩和膜のヤング率の値は、白金のヤング率
の１／１０以下である。

【００１２】（６）上記目的を達成するために、また本
発明は、白金膜を備えた下部電極をＳｉ基板上に形成
し、前記白金膜上に強誘電体膜を形成し、さらにその強
誘電体膜上に上部電極を形成することにより情報蓄積用
容量素子を形成する強誘電体メモリの製造方法におい
て、少なくとも前記強誘電体膜を成膜するより前に、前
記Ｓｉ基板の下面に、熱膨張係数がＳｉよりも小さい材
料からなる応力緩和膜を形成しておく。白金膜を備えた
下部電極をＳｉ基板上に形成し、その白金膜上に強誘電
体膜を形成し、さらにこの強誘電体膜上に上部電極を形
成するとき、強誘電体膜として例えばペロブスカイト構
造のＰＺＴ薄膜を用いる場合、約５００℃以上の高温下
で白金膜上に成膜を行うこととなる。この際、Ｓｉ基板
や絶縁層を形成するシリコン酸化膜等に比べて白金のほ
うが熱膨張量が大きいため、その昇温過程において白金
膜がＳｉ基板から相対的に圧縮熱応力を受けることとな
り白金膜表面にヒロックが発生する。そのため、その上
にＰＺＴ薄膜を成膜するときにヒロックがＰＺＴ薄膜を
突き破って上部電極と電気的に接続してしまい、リーク
不良が発生する。本発明においては、下部電極を形成し
た後に、Ｓｉ基板の下面に、熱膨張係数がＳｉよりも小
さい材料からなる応力緩和膜を形成しておく。これによ
り、この後に約５００℃以上の高温下で白金膜上に成膜
を行う際、Ｓｉ基板に比べて応力緩和膜のほうが熱膨張
量が小さいため、Ｓｉ基板の下面が応力緩和膜から相対
的に圧縮熱応力を受けることとなる。その結果、Ｓｉ基
板全体が強誘電体膜を形成した面側を凸部とするように
反るため、Ｓｉ基板の上面には引張方向の力が作用し相
対的に白金膜の熱膨張を助けることとなるので、上記し
た白金とＳｉ基板等との膨張量の差を十分に低減するこ
とができる。これにより、ヒロックによるリーク不良の
発生を十分に防止することができる。

【００１３】（７）上記（６）において、好ましくは、
前記応力緩和膜を、前記強誘電体膜の成膜温度より低い
成膜温度で形成する。応力緩和膜の成膜温度が強誘電体
膜の成膜温度よりも高い場合には、応力緩和膜で成膜し
た後に強誘電体膜を成膜するときには、温度が低下する
こととなるため、Ｓｉ基板の下面が応力緩和膜から相対
的に引張熱応力を受けることとなり、応力緩和作用を十
分に発揮することができない。そこで応力緩和膜の成膜
温度を強誘電体膜の成膜温度よりも低くすることによ
り、確実に応力緩和を行うことができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。本発明の第１の実施形態を図１
〜図５により説明する。本実施形態による強誘電体メモ
リの主要部の構造を表す断面図を図１に示す。この図１
に示す本実施形態の強誘電体メモリにおいては、積層さ
れた白金膜１を備えた下部電極２と、この下部電極２の
白金膜１上に形成されＰＺＴ（＝チタン酸ジルコン酸鉛
Ｐｂ（Ｚｒ_XＴｉ_1-X）Ｏ₃）等からなる強誘電体膜３
と、この強誘電体膜３上に形成された上部電極４とを有
する情報蓄積用容量素子５が、Ｓｉ基板６と電気的に接
続されている。

【００１５】下部電極２は、白金膜１より下方に設けら
れＳｉ基板６から白金膜１に作用する応力を緩和する導
電性の応力緩和膜８を備えている。この応力緩和膜８
は、その熱膨張係数がＳｉの熱膨張係数（＝３×１０^-6
［Ｋ^-1］）より大きい材料、好ましくは白金の熱膨張係
数（＝９×１０^-6［Ｋ^-1］）より大きい材料で形成され
ている。具体的には、例えば、Ａｌ、Ｃｕ、Ｃｕ合金、
Ｃｏ、あるいはＮｉ等を使用すればよい。また下部電極
２は、白金膜１と応力緩和膜８との間に、ＴｉＮ膜等の
導電性膜９を備えている。この導電性膜９は、白金膜１
とシリコン膜（例えば絶縁膜１０又は多結晶シリコン膜
１９（後述）等）との界面におけるシリサイド反応を防
止するバリア層として機能するものである。

【００１６】情報蓄積用容量素子５は、下部電極２が上
記構造となっていることにより、下から順に、応力緩和
膜８、導電性膜９、白金膜１、さらに強誘電体膜３、上
部電極４を積層した構造となっている。この情報蓄積用
容量素子５は、Ｓｉ基板６の主面のアクティブ領域に形
成されたメモリセル選択用ＭＯＳ（Metal Oxide Semico
nductor）型のトランジスタ７の上部に配置されてお
り、ＭＯＳトランジスタ７を覆う絶縁膜１０（後述）の
上部に絶縁膜１１で覆われるように形成されている。

【００１７】メモリセルのＭＯＳトランジスタ７は、ゲ
−ト酸化膜１２、ゲ−ト電極１３、及び一対の拡散層１
４及び１５（ソ−ス、ドレイン領域）で構成されてお
り、その上部全面には、例えばＢＰＳＧ〔Ｂｏｒｏｎ−
ｄｏｐｅｄＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａ
ｓｓ〕膜やＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜、あ
るいは化学気相蒸着法やスパッタ法で形成したシリコン
酸化膜や窒化膜等からなる上記絶縁膜１０が形成されて
いる。なお、各ＭＯＳトランジスタ７は、素子分離膜１
７によって互いに素子分離されている。ゲ−ト酸化膜１
２は、例えばシリコン酸化膜、窒化珪素膜あるいは強誘
電体膜あるいはこれらの積層構造から構成されている。
またゲ−ト電極１３は、例えば多結晶シリコン膜や金属
薄膜、あるいは金属シリサイド膜あるいはこれらの積層
構造から構成されている。このときゲ−ト電極１３の上
部および側壁には絶縁用の酸化シリコン膜１６が形成さ
れている。また、２つの拡散層１４，１５のうち一方の
拡散層１４にはビット線１８が接続されており、他方の
拡散層１５は、絶縁膜１０のコンタクトホール１０ａ内
に例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐ
ｏｓｉｔｉｏｎ；化学気相成長法）により形成された多
結晶シリコン膜１９を介し、情報蓄積用容量素子５の最
下層である応力緩和膜８に接続されている。

【００１８】次に、上記構成の本実施形態による強誘電
体メモリ構造の作用を以下に説明する。

【００１９】（１）応力緩和膜の配置による作用この作用を説明するための比較例を図２に示す。図１と
共通の部分には同一の符号を付す。図２において、この
比較例による強誘電体メモリは、図１の構造から応力緩
和膜８を除いた構成となっており、その他の点は同一構
造である。ここで、強誘電体メモリの情報蓄積用容量素
子５を製造するときには、通常、まず絶縁膜１０を介し
Ｓｉ基板６上に下部電極２を形成し、その下部電極２の
白金膜１上に強誘電体膜３を形成し、さらにこの強誘電
体膜３上に上部電極４を形成することとなる。ここで、
極力高誘電率とするために強誘電体膜３として例えばペ
ロブスカイト構造のＰＺＴ薄膜（以下適宜、ＰＺＴ薄膜
３と称する）を用いる場合、約５００℃以上の高温下で
白金膜１上に成膜を行うこととなるが、この際、上記比
較例による強誘電体メモリでは、情報蓄積用容量素子５
のリーク不良が発生する場合がある。本願発明者等は、
このリーク不良の発生について検討した結果、白金膜１
に発生するヒロックが原因であることを突き止めた。す
なわち、白金膜１を成膜後ＰＺＴ薄膜３の成膜のための
熱処理工程において、Ｓｉ基板６や絶縁膜１０を形成す
るシリコン酸化膜等に比べて白金膜１のほうが熱膨張係
数が大きく熱膨張量が大きいことに由来し、その昇温過
程において白金膜１がＳｉ基板６や絶縁膜１０から相対
的に圧縮熱応力を受けることとなる。本願発明者等は、
この熱処理行程における比較例の白金膜１内部に発生す
る圧縮応力を測定する実験を行った。その結果を図３に
示す。図３において、正の値が引張応力、負の値が圧縮
応力を表しており、温度上昇に連れて圧縮応力が増加す
る挙動を示し、その値は２００℃で約３８０ＭＰａ、４
００℃で約７９０ＭＰａに達する。そして、約５５０℃
での圧縮応力１０００ＭＰａ付近で、白金膜１表面にヒ
ロック１ａ（後述の図４参照）が発生して応力が開放さ
れはじめ、約７００℃ですべての応力が開放されて応力
の値はほぼ０となることがわかる。以上のようにしてＰ
ＺＴ薄膜３の成膜時の高温によって白金膜１にヒロック
１ａが発生する結果、その上にＰＺＴ薄膜３を成膜する
ときに、図４に示すように、ヒロック１ａの部分にはＰ
ＺＴ薄膜３が形成されず、ＰＺＴ薄膜３を突き破るよう
な形状となる。これによってＰＺＴ薄膜３が上部電極４
と電気的に接続してしまい、短絡（ショート）によるリ
ーク不良が発生し、容量としての安定動作が不可能にな
ることがわかった。したがって、リーク不良を防止する
ためには、ヒロック１ａの発生を防止すればよく、すな
わち白金膜１に発生する圧縮熱応力を約１０００ＭＰａ
に達しないようにすればよいことがわかった。本実施形
態による強誘電体メモリの情報蓄積用容量素子５におい
ては、白金膜１より下方に少なくともＳｉよりは膨張す
る応力緩和膜８を設けることにより、Ｓｉ基板６や絶縁
膜１０から白金膜１に作用する圧縮応力を緩和し、約１
０００ＭＰａに達しないようにすることができる。これ
により、ヒロック１ａの発生を防止し、リーク不良の発
生を防止することができる。なお、応力緩和膜８により
緩和される応力の絶対値は使用する膜の機械特性に依存
するが、約５００℃においても１０００ＭＰａに達しな
いように適宜膜の種類や膜厚を選択すれば良い。

【００２０】（２）応力緩和膜を導電性の膜とすること
による作用図１にも示したように、一般に、情報蓄積用容量素子５
はＳｉ基板６と電気的に接続されている。そのため、Ｓ
ｉ基板６や絶縁膜１０等から白金膜１に作用する圧縮応
力の緩和のために応力緩和膜８を設ける場合には、この
応力緩和膜８を挟んで白金膜１とＳｉ基板６とを電気的
に接続する必要がある。ここで、前述した特開平５−１
３７０８号公報及び特開平５−１３７２６号公報に開示
の構成のように、応力緩和膜８を非導電性の材料で形成
すると、この白金膜１とＳｉ基板６との電気的接続を確
保するために、その接続部分には応力緩和膜８を設ける
ことができなくなる。そのため、その分白金膜１の応力
緩和が不十分になり、ヒロック１ａによるリーク不良の
発生を十分に防止することができない。これに対し、本
実施形態による強誘電体メモリの情報蓄積用容量素子５
においては、応力緩和膜８を導電性の膜とすることによ
り、多結晶シリコン膜１９を介した下部電極２とＳｉ基
板６との電気的接続部分２０にも応力緩和膜８を設ける
ことができるので、十分な応力緩和を行うことができ
る。したがって、ヒロック１ａによるリーク不良の発生
を十分に防止することができる。

【００２１】以上説明したように、本実施形態によれ
ば、ヒロック１ａによるリーク不良の発生を十分に防止
することができる。したがって、強誘電体メモリの安定
的な動作を確保できる。このとき、応力緩和膜８の熱膨
張係数を白金より大きくすれば、白金膜１の熱膨張量よ
りも応力緩和膜８の熱膨張量のほうが大きくなって、白
金膜１が受ける圧縮熱応力をさらに低減し、圧縮熱応力
によるヒロック１ａの発生をさらに確実に防止できる。
また、白金膜１表面にヒロック１ａを発生させることな
く強誘電体膜３の成膜温度を高温化し、あるいは現状の
成膜温度におけるプロセスマージンを確保することがで
きる。すなわち、成膜プロセスの安定化を図ることがで
きる効果もある。

【００２２】なお、上記第１の実施形態においては、下
部電極２において、下から、応力緩和膜８、導電性膜
９、白金膜１の順に積層したが、これに限られず、図５
に示すように、導電性膜９、応力緩和膜８、白金膜１の
順に積層しても良い。要は、応力緩和膜８が白金膜１よ
りも下方（Ｓｉ基板６側）に設けられれば足り、これら
の場合も同様の効果を得る。

【００２３】本発明の第２の実施形態を図６により説明
する。図６は、本実施形態による強誘電体メモリの主要
部の構造を表す断面図であり、第１の実施形態と共通の
部分には同一の符号を付している。図６において、本実
施形態による強誘電体メモリは、第１の実施形態による
図１の構造における応力緩和膜８を、ヤング率が白金よ
り小さい材料で形成された応力緩和膜２０８に置き換え
たものである。このときの応力緩和膜２０８のヤング率
は、白金のヤング率よりも一桁以上小さい、すなわち白
金のヤング率の１／１０以下であることが好ましい。具
体的には、応力緩和膜２０８として例えば導電性ポリイ
ミド膜等の高分子膜等を使用すればよい。その他の構造
は、第１の実施形態とほぼ同様である。

【００２４】本実施形態による作用効果は、上記第１の
実施形態の（１）で説明した応力緩和膜の配置による作
用の原理が若干異なる。すなわち、ＰＺＴ薄膜３の成膜
時の昇温過程において白金膜１とＳｉ基板６や絶縁膜１
０等との熱膨張係数差に起因して発生するひずみを、そ
れらの間に設けられた低ヤング率の応力緩和膜２０８が
変形によって吸収することにより、白金膜１に発生する
圧縮熱応力を低減し、ヒロック１ａの発生を防止する。
なお、（２）応力緩和膜を導電性の膜とすることによる
作用については第１の実施形態と同様である。

【００２５】本実施形態によっても、第１の実施形態と
同様、ヒロック１ａによるリーク不良の発生を十分に防
止することができるので、強誘電体メモリの安定的な動
作を確保できる効果を得る。

【００２６】なお、上記第２の実施形態においては、下
部電極２において、下から、応力緩和膜２０８、導電性
膜９、白金膜１の順に積層したが、これに限られない。
すなわち、先に図５に示した構造と同様、導電性膜９、
応力緩和膜２０８、白金膜１の順に積層しても良い。こ
の場合も同様の効果を得る。

【００２７】また、上記第１及び第２の実施形態におい
ては、情報蓄積用容量素子５の下部電極２の下部に形成
される応力緩和膜８（又は２０８）とＳｉ基板６とが多
結晶シリコン膜１９を介して接続したが、接続のための
材料はこれに限定されるものではなく、金属薄膜、金属
シリサイド膜、あるいは導電性高分子膜あるいは多結晶
シリコン膜も含めてこれらの複数材料からなる積層構造
であっても構わない。また、Ｓｉ基板６と応力緩和用膜
８（又は２０８）とが直接接する構造、すなわちＭＯＳ
トランジスタ７を覆う絶縁膜１０のコンタクトホール１
０ａ内に、各膜８（又は２０８），９，１等が縦断面馬
蹄形状に入り込むような構造としても良い。これらの場
合も同様の効果を得る。

【００２８】本発明の第３の実施形態を図７〜図１０に
より説明する。本実施形態は、情報蓄積用容量素子のリ
ーク不良の発生を十分に防止して安定的な動作を可能と
する強誘電体メモリの製造方法の実施形態である。本実
施形態による製造方法で製造される強誘電体メモリの主
要部の構造を図７に示す。第１の実施形態と共通の部分
には同一の符号を付している。図７において、この強誘
電体メモリは、図１の構造から応力緩和膜８を除いた構
成となっており、その他の点は同一構造である。

【００２９】本実施形態の要部は、この強誘電体メモリ
の製造手順にある。以下、その製造手順を、第１工程〜
第４工程まで順を追って説明する。なお、特に断らない
限り、各手順における各作業は公知の方法によって行
う。（Ｉ）第１工程（トランジスタ形成工程）この工程は、通常のトランジスタ形成工程と同様であ
る。すなわちまず、Ｓｉ基板６の主面を、素子分離膜１
７によってアクティブ領域と素子分離領域に区別する。
その後、Ｓｉ基板６のアクティブ領域に、例えばシリコ
ン酸化膜、窒化珪素膜あるいは強誘電体膜あるいはこれ
らの積層構造からなるゲート酸化膜１２及びゲート電極
１３を形成する。次に、ゲート電極１３と素子分離膜１
７をマスクにしてＳｉ基板６に不純物を注入し、拡散層
１４，１５を形成する。そして、ゲート電極１３及び拡
散層１４，１５上に酸化シリコン１６を形成した後、拡
散層１４と電気的に接するようにビット線１８を形成す
る。これにより、メモリセルのＭＯＳトランジスタ７が
完成する。以上の第１工程が終了した状態を図８に示
す。

【００３０】（II）第２工程（下部電極形成工程）この工程では、まず、上記第１工程で各種素子を形成し
たＳｉ基板６の上全面に、例えばＢＰＳＧ〔Ｂｏｒｏｎ
−ｄｏｐｅｄＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌ
ａｓｓ〕膜やＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜、
あるいは化学気相蒸着法やスパッタ法で形成したシリコ
ン酸化膜や窒化膜等からなる絶縁膜１０を形成する。そ
の後、この絶縁膜１０にコンタクトホール１０ａを形成
する。そして、絶縁膜１０の上面、コンタクトホール１
０ａ内部の側壁、およびコンタクトホール１０ａ底面の
拡散層１５に接するように、例えばＣＶＤ（Ｃｈｅｍｉ
ｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ；化学気相成
長法）により多結晶シリコン膜１９を堆積し、コンタク
トホール１０ａ内部をこの多結晶シリコン膜１９によっ
て埋める。なお、多結晶シリコン膜１９はこれに限定さ
れるものではなく、導電性材料であれば金属、金属シリ
サイド、あるいは高分子あるいは多結晶シリコンも含め
た複数の材料から成る積層構造であっても構わない。そ
の後、絶縁膜１０の上面に堆積した多結晶シリコン膜１
９をエッチングなどによって除去する。そして、絶縁膜
１０の上面及び多結晶シリコン膜１９の上面に、多結晶
シリコン膜１９に電気的に接するように、導電性膜９を
成膜する。さらにその後、導電性膜９に接するように白
金膜１を成膜し、これによって下部電極２が完成する。
以上の第２工程が終了した状態を図９に示す。

【００３１】（III）第３工程（応力緩和膜形成・強誘
電体膜形成工程）この工程では、まず、上記第２工程で下部電極を上部に
形成したＳｉ基板６の下面（裏面）に、応力緩和膜３０
８を形成する。このとき、応力緩和膜３０８の材料とし
て、シリコンの熱膨張係数（＝３×１０^-6［Ｋ^-1］）よ
りも熱膨張係数が小さい材料（例えば、ＳｉＮ等）を用
いる。なおこのとき、応力緩和膜３０８の形成温度は、
のちの強誘電体膜３の成膜温度よりも低いことが好まし
い。これは、以下の理由による。すなわち、応力緩和膜
３０８の成膜温度が強誘電体膜３の成膜温度よりも高い
場合には、応力緩和膜３０８で成膜した後に強誘電体膜
３を成膜するときに温度が低下することとなるため、Ｓ
ｉ基板６の下面が応力緩和膜３０８から相対的に引張熱
応力を受けることとなり、応力緩和作用を十分に発揮す
ることができない。そこで応力緩和膜３０８の成膜温度
を強誘電体膜３の成膜温度よりも低くすることにより、
確実に応力緩和を行うことができる。

【００３２】応力緩和膜３０８を形成した後、白金膜１
１に接するように、ＰＺＴ（＝チタン酸ジルコン酸鉛Ｐ
ｂ（Ｚｒ_XＴｉ_1-X）Ｏ₃）等からなる強誘電体膜３を成
膜する。このとき、強誘電体膜３の成膜はＰＺＴ膜の結
晶化を促すため５００℃以上、好ましくは６００℃以上
の温度で成膜する。以上の第３工程が終了した状態を図
１０に示す。

【００３３】（IV）第４工程（最終工程）この工程では、まず、Ｓｉ基板６裏面の応力緩和膜３０
８をエッチング等により除去する。その後、強誘電体膜
３に接するように上部電極４を形成し、これによって情
報蓄積用容量素子５が完成する。そして、この情報蓄積
用容量素子５を覆うように絶縁膜１０の上部に全面に絶
縁膜１１を形成する。先に示した図７は、ここまでの工
程が終了した状態にほぼ相当する。その後、所望の工程
を行い、半導体装置が完成する。例えば、一層目の配線
および絶縁膜を形成した後、必要に応じて、二層目以降
の配線および絶縁膜の形成が行われ、ＭＯＳトランジス
タ構造が完成する。なお、最初に形成する配線層の数は
一層に限定されるものではなく、二層以上でも良い。

【００３４】以上の工程において、第２工程は、白金膜
を備えた下部電極をＳｉ基板上に形成する手順に相当
し、第３工程は、強誘電体膜を成膜する前に、Ｓｉ基板
の下面に、熱膨張係数がＳｉよりも小さい材料からなる
応力緩和膜を形成しておく手順と、白金膜上に強誘電体
膜を形成する手順とに相当し、第４工程は、強誘電体膜
上に上部電極を形成することにより情報蓄積用容量素子
を形成する手順に相当する。

【００３５】次に、上記構成の本実施形態による強誘電
体メモリの製造方法の作用を以下に説明する。本実施形
態の強誘電体メモリの製造方法においては、第２工程で
白金膜１を備えた下部電極２をＳｉ基板６上に形成し、
第３工程でその白金膜１上にＰＺＴ薄膜からなる強誘電
体膜３を形成し、さらにこの強誘電体膜３上に上部電極
４を形成する。ここで、第３工程のＰＺＴ薄膜３の成膜
の際には、約５００℃以上の高温下で白金膜１上に成膜
を行うこととなるが、Ｓｉ基板６や絶縁膜１０を形成す
るシリコン酸化膜等に比べて白金のほうが熱膨張量が大
きいため、その昇温過程において白金膜１がＳｉ基板６
や絶縁膜１０等から相対的に圧縮熱応力を受けることと
なり白金膜１表面にヒロック１ａが発生する場合がある
（図４参照）。そのため、その上にＰＺＴ薄膜３を成膜
するときにヒロック１ａがＰＺＴ薄膜３を突き破って上
部電極４と電気的に接続してしまい、リーク不良が発生
する可能性がある。本実施形態においては、第３工程に
おいて、下部電極２を形成した後に、Ｓｉ基板６の下面
に、熱膨張係数がＳｉよりも小さい材料からなる応力緩
和膜３０８を形成しておく。これにより、この後に約５
００℃以上の高温下で白金膜１上に成膜を行う際、Ｓｉ
基板６に比べて応力緩和膜３０８のほうが熱膨張量が小
さいため、Ｓｉ基板６の下面が応力緩和膜３０８から相
対的に圧縮熱応力を受けることとなる。その結果、Ｓｉ
基板６全体が、強誘電体膜３を形成した面側（上面側）
を凸部とするように反るため、Ｓｉ基板６の上面には引
張方向の力が作用し相対的に白金膜１の熱膨張を助ける
こととなる。これにより、上記した白金膜１とＳｉ基板
６等との膨張量の差を十分に低減することができるの
で、ヒロック１ａによるリーク不良の発生を十分に防止
することができる。

【００３６】以上説明したように、本実施形態によって
も、第１及び第２実施形態同様、ヒロック１ａによるリ
ーク不良の発生を十分に防止することができる。したが
って、強誘電体メモリの安定的な動作を確保できる。ま
た、第１及び第２実施形態のように白金膜１の下方に応
力緩和膜８，２０８を形成する場合、白金膜１の結晶性
に悪影響を与える可能性が皆無とはいえない。しかしな
がら本実施形態によれば、白金膜１の下方に応力緩和膜
を形成しないので、このような可能性をなくすことがで
きるという効果もある。さらに、本実施形態によれば、
応力緩和膜３０８の形成厚さを適宜調整することによ
り、応力緩和の程度を所望に制御できるという効果もあ
る。

【００３７】なお、上記第３の実施形態においては、下
部電極２を形成する第２工程の後、Ｓｉ基板６の裏面に
応力緩和膜３０８を形成したが、この応力緩和膜３０８
の形成は、このときに限定されるものではない。すなわ
ち、応力緩和膜３０８の形成は、少なくとも強誘電体膜
３を成膜する前であれば足りる。また、応力緩和膜３０
８の除去は上部電極４の形成前に終了させたが、これに
限られるものでもなく、強誘電体膜３の成膜後であれ
ば、いつ行ってもよい。これらの場合も同様の効果を得
る。

【００３８】

【発明の効果】本発明によれば、Ｓｉ基板等から白金膜
に作用する応力を十分に緩和することができるので、ヒ
ロックによるリーク不良の発生を十分に防止することが
できる。したがって、強誘電体メモリの安定的な動作を
確保できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による強誘電体メモリ
の主要部の構造を表す断面図である。

【図２】作用を説明するための比較例による強誘電体メ
モリの主要部の構造を表す断面図である。

【図３】熱処理行程における比較例の白金膜内部に発生
する圧縮応力を測定する実験結果を示す図である。

【図４】ヒロックによるリーク不良の発生を説明するた
めの図である。

【図５】下部電極における積層順序を変えた変形例を示
す図である。

【図６】本発明の第２の実施形態による強誘電体メモリ
の主要部の構造を表す断面図である。

【図７】本発明の第３の実施形態による製造方法で製造
される強誘電体メモリの主要部の構造を表す断面図であ
る。

【図８】トランジスタ形成工程が終了した状態を示す図
である。

【図９】下部電極形成工程が終了した状態を示す図であ
る。

【図１０】応力緩和膜形成・強誘電体膜形成工程が終了
した状態を示す図である。

【符号の説明】

１白金膜２下部電極３強誘電体膜４上部電極５情報蓄積用容量素子６Ｓｉ基板８応力緩和膜２０８応力緩和膜３０８応力緩和膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】白金膜を備えた下部電極と、この下部電極
の前記白金膜上に形成された強誘電体膜と、この強誘電
体膜上に形成された上部電極とを有する情報蓄積用容量
素子が、Ｓｉ基板と電気的に接続されている強誘電体メ
モリにおいて、前記下部電極は、前記白金膜より下方に設けられ、前記
Ｓｉ基板から前記白金膜に作用する応力を緩和する導電
性の応力緩和膜を備えていることを特徴とする強誘電体
メモリ。
【請求項２】請求項１記載の強誘電体メモリにおいて、
前記応力緩和膜は、熱膨張係数がＳｉより大きい材料で
形成されていることを特徴とする強誘電体メモリ。
【請求項３】請求項１記載の強誘電体メモリにおいて、
前記応力緩和膜は、熱膨張係数が白金より大きい材料で
形成されていることを特徴とする強誘電体メモリ。
【請求項４】請求項１記載の強誘電体メモリにおいて、
前記応力緩和膜は、ヤング率が白金より小さい材料で形
成されていることを特徴とする強誘電体メモリ。
【請求項５】請求項１記載の強誘電体メモリにおいて、
前記応力緩和膜のヤング率の値は、白金のヤング率の１
／１０以下であることを特徴とする強誘電体メモリ。
【請求項６】白金膜を備えた下部電極をＳｉ基板上に形
成し、前記白金膜上に強誘電体膜を形成し、さらにその
強誘電体膜上に上部電極を形成することにより情報蓄積
用容量素子を形成する強誘電体メモリの製造方法におい
て、少なくとも前記強誘電体膜を成膜するより前に、前記Ｓ
ｉ基板の下面に、熱膨張係数がＳｉよりも小さい材料か
らなる応力緩和膜を形成しておくことを特徴とする強誘
電体メモリの製造方法。
【請求項７】請求項６記載の強誘電体メモリの製造方法
において、前記応力緩和膜を、前記強誘電体膜の成膜温
度より低い成膜温度で形成することを特徴とする強誘電
体メモリの製造方法。