KR100914443B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

커버막(11)을 형성한 후, 반도체 기판(1)의 배면의 연마를 행한다. 다음에, 스퍼터링법 등에 의해 반도체 기판(1)의 배면에, 예를 들면, 두께가 20nm 내지 50nm 정도의 알루미나막(12)을 형성한다. 이때, 알루미나막(12)의 형성 방법 및 두께 등을 조정함으로써, 반도체 기판(1)의 휘어짐 상태를 조정하는 것이 가능하다. 이와 같은 방법에 의하면, 알루미나막(12)의 형성 방법 및 두께 등을 조정함으로써, 반도체 기판(1)의 휘어짐 상태를 조정하여 데이터 리텐션 불량이 생기기 어렵게 할 수 있다. 또한, 알루미나막(12)의 존재에 의해, 반도체 기판(1)의 배면 측으로부터의 수분 등의 침입을 억제할 수 있다.
반도체 기판, 커버막, 알루미나막, 스퍼터링법

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 강유전체 커패시터를 구비한 강유전체 메모리에 있어서는, 데이터 리텐션(retention) 불량의 회피 및 내습성의 향상이 요구되고 있다.
그러나, 종래의 구조에서는, 충분히 데이터 리텐션 불량을 회피할 수 없는 것이 현재의 상태이다. 또한, 금후 더 박형화된 경우에 내습성을 충분히 확보하지 못할 우려가 있다.
특허문헌 1 : 일본국 공개특허 제2003-229542호 공보
특허문헌 2 : 일본국 공개특허 제2003-297947호 공보
특허문헌 3 : 일본국 공개특허 제2001-210798호 공보
특허문헌 4 : 일본국 공개특허 제2001-111007호 공보
본 발명의 목적은, 데이터 리텐션 불량을 보다 확실하게 회피할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
이것에 대응하기 위하여, 강유전체 커패시터의 상방에 내습성의 막을 설치하는 것이 고려된다. 그러나, 이것에서는 데이터 리텐션 특성이 불충분한 실험 결과가 얻어졌다. 본원 발명자는, 상기 과제를 해결하기 위하여 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 가지 형태를 생각해냈다.
본 발명에 따른 반도체 장치에는, 반도체 기판과, 상기 반도체 기판의 상방에 형성된 강유전체 커패시터와, 상기 반도체 기판의 배면에 형성된 막이 설치되어 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 상방에 강유전체 커패시터를 형성한 후, 상기 반도체 기판의 배면을 연마한다. 그리고, 상기 반도체 기판의 평면에 막을 형성한다.
도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2b는 도 2a에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2c는 도 2b에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2d는 도 2c에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2e는 도 2d에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 3은 반도체 기판의 휘어짐 상태의 변화를 나타내는 도면.
도 4는 스위칭 전하량의 측정 결과를 나타내는 그래프.
도 5a는 시료의 구조를 나타내는 단면도.
도 5b는 다른 시료의 구조를 나타내는 단면도.
이하, 본 발명의 실시예에 대해서, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은, 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는, 일 방향으로 연장되는 복수 개의 비트선(103), 및 비트선(103)이 연장되는 방향에 대하여 수직한 방향으로 연장되는 복수 개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자와 정합하도록 하고, 본 실시예에 따른 강유전체 메모리의 복수 개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 커패시터(기억부)(101) 및 MOS 트랜지스터(스위칭부)(102)가 설치되어 있다.
MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한쪽 소스·드레인은 비트선(103)에 접속되고, 다른 쪽 소스· 드레인은 강유전체 커패시터(101)의 한쪽 전극에 접속되어 있다. 그리고, 강유전체 커패시터(101)의 다른 쪽 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은, 그것들이 연장되는 방향과 동일한 방향에 배열되는 복수 개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 마찬가지로, 각 비트선(103)은, 그것이 연장되는 방향과 동일한 방향에 배열되는 복수 개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은, 각각 행 방향, 열 방향으로 불리는 경우가 있다. 단, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는, 상술한 것에 한정되지 않는다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
다음에, 본 발명의 실시예에 대해서 설명한다. 단, 여기에서는, 편의상, 강유전체 메모리의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2e는, 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
본 실시예에 있어서는, 우선, 도 2a에 나타낸 바와 같이, Si 기판 등의 반도체 기판(1)의 표면에, 소자 활성 영역을 구획하는 소자 분리 절연막(2)을, 예를 들면 로코스(LOCOS:Loca1 Oxidation of Silicon)법에 의해 형성한다. 다음에, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내(內) 및 상(上) 등에, 복수의 트랜지스터(3)를 형성한다. 복수의 트랜지스터(3)의 일부가 도 1 중의 MOS 트랜지스 터(102)에 상당한다. 다음에, 전면(全面)에, 실리콘 산질화막(14)을, MOSFET를 덮도록 하여 형성하고, 또한 전면에 실리콘 산화막(4)을 층간 절연막으로서 형성한다. 실리콘 산질화막(14)은, 실리콘 산화막(4)을 형성할 때의 게이트 절연막 등의 수소 열화를 방지하기 위하여 형성되어 있다. 실리콘 산화막(4)으로서는, 예를 들면 CVD법에 의해, 두께가 700nm 정도의 TEOS(tetraethylorthosilicate)막을 형성한다.
그 후, 실리콘 산화막(4) 상에, 하부 전극, PZT막 등의 강유전체막 및 상부 전극을 구비한 강유전체 커패시터(5)를 형성한다. 이 강유전체 커패시터(5)는 도 1 중의 강유전체 커패시터(101)에 상당한다. 이어서, 강유전체 커패시터(5)를 덮는 층간 절연막(6)을 형성한다.
다음에, 도 2b에 나타낸 바와 같이, 층간 절연막(6) 상에, 다층 배선(7) 및 층간 절연막(8)을 형성한다. 그리고, 도 2c에 나타낸 바와 같이, 전면에 Si 산화막(9) 및 Si 질화막(10)을 순차적으로 형성함으로써, 커버막(11)을 형성한다. 그 후, 패드용의 개구부(도시 생략)를 커버막(11)에 형성한다.
이어서, 도 2d에 나타낸 바와 같이, 반도체 기판(1)의 배면의 연마를 행한다. 이것은, 두께의 조정 및 배면에 부착된 물질의 제거를 목적으로 한 것이다.
그 후, 도 2e에 나타낸 바와 같이, 스퍼터링법 등에 의해, 반도체 기판(1)의 배면에, 예를 들면 두께가 20nm 내지 50nm 정도의 알루미나막(12)을 형성한다. 이때, 알루미나막(12)의 형성 방법 및 두께를 조정함으로써, 반도체 기판(1)의 휘어짐 상태를 조정하는 것이 가능하다. 대부분의 경우, 반도체 소자가 형성된 표면이 볼록하게 되도록 휘어져 있을 때보다도, 표면이 오목하게 되도록 휘어져 있을 때 쪽이, 양호한 특성을 얻기 쉽고, 또한, 데이터 리텐션 불량이 생기기 어렵다.
이와 같은 본 실시예에 의하면, 알루미나막(12)의 형성 방법 및 두께 등을 조정함으로써, 반도체 기판(1)의 휘어짐 상태를 조정하여 데이터 리텐션 불량이 생기기 어렵게 할 수 있다. 즉, 도 3에 나타낸 바와 같이, 배면의 연마 후에, 트랜지스터(3) 등이 형성되어 있는 반도체 기판(1)(반도체 웨이퍼(20))의 표면(21)이 볼록, 배면(22)이 오목하게 되어 있는 경우에, 알루미나막(12)을 형성함으로써, 표면(21)이 오목, 배면이 볼록하게 되도록 휘어짐 상태를 조정할 수 있다. 또한, 알루미나막(12)의 존재에 의해, 반도체 기판(1)의 배면 측으로부터의 수분 등의 침입을 억제할 수 있다. 따라서, 반도체 기판(1)의 박형화의 요청이 있었던 경우에도, 그것에 따르는 내습성의 저하를 억제할 수 있다.
다음에, 본원 발명자가 행한 실험의 결과에 대해서 설명한다. 여기에서는, 3종류의 강유전체 커패시터의 패턴을 설정하고, 패턴마다 2종류의 시료를 제작했다. 한쪽 시료(웨이퍼 No. A)는, 배면에 알루미나막이 형성되고 있지 않고, 또한, 표면이 볼록하게 되어 있는 것이다. 다른 쪽 시료(웨이퍼 No. B)는, 이 한쪽 시료에 대하여 배면에 알루미나막을 형성하고, 표면을 오목하게 한 것이다. 그리고, 이들 시료에 대하여 스위칭 전하량(QSW)의 측정을 행했다. 이 결과를 도 4에 나타낸다. 또한, 패턴 1은, 1변의 길이가 50μm의 정방형(평면형상)인 강유전체 커패시터를 배치한 것이다. 패턴 2는, 1변의 길이가 1.2μm의 정방형(평면형상)인 복 수의 강유전체 커패시터를 어레이 형상으로 배치한 것이다. 패턴 3은, 1변의 길이가 1.2μm의 정방형(평면형상)에서 복수의 강유전체 커패시터를 지그재그 격자 형상으로 배치한 것이다.
도 4에 나타낸 바와 같이, 본 발명의 실시예에 따른 웨이퍼 No. B에서는, 웨이퍼 No. A보다도 편차가 작아졌다.
본원 발명자는, 알루미나막과 내습성의 관계에 관해서도 실험을 행했다. 여기에서는, 2종류의 시료를 제작했다. 한쪽 시료는, 도 5a에 나타낸 바와 같이, 강유전체 커패시터(5)를 덮는 알루미나막(32) 및 층간 절연막(6) 중에 개재(介在)하는 알루미나막(31)을 포함하는 것이다. 다른 쪽 시료는, 도 5b에 나타낸 바와 같이, 알루미나막(32)은 포함하지만 알루미나막(31)을 포함하지 않는 것이다. 그리고, 이들 시료에 대하여 신뢰성에 관한 시험을 행했다
이 신뢰성에 관한 시험에서는, 기압, 온도 및 습도 등의 환경조건을 2종류 설정하고, 각각에 있어서 상기 2종류의 시료가 어느 정도의 시간까지 정상적으로 동작할 수 있는지 조사했다.
제 1 조건에서는, 도 5a에 나타낸 시료(알루미나막(31) 있음)에서는, 168시간, 672시간 중 어느 쪽 경과 시간에서도, 제작한 5개의 시료 전부가 정상으로 동작했다. 한편, 도 5b에 나타낸 시료(알루미나막(31) 없음)에서는, 168시간 경과한 후의 시험에서는, 제작한 5개의 시료 중 1개가 정상으로 동작하지 않았다. 또한, 672시간 경과한 후의 시험에서는, 3개의 시료가 정상으로 동작하지 않았다.
제 2 조건에서는, 도 5a에 나타낸 시료(알루미나막(31) 있음)에서는, 168시 간, 504시간 중 어느 쪽 경과 시간에서도, 제작한 22개의 시료 전부가 정상으로 동작했다. 또한, 840시간의 경과 시간에서도, 제작한 7개의 시료 전부가 정상으로 동작했다. 한편, 도 5b에 나타낸 시료(알루미나막(31) 없음)에서는, 168시간 경과한 후의 시험에서는, 제작한 38개의 시료 중 3개가 정상으로 동작하지 않았다. 또한, 504시간 경과한 후의 시험에서는, 15개의 시료가 정상으로 동작하지 않았다.
이들 시험 결과로부터, 알루미나막(31)이 존재함으로써, 내습성이 높아지고 있음이 확인되었다. 또한, 알루미나막(31)은 반도체 기판의 표면 측에 형성된 것이지만, 배면에 형성된 알루미나막도 마찬가지로 내습성의 향상에 기여하는 것이라고 생각된다.
다음에, 반도체 기판의 배면에 형성하는 막의 종류 및 두께 등과 휘어짐 상태의 변화의 관계에 대해서 행한 실험 결과에 대해서 설명한다.
여기에서는, 반도체 기판의 배면에 막을 형성한 후, 반도체 기판에 작용하고 있는 응력을 광학적으로 측정했다. 이 결과를 표 1에 나타낸다. 또한, 표 1 중의 응력의 값이 마이너스인 경우에는, 반도체 기판의 표면이 볼록하게 되고, 플러스인 경우에는, 표면이 오목하게 되어 있었다.
[표 1]
막 종류 막 두께(nm) 응력 비고
Si 산질화막 1500 -2.0±1.O×109dyne/cm2
Si 산질화막 2600 -1.5±0.5×109dyne/cm2
Si 산질화막 100 -1.5±0.5×109dyne/cm2
Si 질화막 350 -2.0±1.O×109dyne/cm2
Al막 500 +5.0±0.5×109dyne/cm2
알루미나막 20 -1.8±1.O×109dyne/cm2 어닐링 없음
알루미나막 20 +8.5±1.O×108dyne/cm2 어닐링 있음
알루미나막 50 +5.4±0.4×109dyne/cm2 어닐링 없음
표 1에 나타낸 바와 같이, 반도체 기판의 배면에 실리콘 산질화막 또는 실리콘 질화막을 형성한 경우에는, 그 막 두께에 관계없이 응력이 마이너스 값이 되었다. 즉, 표면이 볼록하게 되어, 산(山) 형상의 휘어짐이 생겼다. 한편, Al막을 형성한 경우에는, 응력이 플러스 값이 되었다. 즉, 표면이 오목하게 되어, 공기(空器) 형상의 휘어짐이 생겼다.
또한, 알루미나막을 형성한 경우에는, 막 두께 및 어닐링의 유무에 의해 휘어짐의 방향이 상이했다. 예를 들면, 동일한 두께(20nm)의 알루미나막을 형성한 경우에는, 알루미나막의 형성 후에 어닐링을 행하고 있지 않은 시료에서는, 응력의 값이 마이너스로 되어 표면이 볼록(산 형상)하게 된 것에 대하여, 알루미나막의 형성 후에 어닐링을 행한 시료에서는, 응력의 값이 플러스로 되어 표면이 오목(공기 형상)하게 되었다. 또한, 어닐링을 행하지 않은 경우에도, 막 두께가 20nm인 시료에서는, 응력의 값이 마이너스로 되어 표면이 볼록(산 형상)하게 된 것에 대하여, 막 두께가 50nm인 시료에서는, 응력의 값이 플러스로 되어 표면이 오목(공기 형상) 하게 되었다.
이와 같이, 반도체 기판의 배면에 형성하는 막의 종류 및 두께 등에 따라 휘어짐 상태를 조정할 수 있다. 상술한 바와 같이, 대부분의 경우, 반도체 기판의 표면이 오목하게 되며, 산 형상으로 휘어져 있을 때가 양호한 특성을 얻을 수 있다. 단, 이후, 공기 형상으로 휘어지게 하는 편이 바람직하다고 할 수 있는 상황이 발생한 경우에도, 막의 종류 및 두께 등을 적당하게 조정함으로써 대응할 수 있다.
또한, 강유전체막으로서는, PZT(PbZr1 - xTixO3)막, PZT막에 La, Ca, Sr, Si 등을 미량 첨가한 막 등의 페로브스카이트(perovskite) 구조의 화합물막이나, (SrBi2TaxNb1-xO9)막, Bi4Ti2O12막 등의 Bi층상계 구조의 화합물막을 이용하여도 된다. 또한, 강유전체막의 형성 방법은 특별하게 한정되는 것이 아니라, 졸겔법, 스퍼터링법, MOCVD법 등에 의해 강유전체막을 형성할 수 있다.
이상에서 상세하게 설명한 바와 같이, 본 발명에 의하면, 반도체 기판의 배면에 형성된 막에 의해 반도체 기판의 휘어짐 상태가 조정된다. 이 결과, 데이터 리텐션 불량을 보다 확실하게 회피할 수 있다.

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판의 상방에 형성된 강유전체 커패시터와,
    상기 반도체 기판의 배면에 형성된 두께가 20nm 내지 50nm의 알루미나막과,
    상기 강유전체 커패시터의 상방에 형성된 알루미나막을 구비하며,
    상기 반도체 기판은, 표면이 오목하게 되도록 휘어져 있는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판의 상방에 강유전체 커패시터를 형성하는 공정과,
    상기 강유전체 커패시터의 상방에 알루미나막을 형성하는 공정과,
    상기 반도체 기판의 배면을 연마하는 공정과,
    상기 반도체 기판의 배면에 두께가 20nm 내지 50nm의 알루미나막을 형성함으로써, 상기 반도체 기판을 표면이 오목하게 되도록 휘어지게 하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 강유전체 커패시터는,
    PbZr1-xTixO3막과,
    PbZr1-xTixO3막에 La, Ca, Sr 및 Si로 이루어진 그룹으로부터 선택된 적어도 일종을 첨가한 막과,
    SrBi2TaxNb1-xO9막과,
    Bi4Ti2O12막
    으로 이루어진 그룹으로부터 선택된 일종을 강유전체막으로서 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 6 항에 있어서,
    상기 강유전체 커패시터를 형성하는 공정은,
    PbZr1-xTixO3막과,
    PbZr1-xTixO3막에 La, Ca, Sr 및 Si로 이루어진 그룹으로부터 선택된 적어도 일종을 첨가한 막과,
    SrBi2TaxNb1-xO9막과,
    Bi4Ti2O12막
    으로 이루어진 그룹으로부터 선택된 일종을 강유전체막으로서 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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