KR100878865B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

강유전체 커패시터(1)를 형성한 후, 패드가 되는 배선(15)을 형성하기 전에, 수소 및 수분의 확산을 억제하는 확산 억제막으로서 알루미나막(11)을 형성한다. 그 후, 배선(15)을 형성하고, 그 위에 SOG막(16)을 형성한다. 다음에, SOG막(16) 위에 실리콘 질화막(17)을 형성한다.
Figure R1020067018432
강유전체 커패시터, MOS 트랜지스터, 플레이트선, 비트선

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리의 상부에는, 외부로부터 배선 등이 접속되는 패드가 설치되어 있다. 도 6은 종래의 강유전체 메모리의 구조를 나타낸 단면도이다.
종래의 강유전체 메모리에서는, 실리콘 기판(도시 생략) 위에 트랜지스터(도시 생략)가 형성되고, 이들의 상방에 층간 절연막(52)이 형성되어 있다. 층간 절연막(52) 위에 하부 전극(51a), 강유전체막(51b) 및 상부 전극(51c)을 구비한 강유전체 커패시터(51)가 형성되어 있다. 강유전체 커패시터(51)를 덮는 층간 절연막(53)이 층간 절연막(52) 위에 형성되어 있다. 층간 절연막(52, 53)에 트랜지스터 등까지 도달하는 구멍이 형성되고, 이 구멍 내에 플러그(54)가 형성되어 있다. 또한, 층간 절연막(53)에 상부 전극(51a) 및 하부 전극(51c)까지 도달하는 구멍도 형성되어 있고, 이들의 구멍 내 및 플러그(54) 위에 배선(55)이 형성되어 있다. 배선(55)을 덮는 알루미나막(56)이 형성되고, 알루미나막(56) 위에 층간 절연막(57)이 형성되어 있다. 알루미나막(56) 및 층간 절연막(57)에 배선(55)까지 도 달하는 구멍이 형성되고, 이 구멍 내에 플러그(58)가 형성되어 있다. 층간 절연막(57) 위에 배선(59)이 형성되어 있다. 배선(59)을 덮는 층간 절연막(60)이 층간 절연막(57) 위에 형성되어 있다. 층간 절연막(60)에 배선(59)까지 도달하는 구멍이 형성되고, 이 구멍 내에 플러그(64)가 형성되어 있다.
그리고, 층간 절연막(60) 위에 패드를 겸하는 배선(65)이 형성되어 있다. 배선(65)을 덮는 실리콘 산화막(66) 및 실리콘 질화막(67)이 형성되어 있다. 실리콘 산화막(66) 및 실리콘 질화막(67)의 두께는 각각 100nm정도, 350nm정도이다. 실리콘 산화막(66) 및 실리콘 질화막(67)에 배선(65)의 일부를 노출시키는 패드 개구부(68)가 형성되어 있다. 실리콘 질화막(67) 위에 폴리이미드막(70)이 형성되어 있다. 실리콘 산화막(66)은 TEOS(tetraethylorthosilicate) 등을 이용하여 형성되어 있다.
실리콘 질화막(67)은 그 두께가 두꺼울수록 외부로부터의 수소 및 수분의 침입을 억제할 수 있다. 그러나, 실리콘 질화막(67)의 형성시에는, H를 함유하는 가스를 사용하기 때문에, 실리콘 질화막(67)을 두껍게 형성하면, 그 형성시에 강유전체막(51b)에 악영향을 미치는 수소가 내부에 침입해 버린다. 종래의 강유전체 메모리에서는, 이들의 사정을 고려하여 실리콘 질화막(67)의 두께는 350nm정도로 설정되어 있다.
그러나, 100nm정도의 실리콘 산화막(66)과 350nm정도의 실리콘 질화막(67)의 조합에서는, 사용 중 등에 실리콘 질화막(67)에 크랙이 발생하여, 그것으로 인해 내부에 수소 및 수분 등이 침입하는 경우가 있다. 그리고, 이러한 침입이 발생하 면, PTHS(Pressure Temperature Humidity Stress) 불량 및/또는 단(單) 비트 불량이 유발될 수가 있다. 이러한 크랙의 원인으로서, 실리콘 질화막(67)의 평탄도가 낮은 것을 들 수 있다. 실리콘 산화막(66)을 두껍게 하면, 실리콘 질화막(67)의 평탄도를 향상하는 것은 가능하다. 그러나, TEOS를 이용하여 두꺼운 실리콘 산화막(66)을 형성하면, 실리콘 산화막(66) 중의 수분이 이후의 가열 공정시 등에 강유전체 커패시터까지 다량으로 확산될 우려가 있다.
이러한 상황에 대해서, DRAM(Dynamic Random Access Memory) 등의 강유전체 커패시터를 갖지 않는 반도체 장치에서는, 커버막을 구성하는 실리콘 산화막으로서 두꺼운 S0G(Spin 0n Glass)막이 사용되는 경우가 있다.
그러나, SOG막을 강유전체 메모리에 적용할 수는 없다. SOG막의 형성을 위해서는, 고온에서의 열처리가 필요하고, 또한, 이 열처리시에 다량의 수소 및 수분이 확산되기 때문이다. 또한, SOG막 자체의 흡습성이 높고, 형성 후에 SOG막이 흡수한 수분이 이후에 강유전체 커패시터까지 확산될 우려도 있다.
특허 문헌 1
일본국 공개 특허 2001-36026호 공보
특허 문헌 2
일본국 공개 특허 2001-15703호 공보
본 발명의 목적은, 상층 및 외부로부터의 강유전체 커패시터에 대한 악영향을 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
본원 발명자는 상기 과제를 해결하기 위해 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 형태에 상도(想到)하였다.
본원 발명에 따른 반도체 장치는 강유전체 커패시터와, 상기 강유전체 커패시터의 상방에 형성된 2개 이상의 배선층과, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 형성된 실질적으로 평탄한 알루미나막을 갖는 것을 특징으로 한다.
본원 발명에 따른 반도체 장치의 제조 방법에서는, 강유전체 커패시터를 형성한 후, 상기 강유전체 커패시터의 상방에 2개 이상의 배선층을 형성한다. 단, 상기 2개 이상의 배선층을 형성하는 공정 사이에, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 실질적으로 평탄한 알루미나막을 형성한다.
도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 3a 내지 도 3b는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 4a 내지 도 4b는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 제 4 실시예에 따른 강유전체 메모리의 제조 방법을 나타내는 단면도.
도 6은 종래의 강유전체 메모리의 구조를 나타내는 단면도.
도 7은 Al 배선의 부식을 나타내는 SEM 사진.
도 8은 도 7 중의 화살표 A로 나타내는 부분의 SEM 사진.
도 9는 도 7 중의 화살표 B로 나타내는 부분의 SEM사진.
이하, 본 발명의 실시예에 대해서, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도이다.
이 메모리 셀 어레이에는, 하나의 방향으로 연장되는 복수개의 비트선(103), 및 비트선(103)이 연장되는 방향에 대해서 수직인 방향으로 연장되는 복수개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들의 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자와 정합하도록 하여, 본 실시예에 따른 강유전체 메모리의 복수개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 커패시터(101) 및 MOS 트랜지스터(102)가 설치되어 있다.
MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한 쪽 소스·드레인은 비트선(103)에 접속되고, 다른 쪽 소스·드레인은 강유전체 커패시터(101)의 한 쪽 전극에 접속되어 있다. 그리고, 강유전체 커패시터(101)의 다른 쪽 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은 그들이 연장되는 방향과 동일한 방향으로 늘어서는 복수개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 마찬가지로, 각 비트선(103)은 그것이 연장되는 방향과 동일한 방향으로 늘어서는 복수개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은 각각 행방향, 열방향으로 부르는 경우가 있다. 단, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 상술한 것에 한정되지 않는다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
다음에, 본 발명의 각종 실시예에 대해서 설명한다. 단, 여기서는 편의상, 강유전체 메모리의 각 메모리셀의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다.
(제 1 실시예)
우선, 본 발명의 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법에 관하여 설명한다. 도 2a 내지 도 2i는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도이다.
본 실시예에서는, 우선, 실리콘 기판 등의 반도체 기판(도시 생략) 위에 트랜지스터(도시 생략)를 형성한다. 이 트랜지스터는 도 1에서의 M0S 트랜지스터(102)에 상당한다. 다음에, 이들의 상방에 도 2a에 나타낸 바와 같이, 층간 절연막(2)을 형성한다. 이어서, 층간 절연막(2) 위에 하부 전극(1a), 강유전체막(예 를 들면, PZT(Pb(Zr, Ti)O3)막)(1b) 및 상부 전극(1c)을 구비한 강유전체 커패시터(1)를 형성한다. 그 후, 강유전체 커패시터(1)를 덮는 층간 절연막(3)을 층간 절연막(2) 위에 형성한다.
이어서, 층간 절연막(2, 3)에 트랜지스터 등까지 도달하는 구멍을 형성하고, 이 구멍 내에 플러그(4)를 형성한다. 다음에, 층간 절연막(3)에 상부 전극(1c) 및 하부 전극(1a)까지 도달하는 구멍을 형성한다. 이어서, 이들의 구멍 내 및 플러그(4) 위에 배선(5)을 형성한다.
그 후, 배선(5)을 덮는 알루미나막(6)을 형성하고, 게다가 알루미나막(6) 위에 층간 절연막(7)을 형성한다. 계속해서, 알루미나막(6) 및 층간 절연막(7)에 배선(5)까지 도달하는 구멍을 형성하고, 이 구멍 내에 플러그(8)를 형성한다. 다음에, 층간 절연막(7) 위에 배선(9)을 형성한다. 배선(9)을 덮는 층간 절연막(10)을 층간 절연막(7) 위에 형성한다.
그 다음에, 도 2b에 나타낸 바와 같이, 층간 절연막(10) 위에 실질적으로 평탄한 알루미나막(11)을 수소 및 수분의 확산을 억제하는 확산 억제막으로서 형성한다. 알루미나막(11)의 두께는, 예를 들면, 70nm으로 한다. 또한, 알루미나막(11) 위에 층간 절연막(12)을 형성한다.
그 후, 도 2c에 나타낸 바와 같이, 층간 절연막(10), 알루미나막(11) 및 층간 절연막(12)에 배선(9)까지 도달하는 구멍(13)을 형성한다.
이어서, 도 2d에 나타낸 바와 같이, 구멍(13) 내에 플러그(14)를 형성한다.
다음에, 도 2e에 나타낸 바와 같이, 층간 절연막(12) 위에 플러그(14)에 접속되는 배선(15)을 형성한다. 또한, 알루미나막(11)을 형성하기 전에, CMP를 행함으로써, 층간 절연막(12)을 플랫(평탄)하게 해도 좋다.
이어서, 도 2f에 나타낸 바와 같이, 전면에 도포형의 SOG막(16)을 형성한다. 그 후, SOG막(16)에 대해서, N을 함유하는 분위기하에서 플라스마 처리를 행한다. 이 결과, SOG막(16)의 표면이 약간 질화되어, 그 흡습성이 저하된다. 또한, SOG막(16) 위에, 실리콘 질화막(17)을 형성한다. SOG막(16)의 두께는, 예를 들면, 350nm정도로 하고, 실리콘 질화막(17)의 두께는, 예를 들면, 350nm 내지 500nm로 한다. 도포형의 SOG막(16)의 평탄도는 비교적 높기 때문에, 실리콘 질화막(17)의 평탄도도 비교적 높아져, 실리콘 질화막(17)에 크랙은 생기기 어렵다.
계속해서, 도 2g에 나타낸 바와 같이, SOG막(16) 및 실리콘 질화막(17)에 배선(15)의 일부를 노출시키는 패드 개구부(18)를 형성한다. 배선(15)의 노출된 부분이 패드가 된다.
다음에, 도 2h에 나타낸 바와 같이, 패드 개구부(18)의 측벽부에 실리콘 질화막(19)을 형성한다. 실리콘 질화막(19)에 의해 SOG막(16)의 측부가 덮여진다.
이어서, 도 2i에 나타낸 바와 같이, 실리콘 질화막(17) 위에, 패드 개구부(18)를 덮지 않도록 하여, 폴리이미드막(20)을 형성한다.
이러한 제 1 실시예에 의하면, 패드를 겸하는 배선(15)의 상방에 도포형의 SOG막(16)을 형성하고 있기 때문에, 그 위에 형성하는 실리콘 질화막(17)의 평탄도를 높게 할 수 있다. 이 결과, 실리콘 질화막(17)의 크랙을 억제할 수 있다. 또 한, 단지 SOG막(16)을 형성한 것만으로는, SOG막(16)의 형성에 따른 수분 등의 확산이 발생하게 되지만, 본 실시예에서는 알루미나막(11)을 형성하고 있기 때문에, 수분 등의 강유전체 커패시터(1)에 향하는 확산을 억제할 수 있다.
(제 2 실시예)
다음에, 본 발명의 제 2 실시예에 관하여 설명한다. 도 3a 내지 도 3b는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도이다.
본 실시예에서는, 우선, 도 3a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로, 배선(15)의 형성까지의 공정을 행한다. 다음에, 전면에 TEOS막(21)을, 예를 들면, 플라스마 CVD법에 의해 형성한다. TEOS막(21)의 두께는, 예를 들면, 1300nm 내지 2000nm으로 한다. 이어서, CMP(Chemical Mechanical Polishing)에 의해 TEOS막(21)을 평탄화한다. 평탄화 후의 TEOS막(21)의 두께는, 예를 들면, 배선(15)의 표면을 기준으로 하여 350nm 내지 500nm으로 한다. 그 후, TEOS막(21)에 대해서, N을 함유하는 분위기하에서 플라스마 처리를 행한다. 이 결과, TEOS막(21)의 표면이 약간 질화되어, 그 흡습성이 저하된다. 계속해서, TEOS막(21) 위에, 실리콘 산화막(22)을 형성한다. 그리고, 실리콘 산화막(22) 위에, 실리콘 질화막(17)을 형성한다. 실리콘 질화막(17)의 두께는, 예를 들면, 350nm 내지 500nm로 한다.
다음에, 도 3b에 나타낸 바와 같이, 패드 개구부(18)를 형성한다. 그리고, 실리콘 질화막(19)의 형성 이후의 공정을 제 1 실시예와 같은 방법으로 행한다.
이러한 제 2 실시예에서는 SOG막(16)이 아니라 TEOS막(21)을 형성하고 있지만, 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 3 실시예)
다음에, 본 발명의 제 3 실시예에 관하여 설명한다. 도 4a 내지 도 4b는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도이다.
본 실시예에서는, 우선, 도 4a에 나타낸 바와 같이, 제 1 실시예와 같은 방법으로 배선(15)의 형성까지의 공정을 행한다. 다음에, 배선(15)에 대해서, N2 어닐링 처리를 행한다. 이 N2 어닐링 처리의 조건은, 예를 들면, 온도 : 350℃, N2의 유속 : 20ℓ/min, 시간 : 30분간으로 한다. 이어서, 배선(15)을 덮는 알루미나막(31)을 전면에 형성한다.
그 후, 도 4b에 나타낸 바와 같이, 실리콘 산화막(16)을 형성한다. 실리콘 산화막(16)의 두께는, 예를 들면, 350nm정도로 한다. 그리고, 실리콘 질화막(17)의 형성 이후의 공정을 제 1 실시예와 같은 방법으로 행한다.
이러한 제 3 실시예에서는, 실리콘 산화막(16)의 바로 아래에 알루미나막(31)을 형성하고 있기 때문에, 외부로부터 수소 및 수분의 강유전체막(1b)으로의 확산을 더 한층 억제할 수 있다. 또한, 알루미나막(31)의 형성 전에 배선(15)에 대해서 질소를 함유하는 분위기 중에서의 어닐링 처리를 실시하고 있기 때문에, 알루미나막(31)의 국소적인 박리를 억제하여, 이 박리에 따른 수소 및 수분의 침입도 억제할 수 있다.
(제 4 실시예)
다음에, 본 발명의 제 4 실시예에 관하여 설명한다. 도 5는 본 발명의 제 5 실시예에 따른 강유전체 메모리의 제조 방법을 나타낸 단면도이다.
본 실시예에서는, 강유전체 커패시터(1)의 상방에 위치하는 복수의 배선층 중에서 가장 하층의 배선(5)과 그 위의 배선(9) 사이의 층간 절연막 내에 알루미나막을 형성한다. 즉, 제 1 실시예에서 층간 절연막(7)을 형성하는 것에 대해서, 본 실시예에서는, 도 5에 나타낸 바와 같이, 층간 절연막(7a), 알루미나막(41) 및 층간 절연막(7b)을 순차적으로 형성한다. 그 외의 공정은 제 1 실시예와 같은 방법으로 행한다.
이러한 제 4 실시예에서는, 강유전체 커패시터(1)의 근방에 알루미나막(41)을 형성하고 있기 때문에, 가령 외부로부터 수분 등이 침입해 왔다고 해도, 강유전체막(1b)까지 도달하기 전에 그 확산을 억제할 수 있다.
또한, 제 1 내지 제 4 실시예 중 어느 하나를 2종 이상 조합시켜도 좋다.
또한, 실리콘 질화막(19)의 형성을 생략해도 좋다.
다음에, 본원 발명자가 행한 시험의 결과에 관하여 설명한다.
(제 1 시험)
제 1 시험에서는, 3종의 시료를 10개씩 제작하여, 왕수(王水)의 번짐 상태를 관찰했다. 그 후, 폴리이미드막의 형성까지 행하여 강유전체 메모리를 완성시킨 후, 황산 중에 약 30초간 침지(浸漬)하여 폴리이미드막을 박리했다. 그리고, 각 시료를 왕수 중에 약 1분간 침지하고, 번짐의 발생 상태를 평가했다. 이 결과를, 조건과 함께 하기 표 1에 나타낸다. 또한, 이들 3종의 시료에서는, 패드를 덮는 실리콘 산화막 및 실리콘 질화막의 형성 조건 및 두께를 상이하게 함과 동시에, 실시예 1에만 패드 아래의 알루미나막을 형성했다.
표 1
실리콘 산화막의 두께(nm) 실리콘 질화의 두께(nm) 번짐이 발생한 수 비 고
실시예 1 350 500 0/10 부식 없음
비교예 1 100 350 8/10 배선의 부식있음
비교예 2 100 500 8/10 배선의 부식있음
또한, 실시예 1에서는, 실리콘 산화막으로서, 배선(패드)을 덮는 TEOS막을 1600nm 형성한 후, CMP에 의해 두께가 350nm이 될 때까지 연마했다. 즉, 실시예 1은 제 2 실시예에 준한 것이다. 한편, 비교예 1 및 2에서는, TEOS를 이용하여 실리콘 산화막을 1OOnm의 두께로 형성했다. 또한, 비교예 1의 시료를 황산 중에 침지하고, SEM(Scanning Electron Microscope) 관찰을 행했더니, 도 7에 나타낸 바와 같이, Al 배선에 부식되어 있는 부분(화살표로 나타낸 부분)이 존재했다. 또한, 본원 발명자는 도 7중의 화살표 A 및 B로 나타낸 부분의 SEM 사진을 촬영했다. 도8은 도 7 중의 화살표 A로 나타낸 부분의 SEM 사진이고, 도 9는 도 7 중의 화살표 B로 나타낸 부분의 SEM 사진이다. 도 8 및 도 9에 나타낸 바와 같이, 실리콘 질화막에 크랙(원으로 둘러싼 영역 내)이 발생되어 있었다.
(제 2 시험)
제 2 시험에서는, 2종의 시료를 20개씩 제작하여, PTHS 내성의 평가를 행했다. 이 결과를 표 2에 나타낸다. 실시예 2는 제 2 실시예에 준한 것이며, 비교예 3은 제 2 실시예에서 패드 아래의 알루미나막을 제거한 것에 상당한다.
표 2
72시간 후의 불량수 168시간 후의 불량수 336시간 후의 불량수
실시예 2 0/20 0/20 0/20
비교예 3 12/19 11/20 측정하지않음
이상 상술한 바와 같이, 본 발명에 의하면, 가장 상방에 위치하는 2개의 배선층 사이에 알루미나막이 형성되어 있기 때문에, 상층 및 외부로부터의 강유전체 커패시터에 대한 악영향을 억제할 수 있다. 예를 들면, 외부로부터의 수분의 침입을 억제할 수 있다. 또한, 가장 상방에 위치하는 배선층을 덮는 커버막을, 수분이 확산되기 쉬운 재료를 이용하여 형성했다고 해도, 강유전체 커패시터까지의 확산을 억제할 수 있다. 따라서, 커버막으로서, 종래 사용을 기피하고 있었던, 높은 평탄도를 얻을 수 있지만 수분이 확산되기 쉬운 재료로 이루어지는 막도 형성할 수 있다. 이 때문에, 커버막의 크랙을 억제하는 것도 가능하다.

Claims (19)

  1. 삭제
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  3. 삭제
  4. 삭제
  5. 강유전체 커패시터와,
    상기 강유전체 커패시터의 상방에 형성된 2개 이상의 배선층과,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 형성된 실질적으로 평탄한 알루미나막과,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층을 덮는 실리콘 산화막과,
    상기 실리콘 산화막 위에 형성된 실리콘 질화막을 가지며,
    상기 실리콘 산화막은 SOG막인 것을 특징으로 하는 반도체 장치.
  6. 강유전체 커패시터와,
    상기 강유전체 커패시터의 상방에 형성된 2개 이상의 배선층과,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 형성된 실질적으로 평탄한 알루미나막과,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층을 덮는 실리콘 산화막과,
    상기 실리콘 산화막 위에 형성된 실리콘 질화막을 가지며,
    상기 실리콘 산화막은 평탄화 처리가 실시된 TEOS막인 것을 특징으로 하는 반도체 장치.
  7. 강유전체 커패시터와,
    상기 강유전체 커패시터의 상방에 형성된 2개 이상의 배선층과,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 형성된 실질적으로 평탄한 알루미나막과,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층을 덮는 실리콘 산화막과,
    상기 실리콘 산화막 위에 형성된 실리콘 질화막과,
    상기 가장 상방에 위치하는 1개의 배선층을 직접 덮고, 상기 실리콘 산화막 아래에 형성된 제 2 알루미나막을 갖는 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 강유전체 커패시터를 형성하는 공정과,
    상기 강유전체 커패시터의 상방에 2개 이상의 배선층을 형성하는 공정을 가지며,
    상기 2개 이상의 배선층을 형성하는 공정 사이에, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 실질적으로 평탄한 알루미나막을 형성하는 공정을 갖고,
    또한, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층을 덮는 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 공정을 가지며,
    상기 실리콘 산화막으로서, SOG막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 강유전체 커패시터를 형성하는 공정과,
    상기 강유전체 커패시터의 상방에 2개 이상의 배선층을 형성하는 공정을 가지며,
    상기 2개 이상의 배선층을 형성하는 공정 사이에, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 실질적으로 평탄한 알루미나막을 형성하는 공정을 갖고,
    또한, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층을 덮는 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 공정을 가지며,
    상기 실리콘 산화막을 형성하는 공정은,
    TEOS막을 형성하는 공정과,
    상기 TEOS막에 대해서 평탄화 처리를 실시하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 강유전체 커패시터를 형성하는 공정과,
    상기 강유전체 커패시터의 상방에 2개 이상의 배선층을 형성하는 공정을 가지며,
    상기 2개 이상의 배선층을 형성하는 공정 사이에, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 2개의 배선층 사이에 실질적으로 평탄한 알루미나막을 형성하는 공정을 갖고,
    또한, 상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층을 덮는 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 공정을 가지며,
    상기 2개 이상의 배선층을 형성하는 공정과 상기 실리콘 산화막을 형성하는 공정 사이에,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층에 대해서, 질소를 함유하는 분위기 중에서 어닐링 처리를 실시하는 공정과,
    상기 가장 상방에 위치하는 1개의 배선층을 직접 덮는 제 2 알루미나막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 5 항 또는 제 6 항에 있어서,
    상기 가장 상방에 위치하는 1개의 배선층을 직접 덮고, 상기 실리콘 산화막 아래에 형성된 제 2 알루미나막을 갖는 것을 특징으로 하는 반도체 장치.
  18. 제 14 항 또는 제 15 항에 있어서,
    상기 2개 이상의 배선층을 형성하는 공정과 상기 실리콘 산화막을 형성하는 공정 사이에,
    상기 2개 이상의 배선층 중에서 가장 상방에 위치하는 1개의 배선층에 대해서, 질소를 함유하는 분위기 중에서 어닐링 처리를 실시하는 공정과,
    상기 가장 상방에 위치하는 1개의 배선층을 직접 덮는 제 2 알루미나막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 삭제
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