JP2001358309A

JP2001358309A - 半導体装置

Info

Publication number: JP2001358309A
Application number: JP2001179447A
Authority: JP
Inventors: Hiroyuki Kanetani; 宏行金谷; Yoshinori Kumura; 芳典玖村; Toyota Morimoto; 豊太森本; Osamu Hidaka; 修日高; Iwao Kunishima; 巌國島; Takeshi Iwamoto; 剛岩元
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-05-14
Filing date: 2001-06-14
Publication date: 2001-12-26

Abstract

(57)【要約】【課題】水素還元作用による劣化を抑制した優れた特
性の強誘電体キャパシタを持つ半導体装置を提供する。【解決手段】シリコン基板１上に絶縁膜２を介して、
第１の水素バリア膜１０１、下部電極膜３０、強誘電体
膜４、上部電極膜５０及び第２の水素バリア膜１０２を
順次堆積し、マスク１０３を用いて水素バリア膜１０２
及び上部電極膜５０を順次エッチングして上部電極５を
パターン形成する。露出した強誘電体膜４を覆って第３
の水素バリア膜１０４を堆積し、この上に形成したマス
クを用いて強誘電体膜４及び下部電極膜３０を順次エッ
チングして、強誘電体膜４とこれに自己整合された下部
電極３をパターン形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体キャパ
シタを持つ半導体装置とその製造方法に関する。

【０００２】

【従来の技術】従来より、強誘電体キャパシタの自発分
極を利用して不揮発にデータを記憶する不揮発性半導体
メモリ（以下、ＦＲＡＭ）が知られている。ＦＲＡＭ
は、バッテリーレスでの使用が可能で且つ高速動作が可
能であるため、非接触カード（ＲＦ−ＩＤ：Radio Fre
quency-Identification）への展開が始まりつつある
他、既存のＳＲＡＭ，ＤＲＡＭ，フラッシュメモリ等と
の置き換え、更にロジック混載メモリ等への期待も大き
い。

【０００３】強誘電体キャパシタは、代表的には、上下
電極に白金（Ｐｔ）膜を用い、強誘電体膜にＰＺＴ（Ｐ
ｂＺｒ1-xＴｉＯx）膜を用いて形成される。シリコン基
板を用いたＬＳＩプロセスでＦＲＡＭを作る場合は、ト
ランジスタ等が形成されたシリコン基板の表面をシリコ
ン酸化膜等の絶縁膜で覆い、この絶縁膜上に下部Ｐｔ電
極、ＰＺＴ膜、及び上部Ｐｔ電極をパターン形成して、
強誘電体キャパシタが作られる。通常下部Ｐｔ電極の下
地には、密着性をよくするためにＴｉＯx膜等を介在さ
せる。

【０００４】

【発明が解決しようとする課題】上述した従来の強誘電
体キャパシタでは、Ｓｉ−ＬＳＩプロセス中に含まれる
水素等の還元性ガスにより、強誘電体特性が劣化するこ
と、具体的には自発分極量の低下が生じることが知られ
ている。この水素還元による強誘電体キャパシタの特性
劣化対策として、水素等のキャパシタ部への侵入を防止
する保護対策が従来よりいくつか提案されているが、こ
れまでのところ、簡便且つ確実なものは未だない。

【０００５】水素還元による特性劣化の他に、強誘電体
キャパシタでは、加工プロセスダメージによる特性劣化
等、解決すべき問題が多い。

【０００６】例えば、ＰＺＴ等の強誘電体キャパシタと
ＳｉＯ₂絶縁膜との相互拡散を防止するために、これら
が直接接触しないように、強誘電体キャパシタを拡散防
止膜で覆う方法は、特開平８−３３５６７３号公報に開
示されている。拡散防止膜としては、ＴｉＯ₂、Ｚｒ
Ｏ₂、Ａｌ₂Ｏ₃等が有効であるとされている。しかし、
ここで問題としているのは、相互拡散によるキャパシタ
強誘電体膜の剥離現象であり、加工プロセスで生じる水
素拡散による強誘電体キャパシタ特性の劣化は問題とさ
れていない。

【０００７】一方、最近の本発明者等の研究によると、
強誘電体キャパシタとＳｉＯ₂絶縁膜との密着層として
ＴｉＯx膜を用いることは、いくつかの不都合をもたら
すことが明らかになっている。例えば、ＰＺＴ膜中へＴ
ｉが拡散することによる強誘電特性の劣化が生じること
が明らかになっている。

【０００８】この発明は、上記事情を考慮してなされた
もので、優れた特性の強誘電体キャパシタを持つ半導体
装置とその製造方法を提供することを目的としている。

【０００９】

【課題を解決するための手段】この発明は、半導体基板
と、この半導体基板上に絶縁膜を介して順次積層された
下部電極、強誘電体膜及び上部電極を有する強誘電体キ
ャパシタと、この強誘電体キャパシタ上に層間絶縁膜を
介して形成されて前記上部電極に接続される配線と備え
た半導体装置において、前記配線の前記上部電極に対す
るコンタクトの面積が前記上部電極の面積に対して５０
％以上となるように設定されていることを特徴とする。

【００１０】上述のように、上部電極に対するコンタク
トを大きく設定することにより、コンタクト孔を開けた
段階での回復熱処理による強誘電体膜特性の回復が効果
的に行われ、優れた強誘電体キャパシタが得られる。

【００１１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。

【００１２】［実施の形態１］図１乃至図５は、実施の
形態１によるＦＲＡＭの強誘電体キャパシタの製造工程
を示す。図１に示すように、シリコン基板１にトランジ
スタ（図示せず）を形成した後、その表面をシリコン酸
化膜等の層間絶縁膜２で覆い平坦化する。層間絶縁膜２
上に密着層を兼ねた水素バリア膜として約１０ｎｍの酸
化アルミニウム膜（以下、Ａｌ2Ｏ3膜）１０１を例えば
スパッタにより堆積し、その上に更に約１００ｎｍの下
部Ｐｔ電極膜３0を例えばスパッタにより堆積する。下
部Ｐｔ電極膜３0上に更に、約１５０ｎｍのＰＺＴ膜４
を例えばスパッタ法又はゾルゲル法により堆積する。そ
の後ＰＺＴ膜４は、例えば６５０℃の酸素雰囲気中での
ＲＴＡ（Rapid Thermal Anneal）処理により結晶化さ
せる。

【００１３】上記結晶化処理において、Ａｌ₂Ｏ₃膜１０
１がＰＺＴ膜４中のＰｂの下地層間絶縁膜２への拡散を
抑制する。これにより、ＰＺＴ膜４のＰｂ濃度の制御が
容易になり、またＰｂの層間絶縁膜２への拡散によるト
ランジスタ特性の劣化が防止される。

【００１４】結晶化処理したＰＺＴ膜４上には更に、５
０ｎｍ程度の上部Ｐｔ電極膜５0をスパッタにより堆積
し、更にこの上に密着層を兼ねた水素バリア膜としてＡ
ｌ₂Ｏ₃膜１０２を約１０ｎｍ堆積する。Ａｌ₂Ｏ₃膜１０
２上には更に、図２に示すように、ハードマスク材料膜
としてＳｉＯ₂膜（又はＳｉＮx膜）１０３をプラズマＣ
ＶＤにより堆積し、レジストパターン（図示せず）を形
成してこれをパターン加工し、引き続き上部Ｐｔ電極５
をパターン加工する。ここで、ＳｉＯ₂膜１０３の膜厚
は、上部Ｐｔ電極５の１．２倍乃至４倍程度とする。

【００１５】Ａｌ₂Ｏ₃膜１０２は、ハードマスク材料膜
の密着層としてのみならず、ハードマスク材料膜堆積工
程でのキャパシタ材料膜のダメージを防止する働きをす
る。

【００１６】本発明者の実験によると、下部Ｐｔ電極膜
３0の下地の水素バリア膜及び上部Ｐｔ電極上の水素バ
リア膜は、水素の拡散定数が１Ｅ−５ｃｍ２／ｓ以下の
金属酸化物膜がよく、Ａｌ₂Ｏ₃膜の他、ＡｌxＯy膜、Ａ
ｌＮ膜、ＷＮ膜、ＳｒＲｕＯ3膜、ＩｒＯｘ膜、ＲｕＯ
ｘ膜、ＲｅＯx膜、ＯｓＯx膜、ＺｒＯx膜、ＭｇＯ膜等
の金属酸化物膜の少なくとも一種を用いて同様の効果が
得られること、その膜厚は少なくとも１ｎｍ以上で効果
が得られることが確認されている。

【００１７】次に、図３に示すように、酸化膜１０３を
除去し、パターニングされた上部Ｐｔ電極５及び露出し
たＰＺＴ膜４を覆って、再度水素バリア膜となるＡｌ₂
Ｏ₃膜１０４を１０ｎｍ程度堆積する。その後、図４に
示すように、ＳｉＯ₂膜（又はＳｉＮx膜）１０５をプラ
ズマＣＶＤにより堆積し、これを上部Ｐｔ電極５を覆う
ハードマスクとしてパターン形成する。このときもＡｌ
２Ｏ３膜１０４は、ハードマスクであるＳｉＯ₂膜１０
５との密着層としてのみならず、その膜堆積工程でのキ
ャパシタ材料膜のダメージを防止する働きをする。この
Ａｌ₂Ｏ₃膜１０４の他、ＡｌxＯy膜、ＡｌＮ膜、ＷＮ
膜、ＳｒＲｕＯ₃膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｅＯx
膜、ＯｓＯx膜、ＺｒＯx膜、ＭｇＯx膜等の金属酸化物
膜の少なくとも一種を用いることができる。しかしここ
は高抵抗であることが必要であり、好ましくは比抵抗が
１ｋΩｃｍ以上の金属酸化物として、Ａｌ₂Ｏ₃の他に、
ＡｌxＯy，ＺｒＯx，ＭｇＯx膜等の少なくとも一種を用
いることが好ましい。

【００１８】そして、ＳｉＯ₂膜１０５をマスクとし
て、Ａｌ₂Ｏ₃膜１０４、ＰＺＴ膜４及び下部Ｐｔ電極３
をパターン加工して強誘電体キャパシタＣを得る。この
とき、下部Ｐｔ電極３の下地のＡｌ₂Ｏ₃膜１０１をもパ
ターン加工する。強誘電体キャパシタＣは、図示のよう
に、上部Ｐｔ電極５より大きい面積のＰＺＴ膜４と下部
Ｐｔ電極３を持つようにパターン加工される。この後、
ＳｉＯ₂膜１０５を除去し、或いは残したまま、図５に
示すように層間絶縁膜６を堆積し、コンタクト孔を開口
して端子配線７を形成する。層間絶縁膜６の堆積に先立
って、強誘電体キャパシタＣ全体を覆うように、再度Ａ
ｌ₂Ｏ₃膜を堆積してもよい。

【００１９】この実施の形態によると、密着層兼水素バ
リア膜として、チタンを含まないＡｌ₂Ｏ₃等の金属酸化
物膜を用いることにより、ＴｉＯx，ＴｉＮ等のチタン
を含む材料膜を用いた場合に比べて、強誘電体特性やト
ランジスタ特性の劣化が少なく、優れた特性のＦＲＡＭ
を得ることができる。即ち、Ａｌ₂Ｏ₃膜の水素バリア膜
によりキャパシタ領域への水素拡散が効果的にブロック
される。また、ＰＺＴ膜は層間絶縁膜との接触が殆どな
く、Ｐｂの外方拡散が抑制され、更にＴｉを用いないこ
とからＰＺＴ膜へのチタン拡散のなく、優れた特性が得
られる。更に、Ａｌ₂Ｏ₃膜１０２を設けることは、この
上にマスク材１０３を形成する際のダメージ防止の作用
を持つ。

【００２０】但し、この実施の形態において、水素バリ
ア膜は、強誘電体キャパシタの上下、更に上部電極から
強誘電体膜の側面に延在するように、３層用いている
が、これらのうちいずれか一層のみ或いは二層を用いる
ことによっても効果がある。

【００２１】［実施の形態２］図６乃至図１１は、実施
の形態２によるＦＲＡＭの強誘電体キャパシタ製造工程
を示す。この実施の形態では、強誘電体キャパシタの上
部電極の上側表面にのみ水素バリア膜を形成する。まず
図６に示すように、シリコン基板１にトランジスタ（図
示せず）を形成した後、その表面をシリコン酸化膜等の
層間絶縁膜２で覆い平坦化する。層間絶縁膜２上にチタ
ンを含まない密着層を介して約１００ｎｍの下部Ｐｔ電
極膜３０を例えばスパッタにより堆積する。下部Ｐｔ電
極膜３０上に更に、約１５０ｎｍのＰＺＴ膜４を例えば
スパッタ法又はゾルゲル法により堆積する。その後ＰＺ
Ｔ膜４は、例えば６５０℃の酸素雰囲気中でのＲＴＡ
（Rapid Thermal Anneal）処理により結晶化させる。

【００２２】ＰＺＴ膜４上には、上部Ｐｔ電極膜５０を
５０ｎｍ程度堆積し、この上に更に水素バリア膜２０２
を１０ｎｍ程度堆積する。水素バリア膜２０２として
は、水素の拡散定数が１Ｅ−５ｃｍ²／ｓ以下の金属酸
化物膜がよく、代表的にはアルミニウム酸化物（Ａｌ₂
Ｏ₃）膜であるが、その他ＡｌxＯy膜、ＡｌＮ膜、ＷＮ
膜、ＳｒＲｕＯ₃膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｅＯx
膜、ＯｓＯx膜、ＭｇＯx膜、ＺｒＯx膜等の中の少なく
とも一種を用い得る。

【００２３】図７に示すように、水素バリア膜２０２上
には、ハードマスク材としてシリコン窒化膜（ＳｉｘＮ
ｙ膜）２０３（又はＳｉｘＯｙＮｚ膜）をプラズマＣＶ
Ｄ法により堆積する。この絶縁膜堆積の工程で水素バリ
ア膜２０２は、プラズマＣＶＤ法による下地のプラズマ
ダメージを防止すると共に、絶縁膜の密着性を向上させ
る働きをする。

【００２４】次いで、ＳｉｘＮｙ膜２０３上にレジスト
パターン（図示せず）を形成し、このレジストパターン
を用いてＳｉｘＮｙ膜２０３をエッチング加工する。得
られたＳｉｘＮｙ膜２０３をマスクとして、図７に示す
ように、Ａｌ₂Ｏ₃膜２０２及び上部Ｐｔ電極５をエッチ
ング加工する。更に、図８に示すように、ＳｉＯ₂等の
ハードマスク２０４を上部Ｐｔ電極５を覆うようにパタ
ーン形成し、これを用いてＰＺＴ膜４及び下部Ｐｔ電極
膜３０をエッチングして、ＰＺＴ膜４と下部Ｐｔ電極３
が上部Ｐｔ電極５より大きい面積を持って自己整合され
た強誘電体キャパシタＣが得られる。またその後、全面
にＡｌ₂Ｏ₃膜を形成してもよい（図示せず）。

【００２５】その後、図９に示すように、強誘電体キャ
パシタを覆うＳｉＯ₂膜からなる層間絶縁膜６を堆積す
る。そして、ＣＭＰ処理により層間絶縁膜６を平坦化す
る。このとき、ＳｉｘＮｙ膜２０３が平坦化処理のスト
ッパとなり、図１０に示す平坦化構造が得られる。

【００２６】その後、図１１に示すようにコンタクト孔
を開口して、上部Ｐｔ電極５に接続される端子配線７を
形成する。

【００２７】この実施の形態によっても、上部Ｐｔ電極
を覆う水素バリア膜により、ＰＺＴ膜への水素拡散が抑
制されて、優れた強誘電体キャパシタ特性が得られる。
またこの実施の形態の場合、水素バリア膜はその上に形
成されたハードマスクであるＳｉＮ膜により上部Ｐｔ電
極と共にパターン加工される。そして、ハードマスクは
そのまま残されて、後の平坦化処理のストッパとして用
いられ、キャパシタ形成後の確実な平坦化が図られる。
更にＴｉを用いないことからＰＺＴ膜へのチタン拡散の
なく、優れた特性が得られる。

【００２８】［実施の形態３］図１２乃至図１６は、実
施の形態３によるＦＲＡＭの強誘電体キャパシタ製造工
程を示す。この実施の形態では、強誘電体キャパシタの
上側表面から側面、更に強誘電体膜の側面を経て、下部
電極の上側表面に延在するように水素バリア膜を形成す
る。図１２に示すように、シリコン基板１にトランジス
タ（図示せず）を形成した後、その表面をシリコン酸化
膜等の層間絶縁膜２で覆い平坦化する。層間絶縁膜２上
にチタンを含まない密着層３０１を介して約１００ｎｍ
の下部Ｐｔ電極膜３０をスパッタにより堆積する。下部
Ｐｔ電極膜３０上に更に、約１５０ｎｍのＰＺＴ膜４を
スパッタ法又はゾルゲル法により堆積する。その後ＰＺ
Ｔ膜４は、６５０℃の酸素雰囲気中でのＲＴＡ（Rapid
Thermal Anneal）処理により結晶化させる。ＰＺＴ
膜４上には、上部Ｐｔ電極膜５０を５０ｎｍ程度堆積す
る。

【００２９】上部Ｐｔ電極膜５０上には、ＳｉＯ₂膜３
０２をプラズマＣＶＤ法により堆積し、このＳｉＯ₂膜
３０２をハードマスクとしてパターン形成する。そし
て、図１３に示すように、上部Ｐｔ電極膜５及びＰＺＴ
膜４を順次エッチング加工する。このエッチング加工
は、下部Ｐｔ電極膜３０の表面を一部エッチングするま
で行う。

【００３０】そしてマスクとして用いたＳｉＯ₂膜３０
２を除去した後、図１４に示すように、水素バリア膜３
０３を堆積する。この水素バリア膜３０３は、水素の拡
散定数が１Ｅ−５ｃｍ²／ｓ以下の膜であるとが好まし
く、代表的にはアルミニウム酸化物（Ａｌ₂Ｏ₃）膜であ
るが、その他ＡｌxＯy膜、ＡｌＮ膜、ＷＮ膜、ＳｒＲｕ
Ｏ₃膜、ＩｒＯｘ膜、ＲｕＯｘ膜、ＲｅＯx膜、ＯｓＯx
膜、ＭｇＯx膜、ＺｒＯx膜等の中の少なくとも一種を用
い得る。但し、この実施の形態の水素バリア膜は高抵抗
であることが必要であり、この点から好ましくは比抵抗
が１ｋΩ−ｃｍ以上の金属酸化物膜として、ＡｌxＯy，
ＺｒＯx、ＭｇＯx膜等の少なくとも一種を用い得ること
ができる。

【００３１】その後、図１５に示すように、キャパシタ
領域を覆うＳｉＯ₂膜３０４のハードマスクを再度パタ
ーン形成し、このマスクを用いて、水素バリア膜３０
３、下部Ｐｔ電極膜３及び密着層３０１をエッチング加
工して、強誘電体キャパシタＣを形成する。そして、マ
スクを除去して、図１６に示すように、層間絶縁膜６を
堆積し、コンタクト孔を開口して端子配線７を形成す
る。

【００３２】この実施の形態によると、上部Ｐｔ電極５
とＰＺＴ膜４が自己整合されたパターン形成され、下部
Ｐｔ電極３がこれらより大きい面積をもって形成され
る。そして上部Ｐｔ電極５の上面から、上部Ｐｔ電極５
と自己整合的にパターン形成されるＰＺＴ膜の側面、及
び下部Ｐｔ電極の表面にまで延在して水素バリア膜３０
３が形成される。これにより、その後の工程でのＰＴＺ
膜４の下部電極界面への水素拡散が抑制され、優れた強
誘電体特性が得られる。また、ＰＺＴ膜は層間絶縁膜と
接触せず、Ｐｂの拡散が防止される。更にＴｉ密着層を
用いないから、ＰＺＴ膜へのＴｉ拡散がなく、優れた特
性が得られる。

【００３３】［実施の形態４］図１７乃至図２０は、実
施の形態４によるＦＲＡＭの強誘電体キャパシタ製造工
程を示す。この実施の形態では、強誘電体キャパシタを
覆う層間絶縁膜内部に強誘電体キャパシタを囲むように
水素バリア膜を介在させる。図１７に示すように、シリ
コン基板１にトランジスタ（図示せず）を形成した後、
その表面をシリコン酸化膜等の層間絶縁膜２で覆い平坦
化する。この層間絶縁膜２上に密着層４０１を介して、
下部Ｐｔ電極３、ＰＺＴ膜４及び上部Ｐｔ電極５からな
る強誘電体キャパシタＣを形成する。

【００３４】具体的には、約１００ｎｍの下部Ｐｔ電極
膜３をスパッタにより堆積し、その上に約１５０ｎｍの
ＰＺＴ膜４をスパッタ法又はゾルゲル法により堆積し
て、６５０℃の酸素雰囲気中でのＲＴＡ（Rapid Therm
al Anneal）処理により結晶化させる。ＰＺＴ膜４上に
は、上部Ｐｔ電極膜５を５０ｎｍ程度堆積する。そして
これらの積層膜を順次エッチング加工して、強誘電体キ
ャパシタＣを形成する。このとき、図示しないが、第１
のマスク材を用いて上部Ｐｔ電極膜５をエッチングし、
更に第１のマスク材より大きい面積の第２のマスク材を
用いてＰＺＴ膜４及び下部Ｐｔ電極膜３のエッチングを
行う。

【００３５】この様にパターン形成された強誘電体キャ
パシタＣを覆って、図１８に示すように、薄い層間絶縁
膜６ａを堆積する。この層間絶縁膜６ａ上に、図１９に
示すように水素バリア膜４０２を堆積し、更に層間絶縁
膜６ｂを堆積する。即ち、中間部に水素バリア膜４０２
を介在させた層間絶縁膜６ａ，６ｂを形成する。なおこ
の実施の形態の場合、層間絶縁膜６ａの厚みを上部Ｐｔ
電極５、ＰＺＴ膜４、下部Ｐｔ電極３等の厚みの０．２
倍以上から２倍以下にすることにより、或いは強誘電体
キャパシタＣの厚みに対して、０．０５倍以上から３倍
以下にすることにより、水素バリア膜４０２はカバレー
ジよく堆積することができる。最後に、図２０に示すよ
うにコンタクト孔を開けて、上部Ｐｔ電極５に接続され
る端子配線７を形成する。

【００３６】この実施の形態においても、水素バリア膜
４０２としては、水素の拡散定数が１Ｅ−５ｃｍ²／ｓ
以下の膜であり、好ましくは比抵抗が１ｋΩ−ｃｍ以上
の金属酸化物膜がよく、代表的にはアルミニウム酸化物
（Ａｌ₂Ｏ₃）膜である。この様に、水素バリア膜を層間
絶縁膜中に挿入することにより、強誘電体キャパシタの
性能劣化が防止される。またこの層間絶縁膜中の水素バ
リア膜は、最終的に素子上面を覆うパシベーション膜
（通常ＳｉＮ膜）を堆積する工程での強誘電体キャパシ
タのダメージを抑制する。更に、層間絶縁膜６ａの部分
は、水素バリア膜と強誘電体キャパシタＣが直接接触す
ることによる反応を防止する働きをする。更に、ＰＺＴ
膜のＰｂ拡散防止の効果、Ｔｉを用いないことによるＰ
ＺＴ膜へのＴｉ拡散防止の効果が得られる。また、Ａｌ
₂Ｏ₃膜は絶縁膜であるから、パターン加工することな
く、層間絶縁膜中全体に全面に入れることができ、拡散
層に対するコンタクトの短絡も生じない。更に、水素バ
リア膜を層間絶縁膜を一層介して形成することにより、
水素バリア膜の応力緩和が図られる。

【００３７】この実施の形態の場合、水素バリア膜とし
て、Ａｌ₂Ｏ₃の他、ＡｌxＯy，ＴｉＯx，ＺｒＯx，Ｍｇ
Ｏx，ＭｇＴｉＯx等の中の少なくとも一種が有効であ
る。

【００３８】［実施の形態５］図２１は、上記実施の形
態４により得られた構造に、更に層間絶縁膜６ｃ，６ｄ
を積層し、ＳｉＮ膜からなるパシベーション膜８を形成
する際に、層間絶縁膜６ｃ，６ｄの間に水素バリア膜４
０３を介在させたものである。この様に層間絶縁膜に多
層に水素バリア膜を介在させることにより、より一層の
水素拡散防止の効果が期待できる。またこの構造によ
り、ＳｉＮからなるパシベーション膜堆積のダメージが
効果的に低減することが確認されている。

【００３９】図２２は、図２１の構造を基本として、層
間絶縁膜６ｂを平坦化して配線７を形成した構造を示し
ている。図２３は更に、図２２における層間絶縁膜６ａ
を平坦化して、水素バリア膜４０２をその平坦面に形成
した構造を示している。

【００４０】［実施の形態６］図２４は、実施の形態４
により得られる構造を変形した実施の形態である。即ち
この実施の形態では、層間絶縁膜６ａ，６ｂの間に挿入
される水素バリア膜４０２の底部が、強誘電体キャパシ
タＣの下部Ｐｔ電極３の底部より更に、Δｔだけ低くな
るようにしている。この様な構造とすることにより、水
素バリア膜４０２の下の層間絶縁膜中を通って強誘電体
キャパシタＣの領域まで供給される水素ガスの拡散経路
を狭めることができ、より効果的な水素拡散防止が図ら
れる。更に実施の形態５と同様の効果が得られることは
いうまでもない。

【００４１】図２５は、図２４の構造を基本として、水
素バリア膜４０２を強誘電体キャパシタＣの領域を覆う
一定範囲にパターニングした構造を示している。水素バ
リア膜４０２をキャパシタ周辺で下部Ｐｔ電極３の底部
より下に配置することにより水素拡散防止の効果が大き
くなっているため、層間絶縁膜内に全面に入れることな
く、この様に部分的に水素バリア膜４０２を入れても十
分な水素拡散防止の効果が期待できる。また、図２５で
は、層間絶縁膜６ｂを平坦化している。

【００４２】図２６は、図２１の構造を基本として、水
素バリア膜４０２を強誘電体キャパシタＣの領域を覆う
一定範囲にパターニングした構造を示している。

【００４３】図２７乃至図２９は実施の形態４により得
られる構造を変形した実施の形態である。すなわちこの
実施の形態では、水素バリア膜４０２を層間絶縁膜６ｂ
のＣＭＰ工程での平坦化の際のストッパ膜として用いて
いる。図１８に示すように、層間絶縁膜６ａを堆積した
後、この層間絶縁膜６ａ上に、図２７に示すように、水
素バリア膜４０２を堆積し、更に層間絶縁膜６ｂを堆積
する。なおこの実施の形態の場合、層間絶縁膜の厚みが
強誘電体キャパシタＣの厚みに対して約０．１５倍にな
るように堆積する。そして図２８に示すように、ＣＭＰ
工程の際に水素バリア膜４０２をストッパ膜として用い
て層間絶縁膜６ｂを平坦化する。更に図２９に示すよう
に、層間絶縁膜６ｂ上に層間絶縁膜６ｃを形成する。最
後にコンタクト孔を開けて、上部Ｐｔ電極５に接続され
る端子配線７を形成する。

【００４４】この実施の形態において、水素バリア膜４
０２は、水素の拡散定数が１Ｅ−５ｃｍ²／Ｓ以下の膜
であり、代表的にはアルミニウム酸化膜（Ａｌ₂Ｏ₃）膜
である。その他、ＡｌxＯy膜、ＴｉＯｘ膜、ＭｇＯx
膜、ＺｒＯx膜、あるいはその組み合わせ、あるいは前
記元素を一種類以上含む複合金属酸化物を用いることに
より効果がある。

【００４５】この実施の形態によると、キャパシタＣと
端子配線７との間の層間絶縁膜を所望の膜厚に形成する
ことができる。また、水素バリア膜を層間絶縁膜中に挿
入することにより、強誘電体キャパシタの性能劣化が防
止される。更に実施の形態４と同様の効果が得られるこ
とはいうまでもない。

【００４６】なお、この実施の形態は、図２２及び図２
５に示した実施の形態に用いることも可能である。すな
わち、図２２及び図２５の水素バリア膜４０２をストッ
パ膜として用いて層間絶縁間６ｂを平坦化し、その上に
層間絶縁膜６ｃを形成して、キャパシタＣと端子配線７
との間の層間絶縁膜を所望の膜厚に形成するものであ
る。また、この実施の形態は、図１６の層間絶縁膜６を
所望の膜厚に形成する場合に用いることが可能であるこ
とはいうまでもない。図１６中の水素バリア膜３０３を
ストッパーとして用いている。また、他の実施例と組み
合わせて用いることも可能である。

【００４７】ここで、水素バリア膜４０２がストッパ膜
として不充分な場合、図３０に示すように前記４０２水
素バリア膜上にＳｉｘＮｙ（もしくはＳｉｘＮｙＯｚ）
からなるストッパ膜４０２ｂを１００Å程度形成する方
法も考えられる。この場合は図３１に示されるように、
ストッパ膜４０２ｂを活用して層間絶縁膜６ｂを平坦化
する。更に図３２に示すように、層間絶縁膜６ｂ上に層
間絶縁膜６ｃを形成する。最後にコンタクト孔を開け
て、上部Ｐｔ電極５に接続される端子配線７を形成す
る。この水素バリア膜上のストッパーＳｉｘＮｙ（もし
くはＳｉｘＮｙＯｚ）膜は、図１１、１６、２２、２５
においても同様な使用方法が可能である。

【００４８】［実施の形態７］図３３乃至図３６は、実
施の形態７によるＦＲＡＭの強誘電体キャパシタ製造工
程を示す。図３３に示すように、シリコン基板１にトラ
ンジスタ（図示せず）を形成した後、その表面をシリコ
ン酸化膜等の層間絶縁膜２で覆い平坦化する。この層間
絶縁膜２上の強誘電体キャパシタ形成領域には溝７０１
を加工する。そして、図３４に示すように、水素バリア
膜７０２を２０ｎｍ程度堆積し、続いて下部Ｐｔ電極膜
３0を約１００ｎｍ、ＰＺＴ膜４を約１５０ｎｍ堆積す
る。その後ＰＺＴ膜４は、６５０℃の酸素雰囲気中での
ＲＴＡ（Rapid Thermal Anneal）処理により結晶化さ
せる。

【００４９】続いて、図３５に示すように、ＣＭＰ処理
を行って、溝７０１の外側では水素バリア膜７０２が除
去され、ＰＺＴ膜４が溝７０１にのみ埋め込まれた状態
になるように平坦化する。そして、図３６に示すよう
に、ＰＺＴ膜４上に水素バリア膜７０３を堆積し、これ
に上部電極開口を開けた後、上部Ｐｔ電極５をパターン
形成する。水素バリア膜７０３は上部Ｐｔ電極５と共に
パターン加工する。こうして強誘電体キャパシタＣが得
られる。

【００５０】この後は図示しないが、層間絶縁膜を堆積
し、コンタクト孔を開けて端子配線を形成する。

【００５１】この実施の形態において、水素バリア膜７
０２，７０３としては、水素の拡散定数が１Ｅ−５ｃｍ
²／ｓ以下の膜であり、好ましくは比抵抗が１ｋΩ−ｃ
ｍ以上の金属酸化物膜がよく、代表的にはアルミニウム
酸化物（Ａｌ₂Ｏ₃）膜である。またこの実施の形態の場
合水素バリア膜７０２，７０３として、Ａｌ₂Ｏ₃の他、
ＳｒＲｕＯ₃，ＺｒＯx，ＲｕＯx，ＳｒＯx，ＭｇＯx等
が用いられるが、上側の水素バリア膜７０３は上下電極
を短絡することになるため、できるだけ高抵抗膜を用い
ることが好ましい。

【００５２】この実施の形態によると、特に下部Ｐｔ電
極３に対する水素拡散が効果的に抑制され、優れた強誘
電体キャパシタ特性が得られる。更に、ＰＺＴ膜へのＴ
ｉ拡散がなく、ＰＺＴ膜のＰｂの外方拡散がなく、優れ
た特性が得られる。更に、水素バリア膜７０２、下部電
極４、ＰＺＴ膜４は、溝７０１内に自己整合的に形成す
ることができる。また、水素バリア膜７０２、下部電極
膜３０、ＰＺＴ膜４をエッチング加工によらず、ＣＭＰ
処理により加工している。このため、水素バリア膜７０
２や下部電極３０等の側面に段差が形成されず、信頼性
のよい強誘電体キャパシタが得られる。

【００５３】［実施の形態８］図３７は、上記実施の形
態７の構造を変形した実施の形態である。この実施の形
態では、層間絶縁膜２に形成した溝７０１の底面及び側
面に水素バリア膜７０２を形成した後、下部Ｐｔ電極
３、ＰＺＴ膜４及び上部Ｐｔ電極５を順次溝７０１に埋
め込んでいる。そして、更に水素バリア膜７０７でキャ
パシタＣの領域を覆い、層間絶縁膜６を堆積した後、コ
ンタクト孔を開口して端子配線７を形成している。

【００５４】この実施の形態によると、ＰＺＴ膜に対す
る水素拡散がより効果的に抑制され、優れた強誘電体キ
ャパシタ特性が得られる。更に、ＰＺＴ膜へのＴｉ拡散
がなく、ＰＺＴ膜のＰｂの外方拡散がなく、優れた特性
が得られる。更に、強誘電体キャパシタ全体が溝７０１
内に自己整合的に形成される。

【００５５】［実施の形態９］図３８は、実施の形態８
を更に進めて、上部の水素バリア層７０３まで溝７０１
に埋め込むようにした実施の形態である。これらの実施
の形態によると、強誘電体キャパシタの全体を水素バリ
ア膜で覆った状態になり、水素拡散に影響を一層効果的
に低減することができる。更に、ＰＺＴ膜へのＴｉ拡散
がなく、ＰＺＴ膜のＰｂの外方拡散がなく、優れた特性
が得られ、強誘電体キャパシタ全体が溝７０１内に自己
整合的に形成されるという効果が得られる。

【００５６】［実施の形態１０］図３９乃至図４１及び
図４２乃至図４３は、下部Ｐｔ電極の下に水素バリア膜
を形成する実施の形態において、その製造工程で自動的
にＰＺＴ膜側面にも水素バリア膜を形成するようにした
ＦＲＡＭのキャパシタ製造工程を示す。図３９に示すよ
うに、トランジスタが形成されたシリコン基板１に層間
絶縁膜２を形成した後、この上に水素バリア膜８０１を
介して、下部Ｐｔ電極膜３０、ＰＺＴ膜４及び上部電極
膜５０を順次堆積する。ＰＺＴ膜４に対して結晶化熱処
理を行うことは、先の各実施の形態と同様である。水素
バリア膜８０１としては、水素の拡散定数が１Ｅ−５ｃ
ｍ²／ｓ以下の金属酸化物膜がよく、代表的にはアルミ
ニウム酸化物（Ａｌ₂Ｏ₃）膜である。またこの実施の形
態の場合水素バリア膜８０１として、Ａｌ₂Ｏ₃の他、Ｓ
ｒＲｕＯ₃，ＺｒＯx，ＲｕＯx，ＳｒＯx，ＭｇＯx等の
少なくとも一種が用いられる。

【００５７】この後、図４０に示すように、上部Ｐｔ電
極５をパターン形成する。その後、図４１に示すよう
に、ＳｉＯ₂膜８０２を堆積し、レジストパターン８０
３を用いてこれを上部Ｐｔ電極５を覆うようにパターン
形成する。こうしてパターン形成されたＳｉＯ₂膜８０
２をマスクとして、ＰＺＴ膜４、下部Ｐｔ電極膜３０及
び水素バリア膜８０１に対して、ＲＩＥ等のドライエッ
チングを行い、ＰＺＴ膜４と下部Ｐｔ電極３を上部Ｐｔ
電極５より大きい面積をもってパターン加工する。これ
により、図４２に示すように強誘電体キャパシタＣが得
られる。

【００５８】上述のＰＺＴ膜４、下部Ｐｔ電極膜３及び
水素バリア膜８０１のドライエッチング工程では、ＰＺ
Ｔ膜４及び下部Ｐｔ電極膜３０が垂直に近い側壁、具体
的には７５°以上の急傾斜面となるようにエッチングさ
れる条件を用いる。この様なエッチング条件を用いる
と、図４２に示すように、加工されたＰＺＴ膜４及び下
部Ｐｔ電極３の側面には再堆積膜８０４が形成される。
この再堆積膜８０４は、水素バリア膜８０１の材料のほ
か、ＰＺＴ膜４、Ｐｔ膜、ＳｉＯ₂膜等のエッチングさ
れたものを含むが、水素バリア膜材料膜を含むために一
定の水素バリア効果を示すものとなる。

【００５９】その後、図４３に示すように、層間絶縁膜
６を堆積し、コンタクト孔を開けて端子配線７を形成す
る。

【００６０】この実施の形態によると、強誘電体キャパ
シタＣの側面に自動的に水素バリア効果を持つ保護膜を
形成することができる。ＰＺＴ膜へのＴｉ拡散、ＰＺＴ
膜のＰｂの外方拡散がなく、優れた特性が得られる。更
に、上部電極５を絶縁膜で覆った状態でＰＺＴ膜４及び
下部電極３を大きい面積で加工しており、上下電極の短
絡も確実に防止される。

【００６１】［実施の形態１１］図４４は、実施の形態
１１によるＦＲＡＭの強誘電体キャパシタ構造を示す。
従来のＰｔ／ＰＺＴ／Ｐｔ構造の強誘電体キャパシタで
は、多層配線工程を経ることにより、水素還元作用等に
より、強誘電体特性の劣化が認められる。具体的には、
１Ｅ５から１Ｅ８回の自発分極スイッチにより、自発分
極量は大きく低下する。この実施の形態においては、図
４４に示すように、上下電極５，３とＰＺＴ膜４の間に
ＳｒxＲｕyＯz膜（但し、組成比ｘ，ｙは零の場合を含
み、以下で単にＳＲＯ膜という）９０１，９０２を介在
させ、且つその厚みをＰＺＴ膜４の厚みとの関係で所定
範囲に設定することにより、疲労特性の改善を図る。

【００６２】具体的な製造工程は、層間絶縁膜２上に下
部Ｐｔ電極３とＳＲＯ膜９０１をスパッタにより堆積し
て、結晶化アニールを行う。次いでＰＺＴ膜４をガス圧
２〜４．５Ｐａの条件で厚スパッタにより堆積し、続け
てＳＲＯ膜９０２を堆積して、この段階で結晶化アニー
ルを行う。更に上部Ｐｔ電極５をスパッタにより堆積し
て再度、結晶化アニールを行う。

【００６３】この後、キャップ材となるシリコン酸化膜
を堆積し、リソグラフィ工程及びＲＩＥ工程を経て、上
部Ｐｔ電極をパターン形成する。続いて、別のリソグラ
フィ工程とＲＩＥ工程により、ＰＺＴ膜及び下部Ｐｔ電
極をパターン形成する。この段階で６５０℃の回復アニ
ールを行う。この後図示しないが、層間絶縁膜を堆積
し、上部Ｐｔ電極に対するコンタクト孔を開け、再度６
５０℃の回復アニールを行い、配線を形成する。

【００６４】実際の工程では、ＰＺＴ膜４の膜厚Ｔpzt
（ｎｍ）、ＳＲＯ膜９０１，９０２の各膜厚Ｔsro(BE)
（ｎｍ），Ｔsro(TE)（ｎｍ）、ＰＺＴ膜４の結晶化温
度（℃）等をパラメータとして種々のテストサンプルを
作り、特性の評価を行った。下記表１は、そのテストサ
ンプルの条件と評価結果を示している。各サンプルで
は、Ｔsro(BE)＝Ｔsro(TE)とし、これを以下では単にＴ
sroとして示す。但し、サンプルＮｏ．１２は、下部電
極側にのみＳＲＯ膜を設けた例、Ｎｏ．１３はいずれに
もＳＲＯ膜を設けない例である。評価結果は、自発分極
量ＱSW（μＣ／ｃｍ ²）と、総合評価（○は良、△はや
や良、×は不良）を示した。なお、リーク特性については直流５Ｖを印加したときの
リーク電流が、１０−４Ａ／ｃｍ²を超えるものを不良
と判定し、また総合評価はリーク特性の他、自発分極特
性の角形比を含めて判定を行った。

【００６５】以上の結果から、主要なテストサンプルの
データに基づいて、ＰＺＴ膜の厚みＴpztとＳＲＯ膜の
厚みＴsroの関係で特性の良否を示したのが、図４５で
ある。サンプルＮｏ．７から明らかなように、ＳＲＯ膜
の厚みＴsroが５ｎｍ、従って上下ＳＲＯ膜の合計膜厚
１０ｎｍ未満では、良好な結果が得られていない。そし
て図４５の一点鎖線ＡとＳＲＯ膜の厚みＴsroの現在の
技術で形成可能な最小値５ｎｍで区切られる斜線の範囲
で、ほぼ良好な結果が得られる。この斜線の範囲はほ
ぼ、１０≦Ｔsro(BE)＋Ｔsro(RE)≦（３／２０）Ｔpzt
−２と表される。概略的にはこの範囲は、１０≦Ｔsro
(BE)＋Ｔsro(TE)≦（２／１２）Ｔpztで近似される。特
に好ましくは、実線Ｂ以下の範囲であり、これは概略、
１０≦Ｔsro(BE)＋Ｔsro(TE)≦（２／１５）Ｔpztとな
る。

【００６６】結晶化温度については、７５０℃のサンプ
ルＮｏ．３ではリークが大きく、これは結晶化アニール
が過大であることを示している。

【００６７】図４６は、上述のテストサンプルＮｏ．４
について、疲労テスト（交流５Ｖのストレスをパルス幅
２０μＳで３Ｅ１０回印加）を行った後の自発分極量
（実線）を初期状態（破線）と共に示したものである。
図４７は、同じく疲労テスト回数と自発分極量の大きさ
の関係を示している。図４６から、初期状態で約２０μ
Ｃ／ｃｍ²であるのに対し、疲労後は３０μＣ／ｃｍ²と
なっており、初期状態に比べて特性が改善されているこ
とが分かる。

【００６８】即ち、図に示したような、Ｐｔ／ＳＲＯ／
ＰＺＴ／ＳＲＯ／Ｐｔ構造の強誘電体キャパシタを形成
した場合、前述の不等式を満たす範囲内でＰＺＴ膜とＳ
ＲＯ膜の厚みを選択すれば、疲労特性の向上した強誘電
体キャパシタが得られる。つまり、書き換え回数が増加
するほど、特性がよくなる強誘電体キャパシタを得るこ
とができる。

【００６９】［実施の形態１２］ＰＺＴ膜を用いた強誘
電体キャパシタを持つＦＲＡＭは、キャパシタの加工プ
ロセスダメージによる特性劣化が問題になる。通常この
加工プロセスダメージに対しては、キャパシタ形成後、
金属配線形成前に、酸素雰囲気中の高温熱処理によるダ
メージ回復処理が行われる。金属配線形成後は、高温熱
処理ができない。しかしながら、このダメージ回復過程
については、これまで十分な検討がなされておらず、回
復不完全である場合が多い。そして、ダメージ回復が不
完全であると、それ以降のプロセスでのダメージに対す
る耐性も低下し、最終的なＦＲＡＭの電気的特性、信頼
性及び歩留まりの低下をもたらす。

【００７０】この実施の形態では、強誘電体キャパシタ
のコンタクト構造の改良により、ダメージ回復を確実な
ものとする。

【００７１】図４８は、この実施の形態によるＦＲＡＭ
の構造を示す。シリコン基板１には、強誘電体キャパシ
タＣと共にメモリセルを構成するトランジスタＱが形成
されている。トランジスタＱは、シリコン基板１にゲー
ト絶縁膜１１を介して形成されたゲート電極１２と、こ
れに自己整合されて形成されたｎ型拡散層１３とから構
成される。このトランジスタＱが形成された基板は、層
間絶縁膜２で覆われて平坦化される。層間絶縁膜２には
ｎ型拡散層１３に対するコンタクトプラグ１４が埋め込
まれる。

【００７２】層間絶縁膜２上に、下部Ｐｔ電極３、ＰＺ
Ｔ膜４及び上部電極５からなる強誘電体キャパシタＣが
形成されている。この強誘電体キャパシタＣが形成され
た基板には更に層間絶縁膜６が形成され、この層間絶縁
膜６上にキャパシタＣの上部電極５とトランジスタＱの
ｎ型拡散層１３を接続する第１層金属配線７が形成され
る。

【００７３】ここでこの実施の形態では、金属配線７の
強誘電体キャパシタＣに対するコンタクト２１は、その
上部電極面積Ｘに対するコンタクト面積Ｙが、Ｙ／Ｘ≧
０．５を満たすように設定したことを特徴としている。
通常コンタクトの大きさは、デザインルールに従って一
定とされ、金属配線７のｎ型拡散層１３に対するコンタ
クト２２と、強誘電体キャパシタＣに対するコンタクト
２１を同じ大きさとなるのが一般的である。これに対し
この実施の形態では、キャパシタＣに対するコンタクト
２１を拡散層１３に対するコンタクト２２に比べて大き
く設定している。そして、このキャパシタＣに対するコ
ンタクト２１の大きさが、金属配線形成前のダメージ回
復処理において有効になる。

【００７４】図４９乃至図５１はこの実施の形態におい
て、キャパシタＣに着目した製造工程を示している。層
間絶縁膜２上に密着層としてＴｉ膜をスパッタにより約
２０ｎｍ堆積し、その上に約１５０ｎｍの下部Ｐｔ電極
膜３0をスパッタにより堆積する。下部Ｐｔ電極膜３0上
に更に、約２００ｎｍのＰＺＴ膜４をスパッタ法又はゾ
ルゲル法により堆積する。その後ＰＺＴ膜４は、６５０
℃の酸素雰囲気中でのＲＴＡ（Rapid Thermal Annea
l）処理により結晶化させる。ＰＺＴ膜４上には、上部
電極膜５0を堆積する。上部電極膜５0は、１７５ｎｍ程
度のＰｔ膜又は、ＳｒＲｕＯx（１ｎｍ）／Ｐｔ（１７
５ｎｍ）の積層膜とする。

【００７５】上部電極膜５0を図示しないマスク材を用
いてエッチングし、パターン形成された上部電極５を覆
うマスク材を用いて更にＰＺＴ膜４、下部Ｐｔ電極膜３
0及びＴｉ膜をエッチング加工する。この状態で、６５
０℃の酸素雰囲気中でダメージ回復のための熱処理を行
う。

【００７６】更に層間絶縁膜６を堆積し、コンタクト孔
２１を開ける。このとき上述のように、強誘電体キャパ
シタＣに対するコンタクト２１は、その上部電極面積Ｘ
に対するコンタクト面積Ｙが、Ｙ／Ｘ≧０．５を満たす
ように設定する。この状態で、再度、６５０℃の酸素雰
囲気中でダメージ回復のための熱処理を行う。その後、
Ｔｉ／Ａｌ膜による配線を形成する。

【００７７】図５２及び図５３はそれぞれ、上部電極と
してＰｔ膜、ＳＲＯ／Ｐｔ膜を用いた場合について、上
部電極コンタクト面積の大きさと、分極量の関係を測定
した結果を示している。各図の実線は、上部電極コンタ
クト孔を開口した状態での分極量であり、一点鎖線はそ
の状態で回復アニールを行い、配線を形成した後の分極
量である。従来の一般的な上部コンタクト面積比は、
０．１程度であり、このとき図５２では、コンタクト孔
形成後の分極量に比べて配線形成後の分極量が小さい。
上部電極コンタクト面積比を０．５以上にすると、コン
タクト孔形成後の分極量に比べて、回復アニールを行っ
て配線形成した後の分極量が顕著に大きくなっている。
図５３でも同様の傾向が認められる。

【００７８】これらの図から明らかに、上部電極コンタ
クト面積比を０．５以上とすることにより、顕著な回復
特性を示している。

【００７９】［実施の形態１３］図５４は、ＣＯＰ構造
のＦＲＡＭの実施の形態であり、一回のリソグラフィ工
程でセルフアラインされた微細な強誘電体キャパシタを
形成する実施の形態である。以下に、図５５乃至図６１
を参照して具体的に製造工程を説明する。

【００８０】シリコン基板１にはまず、ＳＴＩ（Shallo
w Trench Isolation）により素子分離絶縁膜３１を形
成する。素子分離絶縁膜３１はＬＯＣＯＳ法によって形
成してもよい。その後シリコン基板にはしきい値調整の
ためのイオン注入を行った後、ゲート酸化膜１１を形成
し、ｎ型多結晶シリコンとＷＳｉ等のシリサイド膜の積
層構造からなるゲート電極１２を形成する。ゲート電極
１２はリソグラフィによりワード線としてパターン形成
する。このゲート電極形成にセルフアラインシリサイド
（サリサイド）工程を用いることもできる。ゲート電極
１２の周囲には熱酸化により保護膜３２を形成する。こ
の保護膜３２として堆積膜を用いてもよい。その後イオ
ン注入により、ソース、ドレイン領域にｎ型拡散層１３
を形成する（図５５）。

【００８１】次いで、第１の層間絶縁膜２を堆積し、平
坦化した後、ｎ型拡散層１３に対するコンタクト孔を開
口し（図５６）、このコンタクト孔にコンタクトプラグ
１６を埋め込む（図５７）。このコンタクトプラグ１４
の埋め込みは、導電性材料例えばタングステンをスパッ
タ或いは気相成長法で堆積し、これをＣＭＰ処理により
平坦化することで行われる。タングステンの選択成長法
等によりコンタクトプラグ１４を埋め込んでもよい。

【００８２】この後、コンタクトプラグ１４が埋め込ま
れた層間絶縁膜２上に、キャパシタ形成用の下部Ｐｔ電
極膜３０、ＰＺＴ膜４及び上部Ｐｔ電極膜５0を順次堆
積する。ＰＺＴ膜４は堆積後、６５０℃〜７００℃で結
晶化アニールを行う。下部Ｐｔ電極３０及び上部Ｐｔ電
極５０とＰＺＴ膜４の間には、先の実施の形態１１で説
明したように、ＳＲＯ膜を介在させることが好ましい。

【００８３】以上の積層膜形成後、シリコン酸化膜或い
はシリコン窒化膜等のハードマスク材３３を堆積し、そ
の上にレジストパターン３５をパターン形成する（図５
８）。そして、異方性エッチングによりハードマスク材
３３をパターン加工し、レジストパターンをアッシング
除去した後、上部電極材料膜５0をエッチングして、上
部電極５をパターン加工する（図５９）。

【００８４】次いで、再度ハードマスク材３４を堆積す
る（図６０）。このハードマスク材３４は、先のハード
マスク材３３と同じ材料が好ましいが、異なる材料膜で
あってもよい。このハードマスク材３４の厚みは、ＰＺ
Ｔ膜４の厚みと同程度から２倍以下のものとする。これ
は、上部電極５の端部から下部電極へと抜ける電気力線
がおよそＰＺＴ膜４の膜厚分外側に延びるため、その分
の側壁厚を必要とするためである。またプロセスダメー
ジの緩和を考えると、十分な側壁膜厚を確保することが
好ましいが、微細化との兼ね合いから、この程度の膜厚
とすることが最適である。

【００８５】そして、ハードマスク材３４を異方性ドラ
イエッチングによりエッチバックして、第１のハードマ
スク３３と上部電極５の側壁のみに保護膜として残す
（図６１）。この後、ハードマスク３３，３４をマスク
として用いてＰＺＴ膜４と下部Ｐｔ電極膜３０を異方性
エッチングによりパターン加工する（図５４）。これに
より、ＰＺＴ膜４と下部Ｐｔ電極３が、上部Ｐｔ電極５
より一定の面積の広がりを持つ構造、即ちフリンジ構造
の強誘電体キャパシタＣが得られる。

【００８６】なおこの実施の形態においても、先に実施
の形態１以下で説明したような水素バリア膜を設けるこ
とが、信頼性上好ましい。

【００８７】以上のようにこの実施の形態によれば、１
回のリソグラフィ工程で上部電極に対して強誘電体膜に
フリンジを持たせた強誘電体キャパシタが得られる。こ
の様なフリンジがあることにより、後のプロセスでのダ
メージから強誘電体キャパシタを保護することができ
る。また下部電極が上部電極より外側に延在すること
で、下部電極をエッチング加工するときにＰＺＴ膜側面
に生じる堆積膜（フェンス）が上部電極に接触する事態
を防止することができる。更に、上部電極端部と下部電
極の間の電気力線が強誘電体膜を通ることになり、上部
電極が大きな面積を持つ場合と等価の作用が得られる。

【００８８】以上の実施の形態では、図５４で説明した
ＣＯＰ構造の実施の形態を除き、上部電極が各強誘電体
キャパシタの個別端子となる。従って下部電極について
は、複数のメモリセルで共通にプレートに接続する必要
がある。これは説明を省略したが、例えば各図の素子断
面に直交する方向に下部電極を連続的にパターン形成す
ることによりプレートとすればよい。図５４の実施の形
態の場合には、上部電極を連結するプレートが設けられ
ることになる。

【００８９】また、ここまでの実施の形態では、強誘電
体膜としてＰＺＴ膜を用いたが、他のペロブスカイト型
結晶構造を持つ層状酸化物強誘電体、例えばＰＬＺＴ
（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）や、ＳＢＴ（Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉）を用いた場合にも同様にこの発明を
適用することができる。

【００９０】更に、実施の形態１１は、Ｐｔ電極の代わ
りにＩｒ等の他の金属電極を用いた場合も有効であり、
それ以外の実施の形態は、Ｐｔ電極の他、Ｉｒ電極や金
属酸化物ＩｒＯx，ＲｕＯx，ＳｒＲｕＯX等の電極、或
いはそれらの複合電極を用いた場合にも有効である。

【００９１】

【発明の効果】以上述べたようにこの発明によれば、加
工プロセスで生じる水素還元作用による強誘電体キャパ
シタの特性劣化を抑制して、優れた特性の強誘電体キャ
パシタを持つ半導体装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図２】この発明の実施の形態１によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図３】この発明の実施の形態１によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図４】同実施の形態による強誘電体キャパシタの製造
工程を示す図である。

【図５】同実施の形態による強誘電体キャパシタの製造
工程を示す図である。

【図６】この発明の実施の形態２によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図７】この発明の実施の形態２によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図８】この発明の実施の形態２によるＦＲＡＭの強誘
電体キャパシタの製造工程を示す図である。

【図９】同実施の形態による強誘電体キャパシタの製造
工程を示す図である。

【図１０】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１１】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１２】この発明の実施の形態３によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１３】この発明の実施の形態３によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１４】この発明の実施の形態３によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１５】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１６】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図１７】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１８】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図１９】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図２０】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図２１】この発明の実施の形態５によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図２２】同実施の形態の構造を変形した構造を示す図
である。

【図２３】図２２の実施の形態の構造を変形した構造を
示す図である。

【図２４】この発明の実施の形態６によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図２５】同実施の形態の構造を変形した構造を示す図
である。

【図２６】図２１の実施の形態の構造を変形した構造を
示す図である。

【図２７】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図２８】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図２９】この発明の実施の形態４によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３０】この発明の実施の形態４変形例によるＦＲＡ
Ｍの強誘電体キャパシタの製造工程を示す図である。

【図３１】この発明の実施の形態４変形例によるＦＲＡ
Ｍの強誘電体キャパシタの製造工程を示す図である。

【図３２】この発明の実施の形態４変形例によるＦＲＡ
Ｍの強誘電体キャパシタの製造工程を示す図である。

【図３３】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３４】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３５】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３６】この発明の実施の形態７によるＦＲＡＭの強
誘電体キャパシタの製造工程を示す図である。

【図３７】この発明の実施の形態８によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図３８】この発明の実施の形態９によるＦＲＡＭの強
誘電体キャパシタの構造を示す図である。

【図３９】この発明の実施の形態１０によるＦＲＡＭの
強誘電体キャパシタの製造工程を示す図である。

【図４０】この発明の実施の形態１０によるＦＲＡＭの
強誘電体キャパシタの製造工程を示す図である。

【図４１】この発明の実施の形態１０によるＦＲＡＭの
強誘電体キャパシタの製造工程を示す図である。

【図４２】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図４３】同実施の形態による強誘電体キャパシタの製
造工程を示す図である。

【図４４】この発明の実施の形態１１によるＦＲＡＭの
強誘電体キャパシタの構造を示す図である。

【図４５】同実施の形態でのテストサンプルの膜厚と特
性の関係を示す図である。

【図４６】同じく良品テストサンプルでの初期特性と疲
労特性を示す図である。

【図４７】同じく良品サンプルの疲労特性を示す図であ
る。

【図４８】この発明の実施の形態１２によるＦＲＡＭの
強誘電体キャパシタ構造を示す図である。

【図４９】同実施の形態でのキャパシタの製造工程を示
す図である。

【図５０】同実施の形態でのキャパシタの製造工程を示
す図である。

【図５１】同実施の形態でのキャパシタの製造工程を示
す図である。

【図５２】同実施の形態でのサンプルの強誘電体キャパ
シタの上部電極コンタクト面積比と回復特性を示す図で
ある。

【図５３】同実施の形態でのサンプルの強誘電体キャパ
シタの上部電極コンタクト面積比と回復特性を示す図で
ある。

【図５４】この発明の実施の形態１３によるＦＲＡＭの
構造を示す図である。

【図５５】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５６】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５７】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５８】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図５９】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図６０】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【図６１】同実施の形態のＦＲＡＭの製造工程を示す図
である。

【符号の説明】

１…シリコン基板、２…層間絶縁膜、３０…下部Ｐｔ電
極膜、３…下部Ｐｔ電極、４…ＰＺＴ膜、５０…上部Ｐ
ｔ電極膜、５…上部Ｐｔ電極、６…層間絶縁膜、７…配
線、１０１，１０２，１０４，２０２，３０３，４０
２，４０３，７０２，７０３，８０１…水素バリア膜、
９０１，９０２…ＳＲＯ膜、３４…側壁保護膜、Ｃ…強
誘電体キャパシタ、Ｑ…トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者森本豊太神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者日高修神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者國島巌神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者岩元剛神奈川県横浜市磯子区新磯子町33番地株式会社東芝生産技術研究所内Ｆターム(参考） 5F083 FR02 GA21 GA25 JA15 JA36 JA38 JA39 JA40 JA42 JA43 JA56 MA01 MA06 MA18 PR06 PR07 PR29 PR34

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上に絶縁
膜を介して順次積層された下部電極、強誘電体膜及び上
部電極を有する強誘電体キャパシタと、この強誘電体キ
ャパシタ上に層間絶縁膜を介して形成されて前記上部電
極に接続される配線と備えた半導体装置において、前記配線の前記上部電極に対するコンタクトの面積が前
記上部電極の面積に対して５０％以上となるように設定
されていることを特徴とする半導体装置。
【請求項２】前記半導体基板にトランジスタが形成さ
れており、前記配線の前記上部電極に対するコンタクト
の面積は、前記トランジスタに対するコンタクトの面積
に比べて大きく設定されていることを特徴とする請求項
１記載の半導体装置。