WO2005106957A1 - 半導体装置及びその製造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory including a ferroelectric capacitor and a method for manufacturing the same.
  • FIG. 6 is a sectional view showing the structure of a conventional ferroelectric memory.
  • transistors are formed on a silicon substrate (not shown), and an interlayer insulating film 52 is formed above these.
  • a ferroelectric capacitor 51 having a lower electrode 51a, a ferroelectric film 51b, and an upper electrode 51c is formed.
  • An interlayer insulating film 53 covering the ferroelectric capacitor 51 is formed on the interlayer insulating film 52. Holes reaching the transistors and the like are formed in the interlayer insulating films 52 and 53, and plugs 54 are formed in the holes. Further, holes reaching the upper electrode 51 a and the lower electrode 51 c are also formed in the interlayer insulating film 53, and the wiring 55 is formed in these holes and on the plug 54.
  • An alumina film 56 covering the wiring 55 is formed, and an interlayer insulating film 57 is formed on the anoremina film 56.
  • a hole reaching the wiring 55 is formed, and a plug 58 is formed in this hole.
  • Wiring 59 is formed on interlayer insulating film 57.
  • An interlayer insulating film 60 covering the wiring 59 is formed on the interlayer insulating film 57.
  • a hole reaching the wiring 59 is formed in the interlayer insulating film 60, and a plug 64 is formed in the hole.
  • a wiring 65 also serving as a pad is formed on the interlayer insulating film 60.
  • a silicon oxide film 66 and a silicon nitride film 67 covering the wiring 65 are formed. Silicon oxide film
  • the thicknesses of the silicon nitride film 67 and the silicon nitride film 67 are about 100 nm and about 350 nm, respectively.
  • a pad opening 68 exposing a part of the wiring 65 is formed in the silicon oxide film 66 and the silicon nitride film 67.
  • a polyimide film 70 is formed on the silicon nitride film 67.
  • Silicon oxide film 6 6 is formed using TEOS (tetraethylorthosilicate) Has been.
  • a gas containing H is used. Therefore, if the silicon nitride film 67 is formed thickly, hydrogen which adversely affects the ferroelectric film 51 b at the time of formation is formed. It will penetrate inside.
  • the thickness of the silicon nitride film 67 is set to about 350 nm in consideration of these circumstances.
  • semiconductor devices that do not have a ferroelectric capacitor, such as DRAM (Dynamic Random Access Memory), use a thick SOG (Spin On Glass) film as the silicon oxide film that forms the cover film.
  • DRAM Dynamic Random Access Memory
  • SOG Spin On Glass
  • SOG films cannot be applied to ferroelectric memories. This is because a high-temperature heat treatment is necessary for forming the SOG film, and a large amount of hydrogen and water diffuse during this heat treatment. In addition, there is a case where the SOG film itself has high hygroscopicity, and the moisture absorbed by the SOG film after formation diffuses to the ferroelectric capacitor later.
  • Patent Document 1
  • Patent Document 2
  • An object of the present invention is to suppress an adverse effect on a ferroelectric capacitor from an upper layer and from outside. And a method for manufacturing the same.
  • a semiconductor device includes a ferroelectric capacitor, two or more wiring layers formed above the ferroelectric capacitor, and an uppermost one of the two or more wiring layers. And a substantially flat alumina film formed between the two wiring layers.
  • two or more wiring layers are formed above the ferroelectric capacitor.
  • a substantially flat alumina film is formed between two uppermost wiring layers of the two or more wiring layers.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • FIGS. 2A to 2I are cross-sectional views showing a method of manufacturing a ferroelectric memory according to the first embodiment of the present invention in order.
  • 3A to 3B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to the second embodiment of the present invention in order of steps.
  • 4A to 4B are cross-sectional views showing a method of manufacturing a ferroelectric memory according to the third embodiment of the present invention in order.
  • FIG. 5 is a cross-sectional view illustrating a method for manufacturing a ferroelectric memory according to the fourth embodiment of the present invention.
  • FIG. 6 is a sectional view showing the structure of a conventional ferroelectric memory.
  • FIG. 7 is an SEM photograph showing corrosion of the A1 wiring.
  • FIG. 8 is an SEM photograph of a portion indicated by arrow A in FIG.
  • FIG. 9 is an SEM photograph of a portion indicated by arrow B in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • the memory cell array includes a plurality of bit lines 103 extending in one direction, a plurality of read lines 104 extending in a direction perpendicular to the direction in which the bit lines 103 extend, and a plane.
  • a line 105 is provided.
  • a plurality of memory cells of the ferroelectric memory according to the present embodiment are arrayed so as to match the lattice formed by the bit lines 103, the word lines 104, and the plate lines 105. It is arranged in a shape.
  • Each memory cell is provided with a ferroelectric capacitor 101 and a MOS transistor 102.
  • the gate of the MOS transistor 102 is connected to the word line 104. Further, one source / drain of the MOS transistor 102 is connected to the bit line 103, and the other source / drain is connected to one electrode of the ferroelectric capacitor 101. The other electrode of the ferroelectric capacitor 101 is connected to the plate line 105. Note that each word line 104 and plate line 105 are shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which they extend. Similarly, each bit line 103 is shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which the bit line 103 extends.
  • the direction in which the word line 104 and the plate line 105 extend, and the direction in which the bit line 103 extends may be referred to as a row direction and a column direction, respectively.
  • the arrangement of the bit lines 103, the lead lines 104 and the plate lines 1 • 5 is not limited to the above.
  • data is stored according to the polarization state of the ferroelectric film provided in the ferroelectric capacitor 101.
  • FIGS. 2A to 2I are sectional views showing a method of manufacturing a ferroelectric memory according to the embodiment of the present invention in the order of steps.
  • a transistor (not shown) is formed on a semiconductor substrate (not shown) such as a silicon substrate.
  • This transistor is the MOS transistor shown in Figure 1. It corresponds to data 102.
  • an interlayer insulating film 2 is formed above these as shown in FIG. 2A.
  • a ferroelectric film for example, PZT (P b (Z r , T i) 0 3) film
  • a ferroelectric having a 1 b and the upper electrode 1 c Form capacitor 1.
  • an interlayer insulating film 3 covering the ferroelectric capacitor 1 is formed on the interlayer insulating film 2.
  • a substantially flat alumina film 11 is formed on the interlayer insulating film 10 as a diffusion suppressing film for suppressing diffusion of hydrogen and moisture.
  • the thickness of the alumina film 11 is, for example, 70 nm.
  • an interlayer insulating film 12 is formed on the alumina film 11 d.
  • a hole 13 ⁇ reaching the wiring 9 is formed in the interlayer insulating film 10, the alumina film 11 and the interlayer insulating film 12. .
  • the interlayer insulating film 12 may be flattened by performing CMP.
  • a coating type SOG film 16 is formed on the entire surface. Thereafter, plasma treatment is performed on the SOG film 16 in an atmosphere containing N. As a result, the surface of the SOG film 16 is slightly nitrided, and its hygroscopicity is reduced. Further, a silicon nitride film 17 is formed on the SOG film 16.
  • the thickness of the SOG film 16 is, for example, about 350 nm, and the thickness of the silicon nitride film 17 is, for example, 350 nm to 500 nm. Since the flatness of the coating type SOG film 16 is relatively high, the flatness of the silicon nitride film 17 is also relatively high, and the silicon nitride film 17 is less likely to crack.
  • the SOG film 16 and the silicon nitride film 17 are A pad opening 18 exposing a part is formed.
  • the exposed part of the wiring 15 becomes a pad.
  • a silicon nitride film 19 is formed on the side wall of the pad opening 18.
  • the silicon nitride film 19 covers the side of the SOG film 16.
  • the polyimide film 20 is formed so as not to cover the head opening 18.
  • the coated S00 film 16 is formed above the wiring 15 also serving as a pad, the flatness of the silicon nitride film 17 formed thereon is reduced. Can be higher. As a result, cracks in the silicon nitride film 17 can be suppressed. Further, if the SOG film 16 is simply formed, the diffusion of moisture and the like is caused by the formation of the SOG film 16. However, in the present embodiment, since the alumina film 11 is formed, the diffusion of the moisture and the like occurs. Diffusion toward the ferroelectric capacitor 1 can be suppressed.
  • 3A to 3B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to the second embodiment of the present invention in the order of steps.
  • a TEOS film 21 is formed on the entire surface by, for example, a plasma CVD method.
  • the thickness of the TEOS film 21 is, for example, 1300 nm to 2000 nm.
  • the TEOS film 21 is flattened by CMP (Chemical Mechanical Polishing).
  • the thickness of the planarized TEOS film 21 is, for example, 350 nm to 500 nm based on the surface of the wiring 15.
  • plasma processing is performed on the TEOS film 21 in an atmosphere containing N.
  • the surface of the TEOS film 21 is slightly nitrided, and its hygroscopicity is reduced.
  • a silicon oxide film 22 is formed on the TEOS film 21.
  • a silicon nitride film 17 is formed on the silicon oxide film 22.
  • the thickness of the silicon nitride film 17 is, eg, 350 nm to 500 nm.
  • a pad opening 18 is formed. Then, the steps after the formation of the silicon nitride film 19 are performed in the same manner as in the first embodiment.
  • the TEOS film 21 is formed instead of the SOG film 16, but the same effects as in the first embodiment can be obtained.
  • 4A to 4B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to the third embodiment of the present invention in the order of steps.
  • steps up to the formation of the wiring 15 are performed in the same manner as in the first embodiment.
  • an N 2 annealing process is performed on the wiring 15.
  • the conditions for this N 2 annealing treatment are, for example, temperature: 350 ° C., N 2 flow rate: 201 in, and time: 30 minutes.
  • an alumina film 31 covering the wiring 15 is formed on the entire surface.
  • a silicon oxide film 16 is formed. The thickness of the silicon oxide film 16 is, eg, about 350 nm.
  • the steps after the formation of the silicon nitride film 17 are performed in the same manner as in the first embodiment.
  • the alumina film 31 is formed immediately below the silicon oxide film 16, the diffusion of hydrogen and moisture from the outside to the ferroelectric film 1b is further suppressed. Can be.
  • the annealing is performed on the wiring 15 in an atmosphere containing nitrogen before the formation of the alumina film 31, local peeling of the alumina film 31 is suppressed, and Intrusion of hydrogen and moisture can also be suppressed.
  • FIG. 5 is a cross-sectional view illustrating a method for manufacturing a ferroelectric memory according to the fifth embodiment of the present invention.
  • an alumina film is formed in the interlayer insulating film between the lowermost wiring 5 and the wiring 9 thereover among the plurality of wiring layers located above the ferroelectric capacitor 1. That is, while the interlayer insulating film 7 is formed in the first embodiment, in the present embodiment, as shown in FIG. 5, the interlayer insulating film 7a, the alumina film 41 and the interlayer insulating film 7b are sequentially formed. Form. Other steps are performed in the same manner as in the first embodiment.
  • the alumina film 41 is formed in the vicinity of the ferroelectric capacitor 1, even if moisture or the like enters from the outside, the alumina film 41 reaches the ferroelectric film lb. Before that diffusion can be suppressed.
  • the formation of the silicon nitride film 19 may be omitted.
  • the ferroelectric memory is completed by performing the process up to the formation of the polyimide film.
  • the polyimide film was peeled off by immersion for 0 seconds. Then, each sample was immersed in aqua regia for about 1 minute, and the degree of penetration was evaluated. The results are shown in Table 1 below together with the conditions. In these three types of samples, the formation conditions and thicknesses of the silicon oxide film and the silicon nitride film covering the pad were different, and an alumina film under the pad was formed only in Example 1.
  • Example 1 as a silicon oxide film, a TEOS film covering the wiring (pad) was formed to a thickness of 1600 nm, and then polished by CMP to a thickness of 350 nm. That is, the first embodiment is based on the second embodiment.
  • Comparative Examples 1 and 2 a silicon oxide film was formed with a thickness of 100 nm using TEOS. Further, when the sample of Comparative Example 1 was immersed in sulfuric acid and observed by SEM (Scanning Electron Microscope), as shown in FIG. Were present. In addition, the present inventor took a SEM photograph of a portion indicated by arrows A and B in FIG. FIG. 8 is an SEM photograph of a portion indicated by arrow A in FIG. 7, and FIG. 9 is an SEM photograph of a portion indicated by arrow B in FIG. As shown in Figs. 8 and 9, cracks (in the region surrounded by circles) occurred in the silicon nitride film.
  • Example 2 is based on the second embodiment, and Comparative Example 3 is equivalent to the second embodiment except that the alumina film under the pad is removed. Table 2
  • the alumina film is formed between the two uppermost wiring layers, adverse effects on the ferroelectric capacitor from the upper layer and the outside are suppressed. Can be controlled. For example, intrusion of moisture from the outside can be suppressed. Further, even if the cover film that covers the uppermost wiring layer is formed using a material that easily diffuses moisture, diffusion to the ferroelectric capacitor can be suppressed. Therefore, as the cover film, a film made of a material which can obtain a high flatness but is easily diffused with moisture, which has been conventionally avoided, can also be formed. For this reason, it is also possible to suppress cracks in the cover film.

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Description

明細書
半導体装置及びその製造方法 技術分野
本発明は、 強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその 製造方法に関する。 背景技術
強誘電体メモリの上部には、 外部から配線等が接続されるパッドが設けられている。 図 6は、 従来の強誘電体メモリの構造を示す断面図である。
従来の強誘電体メモリでは、 シリコン基板 （図示せず） 上にトランジスタ （図示せず ) が形成され、 これらの上方に、 層間絶縁膜 5 2が形成されている。 層間絶縁膜 5 2上 に、 下部電極 5 1 a、 強誘電体膜 5 1 b及び上部電極 5 1 cを備えた強誘電体キャパシ タ 5 1が形成されている。 強誘電体キャパシタ 5 1を覆う層間絶縁膜 5 3が層間絶縁膜 5 2上に形成されている。 層間絶縁膜 5 2及び 5 3に、 トランジスタ等まで到達する孔 が形成され、 この孔内にプラグ 5 4が形成されている。 また、 層間絶縁膜 5 3に、 上部 電極 5 1 a及び下部電極 5 1 cまで到達する孔も形成されており、 これらの孔内及びプ ラグ 5 4上に配線 5 5が形成されている。 配線 5 5を覆うアルミナ膜 5 6が形成され、 ァノレミナ膜 5 6上に層間絶縁膜 5 7が形成されている。 アルミナ膜 5 6及 層間絶縁膜
5 7に、 配線 5 5まで到達する孔が形成され、 この孔内にプラグ 5 8が形成されている 。 層間絶縁膜 5 7上に配線 5 9が形成されている。 配線 5 9を覆う層間絶縁膜 6 0が層 間絶縁膜 5 7上に形成されている。 層間絶縁膜 6 0に、 配線 5 9まで到達する孔が形成 され、 この孔内にプラグ 6 4が形成されている。
そして、 層間絶縁膜 6 0上に、 パッドを兼ねる配線 6 5が形成されている。 配線 6 5 を覆うシリコン酸化膜 6 6及びシリコン窒化膜 6 7が形成されている。 シリコン酸化膜
6 6及ぴシリコン窒化膜 6 7の厚さは、 夫々 l O O n m程度、 3 5 0 n m程度である。 シリコン酸化膜 6 6及びシリコン窒化膜 6 7に、 配線 6 5の一部を露出させるパッド開 口部 6 8が形成されている。 シリコン窒化膜 6 7上に、 ポリイミド膜 7 0が形成されて いる。 シリコン酸化膜 6 6は、 T E O S (tetraethylorthosilicate) 等を用いて形成 されている。
シリコン窒化 B莫 67は、 その厚さが厚いほど外部からの水素及び水分の浸入を抑制す ることができる。 し力 し、 シリコン窒化膜 6 7の形成時には、 Hを含有するガスを用い るため、 シリコン窒化膜 67を厚く形成すると、 その形成時に強誘電体膜 5 1 bに悪影 響を及ぼす水素が内部に浸入してしまう。 従来の強誘電体メモリでは、 これらの事情を 考慮してシリコン窒化膜 67の厚さは 350 nm程度に設定されている。
し力 しながら、 100 nm程度のシリコン酸化膜 66と 350 nm程度のシリコン窒 化膜 67との組み合わせでは、 使用中等にシリコン窒化膜 67にクラックが発生し、 そ こから内部に水素及ぴ水分等が浸入することがある。 そして、 このような浸入が生じる と、 PTHS (Pressure Temperature Humidity Stressノ 小良及ぴ /又は単ビッ r^l良 が誘発されることがある。 このようなクラックの原因として、 シリコン窒化膜 6 7の平 ±旦度が低いことが挙げられる。 シリコン酸化膜 66を厚くすれば、 シリコン窒化膜 67 の平坦度を向上することは可能である。 し力 し、 TE OSを用いて厚いシリコン酸化膜 66を形成すると、 シリコン酸化膜 66中の水分が後の加熱工程等の際に強誘電体キヤ パシタまで多量に拡散する虞がある。
このような状況に対し、 DRAM (Dynamic Random Access Memory) 等の強誘電体キ ャパシタを有しない半導体装置では、 カバー膜を構成するシリコン酸化膜として厚い S OG (Spin On Glass) 膜が使用されることがある。
しかしながら、 SOG膜を強誘電体メモリに適用することはできない。 SOG膜の形 成のためには、 高温での熱処理が必要であり、 また、 この熱処理時に多量の水素及び水 分が拡散するからである。 また、 SOG膜自体の吸湿性が高く、 形成後に SOG膜が吸 収した水分が、 後に強誘電体キャパシタまで拡散する虡もある。
特許文献 1
特開 2001— 36026号公報
特許文献 2
特開 200 1— 1 5 703号公報 発明の開示
本発明の目的は、 上層及ぴ外部からの強誘電体キャパシタへの悪影響を抑制すること ができる半導体装置及びその製造方法を提供することにある。
本願発明者は、 前記課題を解決すべく鋭意検討を重ねた結果、 以下に示す発明の諸態 様に想到した。
本願発明に係る半導体装置は、 強誘電体キャパシタと、 前記強誘電体キャパシタの上 方に形成された 2個以上の配線層と、 前記 2個以上の配線層のうちで最も上方に位置す る 2個の配線層の間に形成された実質的に平坦なアルミナ膜と、 を有することを特徴と する。
本願発明に係る半導体装置の製造方法では、 強誘電体キャパシタを形成した後、 前記 強誘電体キャパシタの上方に 2個以上の配線層を形成する。 伹し、 前記 2個以上の配線 層を形成する工程の間に、 前記 2個以上の配線層のうちで最も上方に位置する 2個の配 線層の間に実質的に平坦なアルミナ膜を形成する。 図面の簡単な説明
図 1は、 本発明の実施形態に係る方法によって製造する強誘電体メモリ （半導体装置 ) のメモリセルアレイの構成を示す回路図である。
図 2 A乃至図 2 Iは、 本発明の第 1の実施形態に係る強誘電体メモリの製造方法をェ 程順に示す断面図である。
図 3 A乃至図 3 Bは、 本発明の第 2の実施形態に係る強誘電体メモリの製造方法をェ 程順に示す断面図である。
図 4 A乃至図 4 Bは、 本発明の第 3の実施形態に係る強誘電体メモリの製造方法をェ 程順に示す断面図である。
図 5は、 本発明の第 4の実施形態に係る強誘電体メモリの製造方法を示す断面図であ る。
図 6は、 従来の強誘電体メモリの構造を示す断面図である。
図 7は、 A 1配線の腐食を示す S EM写真である。
図 8は、 図 7中の矢印 Aで示す部分の S EM写真である。
図 9は、 図 7中の矢印 Bで示す部分の S EM写真である。 発明を実施するための最良の形態 以下、 本発明の実施形態について、 添付の図面を参照して具体的に説明する。 図 1は
、 本発明の実施形態に係る方法によって製造する強誘電体メモリ （半導体装置） のメモ リセルァレイの構成を示す回路図である。
このメモリセルアレイには、 一の方向に延びる複数本のビット線 1 0 3、 並びにビッ ト線 1 0 3が延びる方向に対して垂直な方向に延びる複数本のヮ ド線 1 0 4及びプレ ート線 1 0 5が設けられている。 また、 これらのビット線 1 0 3、 ワード線 1 0 4及び プレート線 1 0 5が構成する格子と整合するようにして、 本実施形態に係る強誘電体メ モリの複数個のメモリセルがアレイ状に配置されている。 各メモリセルには、 強誘電体 キャパシタ 1 0 1及び MO Sトランジスタ 1 0 2が設けられている。
MO Sトランジスタ 1 0 2のゲートはワード線 1 0 4に接続されている。 また、 MO Sトランジスタ 1 0 2の一方のソース · ドレインはビット線 1 0 3に接続され、 他方の ソース · ドレインは強誘電体キャパシタ 1 0 1の一方の電極に接続されている。 そして 、 強誘電体キャパシタ 1 0 1の他方の電極がプレート線 1 0 5に接続されている。 なお 、 各ワード線 1 0 4及びプレート線 1 0 5は、 それらが延びる方向と同一の方向に並ぶ 複数個の MO Sトランジスタ 1 0 2により共有されている。 同様に、 各ビット線 1 0 3 は、 それが延びる方向と同一の方向に並ぶ複数個の MO Sトランジスタ 1 0 2により共 有されている。 ワード線 1 0 4及びプレート線 1 0 5が延びる方向、 ビット線 1 0 3が 延びる方向は、 夫々行方向、 列方向とよばれることがある。 但し、 ビット線 1 0 3、 ヮ ード線 1 0 4及びプレート線 1◦ 5の配置は、 上述のものに限定されない。
このように構成された強誘電体メモリのメモリセルァレイでは、 強誘電体キャパシタ 1 0 1に設けられた強誘電体膜の分極状態に応じて、 データが記憶される。
次に、 本発明の種々の実施形態について説明する。 但し、 ここでは、 便宜上、 強誘電 体メモリの各メモリセルの断面構造については、 その製造方法と共に説明する。
(第 1の実施形態）
先ず、 本発明の第 1の実施形態に係る強誘電体メモリ （半導体装置） の製造方法につ いて説明する。 図 2 A乃至図 2 Iは、 本発明の実施形態に係る強誘電体メモリの製造方 法を工程順に示す断面図である。
本実施形態においては、 先ず、 シリコン基板等の半導体基板 （図示せず） 上にトラン ジスタ （図示せず） を形成する。 このトランジスタは、 図 1における MO Sトランジス タ 102に相当する。 次に、 これらの上方に、 図 2Aに示すように、 層間絶縁膜 2を形 成する。 次いで、 層間絶縁膜 2上に、 下部電極 l a、 強誘電体膜 （例えば、 PZT (P b (Z r, T i) 03) 膜） 、 1 b及び上部電極 1 cを備えた強誘電体キャパシタ 1を 形成する。 その後、 強誘電体キャパシタ 1を覆う層間絶縁膜 3を層間絶縁膜 2上に形成 する。
続いて、 層間絶縁膜 2及び 3に、 トランジスタ等まで到達する孔を形成し、 この孔内 にプラグ 4を形成する。 次に、 層間絶縁膜 3に、 上部電極 1 a及び下部電極 1 cまで到 達する孔を形成する。 次いで、 これらの孔内及びプラグ 4上に配線 5を形成する。 その後、 配線 5を覆うアルミナ膜 6を形成し、 更に、 アルミナ膜 6上に層間絶縁膜 7 を形成する。 続いて、 アルミナ膜 6及ぴ層間絶縁膜 7に、 配線 5まで到達する孔を形成 し、 この孔内にプラグ 8を形成する。 次に、 層間絶縁膜 7上に配線 9を形成する。 配線 9を覆う層間絶縁膜 10を層間絶縁膜 7上に形成する。
次いで、 図 2 Bに示すように、 層間絶縁膜 10上に実質的に平坦なアルミナ膜 11を 水素及び水分の拡散を抑制する拡散抑制膜として形成する。 アルミナ膜 11の厚さは、 例えば 70 nmとする。 更に、 アルミナ膜 11上に層間絶縁膜 12を形成する d その後、 図 2 Cに示すように、 層間絶縁膜 10、 アルミナ膜 11及び層間絶縁膜 12 に、 配線 9まで到達する孔 13 ^形成する。
続いて、 図 2Dに示すように、 孔 13内にプラグ 14を形成する。
次に、 図 2Eに示すように、 層間絶縁膜 12上に、 プラグ 14に接続される配線 15 を形成する。 なお、 アルミナ膜 11を形成する前に、 CMPを行うことにより、 層間絶 縁膜 12をフラット （平坦） にしても良い。
次いで、 図 2Fに示すように、 全面に塗布型の SO G膜 16を形成する。 その後、 S OG膜 16に対して、 Nを含有する雰囲気下でプラズマ処理を行う。 この結果、 SOG 膜 16の表面が若干窒化し、 その吸湿性が低下する。 更に、 SOG膜 16上に、 シリコ ン窒化膜 17を形成する。 SOG膜 16の厚さは、 例えば 350 nm程度とし、 シリコ ン窒化膜 17の厚さは、 例えば 350 nm乃至 500 nmとする。 塗布型の SO G膜 1 6の平坦度は比較的高いため、 シリコン窒化膜 17の平坦度も比較的高くなり、 シリコ ン窒化膜 17にクラックは生じにくレ、。
続いて、 図 2 Gに示すように、 SOG膜 16及びシリコン窒化膜 17に、 配線 15の 一部を露出させるパッド開口部 1 8を形成する。 配線 1 5の露出した部分がパッドとな る。
次に、 図 2Hに示すように、 パッド開口部 18の側壁部にシリコン窒化膜 1 9を形成 する。 シリコン窒化膜 1 9により SOG膜 16の側部が覆われる。
次いで、 図 2 1に示すように、 シリコン窒化膜 1 7上に、 ノ、。ッ ド開口部 1 8を覆わな いようにして、 ポリイミド膜 20を形成する。
このような第 1の実施形態によれば、 パッドを兼ねる配線 1 5の上方に、 塗布型の S 00膜16を形成しているため、 その上に形成するシリコン窒化膜 1 7の平坦度を高く することができる。 この結果、 シリコン窒化膜 1 7のクラックを抑制することができる 。 また、 単に SOG膜 16を形成しただけでは、 SOG膜 1 6の形成に伴う水分等の拡 散が生じてしまうが、 本実施形態では、 アルミナ膜 1 1を形成しているため、 水分等の 強誘電体キャパシタ 1へ向かう拡散を抑制することができる。
(第 2の実施形態）
次に、 本発明の第 2の実施形態について説明する。 図 3 A乃至図 3 Bは、 本発明の第 2の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
本実施形態では、 先ず、 図 3 Aに示すように、 第 1の実施形態と同様にして、 配線 1 5の形成までの工程を行う。 次に、 全面に TEOS膜 21を、 例えばプラズマ CVD法 により形成する。 TEOS膜 21の厚さほ、 例えば 1 300 nm乃至 2000 nmとす る。 次いで、 CMP (Chemical Mechanical Polishing) により T E O S膜 21を平坦 化する。 平坦化後の TEOS膜 2 1の厚さは、 例えば、 配線 1 5の表面を基準として 3 50 nm乃至 500 nmとする。 その後、 TEOS膜 21に対して、 Nを含有する雰囲 気下でプラズマ処理を行う。 この結果、 TEOS膜 2 1の表面が若干窒化し、 その吸湿 性が低下する。 続いて、 TEOS膜 21上に、 シリコン酸化膜 22を形成する。 そして 、 シリコン酸化膜 22上に、 シリコン窒化膜 1 7を形成する。 シリコン窒化膜 1 7の厚 さは、 例えば 350 nm乃至 500 nmとする。
次に、 図 3 Bに示すように、 パッド開口部 1 8の形成する。 そして、 シリコン窒化膜 1 9の形成以降の工程を、 第 1の実施形態と同様にして行う。
このような第 2の実施形態では、 S O G膜 16ではなく TEOS膜 2 1を形成してい るが、 第 1の実施形態と同様の効果が得られる。 (第 3の実施形態）
次に、 本発明の第 3の実施形態について説明する。 図 4 A乃至図 4 Bは、 本発明の第 3の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
本実施形態では、 先ず、 図 4 Aに示すように、 第 1の実施形態と同様にして、 配線 1 5の形成までの工程を行う。 次に、 配線 1 5に対して、 N 2ァニール処理を行う。 この N 2ァニール処理の条件は、 例えば、 温度： 3 5 0 °C、 N 2の流速： 2 0 1 i n、 '時 間： 3 0分間とする。 次いで、 配線 1 5を覆うアルミナ膜 3 1を全面に形成する。 その後、 図 4 Bに示すように、 シリコン酸化膜 1 6を形成する。 シリコン酸化膜 1 6 の厚さは、 例えば 3 5 0 n m程度とする。 そして、 シリコン窒化膜 1 7の形成以降のェ 程を、 第 1の実施形態と同様にして行う。
このような第 3の実施形態では、 シリコン酸化膜 1 6の直下にアルミナ膜 3 1を形成 しているため、 外部から水素及び水分の強誘電体膜 1 bへの拡散をより一層抑制するこ とができる。 また、 アルミナ膜 3 1の形成前に配線 1 5に対して窒素を含有する雰囲気 中でのァニール処理を施しているため、 アルミナ膜 3 1の局所的な剥がれを抑制し、 こ の剥がれに伴う水素及び水分の浸入も抑制することができる。
(第 4の実施形態）
次に、 本発明の第 4の実施形態について説明する。 図 5は、 本発明の第 5の実施形態 に係る強誘電体メモリの製造方法を示す断面図である。
本実施形態では、 強誘電体キャパシタ 1の上方に位置する複数の配線層のうちで最も 下層の配線 5とその上の配線 9との間の層間絶縁膜内にアルミナ膜を形成する。 即ち、 第 1の実施形態で層間絶縁膜 7を形成するのに対し、 本実施形態では、 図 5に示すよう に、 層間絶縁膜 7 a、 アルミナ膜 4 1及ぴ層間絶縁膜 7 bを順次形成する。 その他のェ 程は、 第 1の実施形態と同様にして行う。
このような第 4の実施形態では、 強誘電体キャパシタ 1の近傍にアルミナ膜 4 1を形 成しているため、 例え外部から水分等が浸入してきたとしても、 強誘電体膜 l bまで到 達する前にその拡散を抑制することができる。
なお、 第 1乃至第 4の実施形態のいずれかを 2種以上組み合わせてもよい。
また、 シリコン窒化膜 1 9の形成を省略してもよい。
次に、 本願発明者が行った試験の結果について説明する。 (第 1の試験）
第 1の試験では、 3種の試料を 1 0個ずつ作製し、 王水の染み込み具合を観察した。 その後、 ポリイミド膜の形成まで行って強誘電体メモリを完成させた後、 硫酸中に約 3
0秒間浸漬してポリイミド膜を剥離した。 そして、 各試料を王水中に約 1分間浸漬し、 染み込みの発生具合を評価した。 この結果を、 条件と共に下記表 1に示す。 なお、 これ らの 3種の試料では、 パッドを覆うシリコン酸化膜及ぴシリコン窒化膜の形成条件及び 厚さを相違させると共に、 実施例 1のみにパッド下のアルミナ膜を形成した。
表 1
Figure imgf000010_0001
なお、 実施例 1では、 シリコン酸化膜として、 配線 （パッド） を覆う T E O S膜を 1 6 0 0 n m形成した後、 CM Pにより厚さが 3 5 0 n mとなるまで研磨した。 即ち、 実 施例 1は第 2の実施形態に準じたものである。 一方、 比較例 1及ぴ 2では、 T E O Sを 用いてシリコン酸化膜を 1 0 0 n mの厚さで形成した。 更に、 比較例 1の試料を硫酸中 に浸漬し、 S EM (Scanning Electron Microscope) 観察を行ったところ、 図 7に示す ように、 A 1配線に腐食している部分 （矢印で示す部分） が存在した。 また、 本願発明 者は、 図 7中の矢印 A及び Bで示す部分の S EM写真を撮影した。 図 8は、 図 7中の矢 印 Aで示す部分の S E M写真であり、 図 9は、 図 7中の矢印 Bで示す部分の S E M写真 である。 図 8及び図 9に示すように、 シリコン窒化膜にクラック （円で囲んだ領域内） が発生していた。
(第 2の試験）
第 2の試験では、 2種の試料を 2 0個ずつ作製し、 P T H S耐性の評価を行った。 こ の結果を表 2に示す。 実施例 2は、 第 2の実施形態に準じたものであり、 比較例 3は、 第 2の実施形態からパッド下のアルミナ膜を除いたものに相当する。 表 2
Figure imgf000011_0001
産業上の利用可能性
以上詳述したように、 本発明によれば、 最も上方に位置する 2個の配線層の間にアル ミナ膜が形成されているため、 上層及び外部からの強誘電体キャパシタへの悪影響を抑 制することができる。 例えば、 外部からの水分の浸入を抑制することができる。 また、 最も上方に位置する配線層を覆うカバー膜を、 水分が拡散しやすい材料を用いて形成し たとしても、 強誘電体キャパシタまでの拡散を抑制することができる。 従って、 カバー 膜として、 従来使用を避けていた、 高い平坦度を得ることができるものの水分が拡散し やすい材料からなる膜も形成することができる。 このため、 カバー膜のクラックを抑制 することも可能である。

Claims

請求の範囲
1 . 強誘電体キャパシタと、
前記強誘電体キャパシタの上方に形成された 2個以上の配線層と、
前記 2個以上の配線層のうちで最も上方に位置する 2個の配線層の間に形成された実 質的に平坦なアルミナ膜と、
を有することを特徴とする半導体装置。
2 . 前記 2個以上の配線層のうちで最も上方に位置する 1個の配線層を覆うシリコン 酸化膜と、
前記シリコン酸化膜上に形成されたシリコン窒化膜と、
を有することを特徴とする請求項 1に記載の半導体装置。 ，
3 . 前記シリコン酸化膜及びシリコン窒化膜に、 前記最も上方に位置する 1個の配線 層の一部を露出するパッド開口部が形成されていることを特徴とする請求項 2に記載の 半導体装置。
4 . 前記パッド開口部の側壁部に形成され、 前記シリコン酸化膜の端部を覆う第 2の シリコン窒化膜を有することを特 ¾とする請求項 3に記載の半導体装置。
5 . 前記シリコン酸化膜は、 S O G膜であることを特徴とする請求項 2に記載の半導 体装置。
6 . 前記シリコン酸化膜は、 平坦化処理が施された T E O S膜であることを特徴とす る請求項 2に記載の半導体装置。
7 . 前記最も上方に位置する 1個の配線層を直接覆い、 前記シリコン酸化膜の下に形 成された第 2のアルミナ膜を有することを特徴とする請求項 2に記載の半導体装置。
8 . 前記 2個以上の配線層のうちで最も下方に位置する 1個の配線層と前記強誘電体 キャパシタとの間に形成された第 3のァノレミナ膜を有することを特徴とする請求項 1に 記載の半導体装置。
9 . 前記強誘電体キャパシタは、 P b、 Z r、 T i及び Oを含有する強誘電体膜を有 することを特徴とする請求項 1に記載の半導体装置。
1 0 . 強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上方に 2個以上の配線層を形成する工程と、
を有し、
前記 2個以上の配線層を形成する工程の間に、 前記 2個以上の配線層のうちで最も上 方に位置する 2個の配線層の間に実質的に平坦なアルミナ膜を形成する工程を有するこ とを特徴とする半導体装置の製造方法。
1 1 . 前記 2個以上の配線層のうちで最も上方に位置する 1個の配線層を覆うシリコ ン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
を有することを特徴とする請求項 1 0に記載の半導体装置の製造方法。
1 2 . 前記シリコン酸化膜及びシリコン窒化膜に、 前記最も上方に位置する 1個の配 線層の一部を露出するパッド開口部を形成する工程を有することを特徴とする請求項 1 1に記載の半導体装置の製造方法。
1 3 . 前記パッド開口部の側壁部に、 前記シリコン酸化膜の端部を覆う第 2のシリコ ン窒化膜を形成する工程を有することを特徴とする請求項 1 2に記載の半導体装置の製 造方法。
1 4 . 前記シリコン酸化膜として、 S O G膜を形成することを特徴とする
に記載の半導体装置の製造方法。
1 5 . 前記シリコン酸化膜を形成する工程は、
T E O S膜を形成する工程と、
前記 T E O S膜に対して平坦化処理を施す工程と、
を有することを特徴とする請求項 1 1に記載の半導体装置の製造方法。
1 6 . 前記 2個以上の配線層を形成する工程と前記シリコン酸化膜を形成する工程と の間に、
前記 2個以上の配線層のうちで最も上方に位置する 1個の配線層に対して、 窒素を含 有する雰囲気中でァニール処理を施す工程と、
前記最も上方に位置する 1個の配線層を直接覆う第 2のアルミナ膜を形成する工程と を有することを特徴とする請求項 1 1に記載の半導体装置の製造方法。
1 7 . 前記強誘電体キャパシタを形成する工程と前記 2個以上の配線層を形成するェ 程との間に、 前記 2個以上の配線層のうちで最も下方に位置する 1個の配線層と前記強 誘電体キャパシタとの間に第 3のアルミナ膜を形成する工程を有することを特徴とする 請求項 1 0に記載の半導体装置の製造方法。
1 8 . 前記 S O G膜を形成する工程の後に、 前記 S O G膜に対して窒素を含有する雰 囲気下でプラズマ処理を施す工程を有することを特徴とする請求項 1 4に記載の半導体 装置の製造方法。
1 9 . 前記強誘電体キャパシタを形成する工程は、 P b、 Z r、 T i及ぴ Oを含有す る強誘電体膜を形成する工程を有することを特徴とする請求項 1 0に記載の半導体装置 の製造方法。
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