JP5304647B2 - 熱処理装置、及び半導体装置の製造方法 - Google Patents

熱処理装置、及び半導体装置の製造方法 Download PDF

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Description

本発明は、熱処理装置、及び半導体装置の製造方法に関する。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持させる強誘電体メモリ（FeRAM: Ferroelectric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力等を実現できることから、特に注目されている。
強誘電体キャパシタを構成するキャパシタ誘電体膜の材料としては、残留分極量の大きなPZT(Pb(Zr, Ti)O3)やSBT(SrBi2Ta2O9)等のペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。
そのような強誘電体酸化物は、水分や水素等の還元性物質によって容易に還元され、残留分極量等の強誘電体特性が劣化する。そのため、強誘電体メモリを製造する際には、還元性物質からキャパシタをいかにして保護するかが重要となる。
強誘電体メモリの最上層には、水分等をブロックする保護絶縁膜が形成される。その保護絶縁膜はα線や機械的衝撃から強誘電体メモリを保護する役割も担っており、通常はポリイミド膜がその保護絶縁膜として形成される。
しかしながら、ポリイミド膜は、それをキュアして架橋させる際に水分を放出するため、水分によって強誘電体キャパシタが劣化し易いという問題がある。更に、ポリイミドの完全架橋には、２５０〜３５０℃という比較的高い温度に基板を加熱する必要があり、その熱によっても強誘電体キャパシタがダメージを受け易い。
DRAM(Dynamic Random Access Memory)やフラッシュメモリ等の通常のメモリ品種では保護絶縁膜としてポリイミドを使用するのが普通であるが、上記のような問題を回避するために、強誘電体メモリ用の保護絶縁膜にはポリイミド膜に代わる新たな膜が必要となる。
ポリイミド膜に代わる保護絶縁膜として、下記の特許文献１にはノボラック樹脂膜が提案されている。ノボラック樹脂は、特許文献２、３に開示されるように、元々はフォトレジストの主成分として使用される材料である。特許文献１では、アルカリ可溶なフェノールノボラック樹脂やアルカリ可溶なクレゾールノボラック樹脂に、アミド酸重合体を添加することにより、塗布性や密着性に優れた保護絶縁膜を得ている。
なお、本発明に関連する技術が下記の特許文献４〜７にも開示されている。
特開２００５−６２７６４号公報 特開２００３−２９２９７号公報 特許第２５６７６８５号公報 国際公開第０１／０２０６５０号パンフレット 特開２００２−３４３７０８号公報 特開２００６−５２２３号公報 特許第３６５４５９７号公報
本発明の目的は、ノボラック樹脂を含む保護絶縁膜の劣化を防止することが可能な熱処理装置、及び半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板を収容する処理室と、前記処理室内に設けられ、前記半導体基板を加熱するヒータと、前記処理室内の雰囲気に含まれる酸素の濃度を、大気中における酸素の濃度よりも低減し、前記雰囲気を前記処理室内で循環させ、前記雰囲気の循環経路に酸素を選択的に除去する酸素トラップを有し、前記処理室内の前記雰囲気に含まれる水素の濃度を大気中における水素の濃度より低減する機構を有する雰囲気調節機構とを有する熱処理装置が提供される。
また、本発明の別の観点によれば、半導体基板に素子を形成する工程と、前記素子の上方に、最上層の保護絶縁膜としてノボラック樹脂を含む膜を形成する工程と、前記保護絶縁膜を形成した後、大気中よりも酸素濃度が低減された雰囲気内において前記半導体基板を加熱する工程と、前記半導体基板を加熱する工程の後に、前記素子に対して電気的試験を行う工程と有し、前記半導体基板を加熱する工程を、前記電気的試験の前のエージング処理として行う半導体装置の製造方法が提供される。
更に、本発明の他の観点によれば、半導体基板に素子を形成する工程と、前記素子の上方に、最上層の保護絶縁膜としてノボラック樹脂を含む膜を形成する工程と、前記保護絶縁膜を形成した後、前記半導体基板をダイシングして個片化する工程と、前記個片化された半導体基板を樹脂で封止する工程と、前記保護絶縁膜を形成した後、前記樹脂に対するキュア工程として、大気中よりも酸素濃度が低減された雰囲気内において前記半導体基板を加熱する工程とを有し、前記半導体基板を加熱する工程が、第１処理室内に前記半導体基板を入れるステップと、前記第１処理室内の雰囲気の酸素濃度を低減させるステップと、前記酸素濃度が所定値よりも低くなった後、前記第１処理室内に設けられた第１ヒータをオンし、前記半導体基板を加熱するステップと、前記第１ヒータの温度が設定温度に達した後、第２ヒータにより内部が予め加熱され且つ内部の酸素濃度が大気中よりも低減されている第２処理室に前記半導体基板を移し、該第２処理室内において前記半導体基板の加熱を開始するステップと、前記第２処理室内において前記半導体基板を所定時間だけ加熱した後、前記第１処理室に前記半導体基板を移す工程と、前記第１処理室内の前記第１ヒータをオフにし、該第１処理室内において前記半導体基板を冷却するステップとを有する半導体装置の製造方法が提供される。
図１（ａ）は熱処理を行わなかったノボラック樹脂膜の表面SEM像を基にして描いた平面図であり、図１（ｂ）は熱処理を行った場合の平面図である。 図２は、本発明の第１実施形態で使用される熱処理装置の斜視図である。 図３は、本発明の各実施形態で使用されるウエハカセットの斜視図である。 図４は、本発明の第１実施形態で使用される熱処理装置の更に詳細な構造を示す斜視図である。 図５は、本発明の各実施形態で熱処理の対象となるFeRAMの断面図である。 図６は、本発明の各実施形態において、保護絶縁膜を形成した後に行われる工程のフローチャートである。 図７は、ダイシングにより個片化された半導体チップを模式的に示す平面図である。 図８（ａ）、（ｂ）は、図６の工程S3について説明するための断面図である。 図９は、本発明の第１実施形態における熱処理方法について示すフローチャートである。 図１０は、本発明の各実施形態において、雰囲気調節機構の作動時間から酸素濃度を求める方法について説明するための図である。 図１１は、本発明の第２実施形態で使用される熱処理装置の詳細な構造を示す斜視図である。 図１２は、本発明の第２実施形態における熱処理方法について示すフローチャートである。 図１３は、本発明の第２実施形態における熱処理装置によりスループットが向上することを説明するための模式図である。 図１４（ａ）、（ｂ）は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１）である。 図１５（ａ）、（ｂ）は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その２）である。 図１６（ａ）、（ｂ）は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その３）である。 図１７（ａ）、（ｂ）は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その４）である。 図１８（ａ）、（ｂ）は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その５）である。 図１９（ａ）、（ｂ）は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その６）である。 図２０は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その７）である。 図２１は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その８）である。 図２２は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その９）である。 図２３は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１０）である。 図２４は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１１）である。 図２５は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１２）である。 図２６は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１３）である。 図２７は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１４）である。 図２８は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１５）である。 図２９は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１６）である。 図３０は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１７）である。 図３１は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１８）である。 図３２は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その１９）である。 図３３は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その２０）である。 図３４は、本発明の第３実施形態に係るFeRAMの製造途中の断面図（その２１）である。
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
（１）調査結果についての説明
本発明の実施の形態の説明に先立ち、本願発明者が行った調査結果について説明する。
ノボラック樹脂は、ポリイミドと比較して架橋時に発生する水分が少ない。しかも、ノボラック樹脂を完全架橋するための基板温度が１６０〜１８０℃と低温で済む。従って、熱や水分に弱い強誘電体メモリの保護絶縁膜としてノボラック樹脂膜は最適であると考えられる。
ところで、強誘電体メモリ等の半導体装置は、出荷前に様々な電気的試験が行われる。その電気的試験の中には、温度保証範囲でその半導体装置が正常に機能するかどうかを調べるため、大気中においてウエハレベルで半導体装置を加熱して行われるものもある。
ところが、保護絶縁膜としてノボラック樹脂膜を形成した場合に、このように大気中での加熱を伴う試験を行うと、熱によって保護絶縁膜の表面に凹凸が発生し、半導体装置に欠陥が発生することが明らかとなった。
図１（ａ）は、熱処理を行わなかった場合のノボラック樹脂膜の表面SEM (Scanning Electron Microscope)像を基にして描いた平面図である。一方、図１（ｂ）は、大気中で基板温度を２００℃とする熱処理を４時間行った場合の平面図である。
図１（ａ）に示されるように、熱処理を行わなかった場合は、ノボラック樹脂膜の表面は平滑である。
一方、熱処理を行ったノボラック樹脂膜には、図１（ｂ）に示されるように、表面に凹凸が発生している。
本願発明者は、ノボラック樹脂膜のこのような表面荒れは、酸素が存在する雰囲気で高温の熱処理（例えば１８０℃以上）をしたことで、ノボラック樹脂の分子結合が切れ、膜の一部において膜密度が低下したことに起因すると推測した。
このように保護絶縁膜の膜密度が低下した部分が存在すると、該部分を起点として更に広範囲の膜密度が低下するため、保護絶縁膜の信頼性が低下してしまう。
また、このように劣化した保護絶縁膜は茶色に変色しており、この状態で樹脂封止を行うと、封止樹脂と保護絶縁膜との間に剥がれが生じてしまう。こうなると、封止樹脂が剥がれた部分に水が溜まり、その水によって強誘電体キャパシタが劣化するという問題が発生する。
本願発明者は、このような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。
（２） 第１実施形態
熱処理装置
図２は、本実施形態で使用される熱処理装置の斜視図である。
その熱処理装置１００は、大気中におけるよりも酸素濃度と水素濃度とが低減された雰囲気内で熱処理を行うものであって、扉１０２によって外気から遮断された処理室１０１を有する。そして、処理室１０１の前面には、オペレータが熱処理温度と熱処理時間を設定するためのコントロールパネル１０３が設けられる。また、コントロールパネル１０３の下には、処理室１０１内の実際の温度を表示する温度メータ１０４が設けられる。
図３は、この熱処理装置１００で用いられるウエハカセット１０５の斜視図である。ウエハカセット１０５には１ロット（２５枚）のシリコン（半導体）基板が収容される。そして、熱処理装置１００では、このようなウエハカセット１０５を複数個、例えば４個を同時に収容し、これらのウエハカセット１０５に入れられた複数枚のシリコン基板に対して一括して熱処理を行うことができる。
図４は、熱処理装置１００の更に詳細な構造を示す斜視図である。
処理室１０１の内部には、シリコン基板１０を加熱するための抵抗加熱型のヒータ１１０が設けられる。そのヒータ１１０の加熱温度や加熱時間は、コントロールパネル１０３（図２参照）により任意に設定することができる。
また、ヒータ１１０によってシリコン基板１０が過度に加熱されるのを防止するため、処理室１０１の背面には、処理室１０１内の熱を外部に逃がす熱排気ダクト１１１が設けられる。なお、熱排気ダクト１１１が無くても処理室１０１内の雰囲気の温度を容易にコントロールできる場合には、排気ダクト１１１を省いてもよい。
更に、処理室１０１の側面には、処理室１０１内の雰囲気を減圧するための排気ポンプ１３０が設けられる。この排気ポンプ１３０を作動させることで、減圧雰囲気下で熱処理を行うことができる。但し、排気ポンプ１３０は必須ではなく、排気ポンプ１３０を省いて大気圧で熱処理を行うようにしてもよい。
ここで、処理室１０１内の雰囲気は、雰囲気調節機構１１２によって循環される。
雰囲気調節機構１１２は、内部配管１１７の上流側から循環用ファン１１３、水素トラップ１１４、及び酸素トラップ１１５をこの順に設けてなり、処理室１０１内の雰囲気を循環経路P1に沿って循環させるように機能する。
水素トラップ１１４は、雰囲気中の水素を選択的に除去するように機能し、例えばTi2Ni、TiNi、TiFe、及びTiPdのいずれかよりなるチタン系水素吸蔵合金を使用し得る。一方、酸素トラップ１１５は、雰囲気中の酸素を選択的に除去するように機能し、例えばジーエルサイエンス株式会社製の「オキシゲントラップ」を使用することができる。
循環経路P1に沿って循環する雰囲気は、これら水素トラップ１１４、酸素トラップ１１５に通されることで、その水素濃度と酸素濃度とが大気中におけるよりも低減されることになる。
また、各トラップ１１４、１１５よりも上流側の内部配管１１７の途中には、室温の冷却用ガスGを導入するための外部配管１１８が接続される。冷却用ガスGは、例えば窒素や大気であって、図の導入経路P2に沿って処理室１０１内に導入される。このように各トラップ１１４、１１５の上流側から冷却用ガスGを処理室１０１に導入することで、冷却用ガスGに含まれる水素と酸素のそれぞれの濃度が大気中よりも低減される。
なお、外部配管１１８には開閉バルブ１２３が設けられており、冷却用ガスGを導入する必要が無いときには開閉バルブ１２３が閉じられ、冷却用ガスGの供給が遮断される。
更に、循環用ファン１１３の下流側には逆止弁１２４が設けられ、循環経路P1とは逆の向きに冷却用ガスGが誤って流れるのがその逆止弁１２４により防止される。
処理室１０１内の雰囲気の酸素濃度と水素濃度は、それぞれ酸素濃度計１２０と水素濃度計１２１により計測される。このうち、酸素濃度計１２０としては、例えば、株式会社テックジャム製の「デジタル酸素濃度計XO-326ALA」を使用することができる。また、水素濃度計１２１としては、例えば、MST社製の「H2 ECセンサモジュール」を使用することができる。
半導体装置について
既述のように、熱処理装置１００は、大気中よりも酸素濃度が低減された雰囲気で熱処理を行うものであって、酸素中での熱処理により劣化し易いノボラック樹脂を保護絶縁膜に使用した半導体装置、例えばFeRAMの製造工程に使用するのが好適である。
図５は、そのFeRAMの断面図である。
このFeRAMは、シリコン基板１０に形成されたゲート電極１５等で構成される第１、第２MOSトランジスタTR1、TR2を備える。これらのMOSトランジスタTR1、TR2の上には、窒化シリコンよりなるカバー絶縁膜２４と酸化シリコンよりなる下地絶縁膜２５とが形成される。
そして、下地絶縁膜２５の上に、下部電極２７ａ、キャパシタ誘電体膜２８ａ、及び上部電極２９ａを順に積層してなる強誘電体キャパシタQが素子として形成される。このうち、キャパシタ誘電体膜２８ａとしては、例えばPZT膜が形成される。
また、強誘電体キャパシタQの上には、第１層間絶縁膜３４、一層目金属配線４１ａ、第２層間絶縁膜４７、二層目金属配線５５ａ、第３層間絶縁膜５１、及び三層目金属配線６０ｃがこの順に積層される。なお、三層目金属配線６０ｃと同じ層には、ボンディングパッド６０ｄも形成される。
更に、三層目金属配線６０ｃの上には、酸化シリコンよりなる第１パッシベーション膜６５と、窒化シリコンよりなる第２パッシベーション膜６６とが形成され、外部の水分がキャパシタQに到達するのがこれらのパッシベーション膜６５、６６によって防がれる。
そして、最上層の保護絶縁膜６８として、ノボラック樹脂を主成分とする樹脂膜が第２パッシベーション膜６６上に形成される。
保護絶縁膜６８を形成するには、まず、第２パッシベーション膜６６の上に感光性ノボラック樹脂を塗布した後、約１１０℃の基板温度でその感光性ノボラック樹脂をベークすることでノボラック樹脂を含む塗膜を形成する。次いで、その塗膜を露光、現像することにより、ボンディングパッド６０ｄが露出する窓６８ａを形成する。その後に、約１６０〜１８０℃の基板温度で塗膜をキュアすることにより、該塗膜中のノボラック樹脂を完全架橋させ、上記の保護絶縁膜６８を形成する。
ポリイミド膜と比較して、ノボラック樹脂を主成分とする保護絶縁膜６８では、上記のキュアの際に発生する水分量が少ないと共に、キュアに必要な基板温度も低くて済むため、PZT等の強誘電体材料よりなるキャパシタ誘電体膜２８ａが水や熱によって劣化し難くなる。
ところで、図５のように最上層の保護絶縁膜６８を形成した後は、MOSトランジスタTR1、TR2や強誘電体キャパシタQが正常に動作するかどうかを調べるための電気的試験が行われる。
その電気的試験は、シリコン基板１０を複数の半導体チップに個片化する前に、ウエハレベルで行われる。
そして、その電気的試験が終了した後は、シリコン基板１０を個片化し、各チップに対して樹脂封止を行う。
本実施形態では、上記した熱処理装置１００を用いて、これら電気的試験と樹脂封止とを行う。以下に、これらの工程について詳しく説明する。
電気的試験と樹脂封止について
図６は、上記のように保護絶縁膜６８を形成した後に行われる工程のフローチャートである。
図６に示される最初の工程S1は、FeRAMに対するリテンション試験（データ保持試験）を行う試験工程である。
その試験工程S1は更に工程S6〜S10に細分される。
このうち、工程S6では、ゲート電極１５に所定の試験電圧を印加することにより、電源電圧のブレや動作タイミングのブレが存在する場合でも第１、第２MOSトランジスタTR1、TR2が正常にスイッチング動作をするかどうかの試験を行う。このような機能試験のことをPT1試験と言う場合もある。
この試験は、試験装置において基板を加熱しながら行われるが、基板温度が９０℃と低いため、ノボラック樹脂を含む保護絶縁膜６８は殆ど劣化しない。
その後、キャパシタQに情報「１」を書き込む。
次いで、工程S7に移り、シリコン基板１を図２の熱処理装置１００内に入れ、実用温度範囲以上の温度、例えば基板温度２００℃、処理時間４時間の条件でシリコン基板１を加熱し、FeRAMに熱負荷をかける。このように試験のために熱負荷をかける工程は、エージング処理と呼ばれる。
次に、工程S8に移り、工程S6でキャパシタQに書き込んだ情報「１」がエージング処理の後にもなおも残存し、該情報「１」を読み出せるかどうかを試験する。この試験はPT2試験とも呼ばれる。
そして、このPT2試験において情報「１」を読み出すことができないキャパシタQが存在していた場合は、そのキャパシタQを含む半導体チップを不良品として振るい落とす。
一方、情報「１」を読み出すことができたキャパシタQを含む半導体チップにおいては、これとは逆の情報「０」を当該キャパシタQに書き込む。
なお、このPT2試験は、PT1試験と同様に基板を加熱しながら行われるが、その基板温度は９０℃と低温なため、保護絶縁膜６８中のノボラック樹脂は劣化し難い。
続いて、工程S9に移る。工程S9では、熱処理装置１００内にシリコン基板１を入れ、シリコン基板１に対して再びエージング処理を行う。そのエージング処理の条件は、例えば、基板温度２００℃、処理時間４時間である。
そして、このエージング処理を終了した後、工程S10に移り、工程S8でキャパシタQに書き込んだ情報「０」を読み出せるかどうかを試験する。この試験はPT3試験とも呼ばれる。
このPT3試験において情報「０」を読み出すことができないキャパシタQが存在していた場合は、そのキャパシタQを含む半導体チップを不良品として振るい落とす。
これに対し、情報「０」を読み出すことができたキャパシタQを含む半導体チップに対しては、ゲート電極１５に所定の試験電圧を再び印加して、第１、第２MOSトランジスタTR1、TR2のスイッチング機能を試験する。そして、このスイッチング機能の試験に合格した半導体チップは、良品チップとして認識され、後工程に払い出される。
なお、このPT3試験は、PT1試験及びPT2試験と同様に基板を加熱しながら行われるが、その基板温度は９０℃と低温なため、保護絶縁膜６８中のノボラック樹脂は劣化し難い。
以上により、試験工程S1が終了する。
この後は、工程S2に移り、シリコン基板１０をダイシングして複数の半導体チップに個片化する。図７は、このようにして個片化された半導体チップCを模式的に示す平面図である。
次に、工程S3に移る。図８（ａ）、（ｂ）は、工程S3について説明するための断面図である。
図８（ａ）に示されるように、本工程では、リードフレーム７０のダイパッド７０ａに半導体チップCを接着する。そして、リードフレーム７０の先端と半導体チップCのボンディングパッド６０ｄ（図５参照）とを金線等のボンディングワイヤ７１によりワイヤボンディングする。
そして、図８（ｂ）に示すように、予め１５０〜２００℃程度の温度に加熱された金型８０の中に、リードフレーム７０と半導体チップCとを入れる。その後、溶融した樹脂７２を金型８０に流し込み、樹脂７２で半導体チップCを樹脂封止する。
このようにして樹脂封止をした後は、金型８０から半導体チップCを取り出し、図６の工程S4に移る。
その工程S4では、樹脂７２を完全架橋して硬化させるべく、半導体チップCを熱処理装置１００内に入れ、シリコン基板１０の温度が２００〜２５０℃となるような条件で樹脂７２をキュアする。
続いて、工程S5に移り、樹脂封止された半導体チップCが正常に動作するかどうかの最終的な電気的試験を行い、本実施形態に係る主要工程を終了する。
以上説明した本実施形態では、図６で二重枠で示した工程S7、S9、及びS4において、熱処理装置１００を用いた熱処理を行った。次に、その熱処理の方法について説明する。
熱処理方法について
図９は、熱処理装置１００を用いた熱処理方法について示すフローチャートである。
熱処理を行うには、まず、ステップS20において、コントロールパネル１０３（図２参照）を操作して熱処理温度と熱処理時間とを設定する。
次いで、ステップS21に移り、扉１０２を開けて、ウエハカセット１０５と共にシリコンウエハ１０を処理室１０１に入れる。既述のように、処理室１０１内には最大で４個のウエハカセット１０５を入れることができるが、前の工程（工程S6、S8、S3等）が長引いている場合には、ウエハカセット１０５が４個用意できる前にステップS21を開始してよい。
なお、工程S4で熱処理装置１００を使用する場合は、樹脂封止された半導体チップCを専用のキャリアに収容し、そのキャリアを処理室１０１に入れるようにしてもよい。これについては、後述の第２実施形態でも同様である。
その後、扉１０２を閉じ、処理室１０１を外気から隔離する。なお、この段階ではヒータ１１０はオフの状態であり、処理室１０１内は加熱されていない。
次に、ステップS22に移り、雰囲気調節機構１１２により処理室１０１内の雰囲気を循環させ、該雰囲気に含まれる水素と酸素とをそれぞれ水素トラップ１１４、酸素トラップ１１５により選択的に除去し、雰囲気中の水素濃度と酸素濃度とを大気中におけるよりも低減させる。
次いで、ステップS23に移り、処理室内の水素濃度と酸素濃度のそれぞれが所定値よりも低くなったかどうかを判断する。
この場合の所定値としては、酸素濃度については２１％、より好ましくは１０％である。また、水素濃度の所定値は、大気中における濃度（０．５〜１．０ppm）よりも低い濃度、例えば０．３ppmである。
この判断は、酸素濃度計１２０と水素濃度計１２１を用い、これらの濃度計の計測値をオペレータが確認することで行う。
或いは、図１０に示すように、雰囲気調節機構１１２の作動時間と酸素濃度との関係を予め調べ、酸素濃度が所定値C1（例えば１０％）よりも低くなるのに必要な雰囲気調節機構１１２の作動時間T1を予め求めておいてもよい。そして、雰囲気調節機構１１２の作動時間がT1を過ぎた場合に、酸素濃度が所定値C1よりも低くなったと判断してもよい。なお、水素濃度についてもこれと同様に判断し得る。
そして、このステップS23において酸素濃度と水素濃度がそれぞれの所定値よりも低くなっていない（NO）と判断された場合には、これらの濃度が下がるまで待つ。
一方、これらの濃度が所定値よりも低い（YES）と判断された場合には、ステップS24に移り、ヒータ１１０への通電を開始する。これにより、ヒータ１１０がオンとなり、シリコン基板１０の加熱が開始される。
このように酸素濃度が低減されるのを待ってからシリコン基板１０を加熱することにより、FeRAMの最上層に形成されたノボラック樹脂を主成分とする保護絶縁膜６８（図５参照）が酸素で劣化するのを防止できる。
例えば、エージングのための熱処理を行う工程S7、S9（図６参照）では、大気中で熱処理を行う場合と比較して、酸素に起因して保護絶縁膜６８の上面に形成される凹凸が目立たなくなる。
また、封止用の樹脂７２をキュアするための熱処理を行う工程S4でも、樹脂７２とチップCとの界面に侵入する酸素の量が低減され、酸素に起因して保護絶縁膜６８の上面に凹凸が形成されるのを抑制することができる。
更に、この熱処理の雰囲気では水素濃度も低減されているため、上記の各工程S4、S7、S9において、水素によってキャパシタ誘電体膜２８ａが還元されて劣化するのを防止でき、キャパシタ誘電体膜２８ａの強誘電体特性、例えば残留分極量を維持することが可能となる。
次いで、ステップS25に移り、ステップS20で設定した熱処理温度に基板温度が達した後、熱処理時間のカウントを開始する。
その後、ステップS26に移り、冷却用ガスGを処理室１０１に導入しながら、熱排気ダクト１１１から処理室の雰囲気を僅かに逃がすことで、処理室１０１内の温度が過度に上昇するのを抑えつつ、ステップS20で設定した熱処理温度でシリコン基板１０を加熱する。
このとき、排気ポンプ１３０を動作させて、処理室１０１を大気圧から僅かに減圧するようにしてもよい。このように減圧雰囲気でシリコン基板１０を加熱すると、酸化シリコンよりなる第１パッシベーション膜６５中の水分が外部に逃げ易くなり、水分に起因したキャパシタQの劣化を防止し易くなる。
そして、カウントされた時間が所定時間、すなわちステップS20で設定した熱処理時間に達したら、ステップS27に移ってヒータ１１０をオフにする。
続いて、ステップS28に移り、引き続き冷却用ガスGを処理室１０１に導入し、該冷却用ガスGでシリコン基板１０を冷却する。
その冷却用ガスGは、水素トラップ１１４と酸素トラップ１１５を通って処理室１０１内に導入されるため、その中に含まれる水素と酸素は大気中におけるよりも低減される。従って、冷却の際にシリコン基板１０が多量の水素と酸素に曝されるのを防ぐことができる。
そして、保護絶縁膜６８が酸素に触れても劣化しない温度、例えば１００℃以下にシリコン基板１０の温度が下がった後、ステップS29に移り、扉１０２を開けて処理室１０１からシリコン基板１０を取り出す。
以上により、熱処理装置１００を用いた熱処理方法の主要ステップを終了する。
上記した熱処理方法によれば、ステップS24において、雰囲気中の酸素濃度が所定値よりも低減された後にシリコン基板１０の加熱を開始するので、シリコン基板１０の最上層に形成されているノボラック樹脂を主成分とする保護絶縁膜６８が酸素で劣化するのを防止できる。これにより、保護絶縁膜６８の長期信頼性が向上すると共に、保護絶縁膜６８の劣化に起因した樹脂７２（図８（ｂ）参照）の剥がれを防止でき、FeRAM等の半導体装置の信頼性が向上する。
特に、ノボラック樹脂を含む保護絶縁膜６８は１００℃以上で劣化が顕著となるので、基板温度を１００℃以上とする工程S7、S9、S4（図６参照）に上記の熱処理方法を適用することで、これらの工程における保護絶縁膜６８の劣化を効果的に防止することができる。
更に、熱処理の雰囲気の水素濃度も低減したので、還元作用のある水素によってキャパシタ誘電体膜２８ａが還元して劣化するのを防止でき、強誘電体キャパシタQの特性を維持することも可能となる。
しかも、ステップS28でシリコン基板１０を冷却する際にも、水素トラップ１１４と酸素トラップ１１５により冷却用ガスGの酸素濃度と水素濃度とを大気中よりも低減したので、酸素による保護絶縁膜６８の劣化と水素によるキャパシタ誘電体膜２８ａの還元とを防止することができる。
（３）第２実施形態
次に、本発明の第２実施形態について説明する。
図１１は、本実施形態で使用される熱処理装置の詳細な構造を示す斜視図である。なお、図１１において、図４で説明したのと同じ要素には図４におけるのと同じ符号を付し、以下ではその説明を省略する。
本実施形態に係る熱処理装置２００では、上下方向に開閉可能な隔壁２０２によって、処理室１０１が、扉１０２側の第１処理室２０３と、扉１０２よりも奥側の第２処理室２０４とに区画されている。
このうち、第２処理室２０４には、内部の熱を外に逃がす熱排気ダクト１１１が設けられる。
また、各処理室２０３、２０４の容積は特に限定されないが、第１処理室２０３の容積を第２処理室２０４よりも小さくするのが好ましい。本実施形態では、第１処理室２０３に収容可能なウエハカセット１０５の個数は１〜２個、例えば１個とし、第２処理室２０４に収容可能なウエハカセット１０５の個数を４個とする。
但し、図１１では、図が煩雑になるため、第２処理室２０４内のウエハカセット１０５を１個としている。
そして、既述のヒータ１１０、雰囲気調節機構１１２、及び排気ポンプ１３０が、これら第１、第２処理室２０３、２０４のそれぞれに設けられている。
ヒータ１１０による各処理室２０３、２０４内の加熱温度は、熱処理装置２００の前面に設けられたコントロールパネル（不図示）によって設定される。
更に、熱処理装置２００の内部には、ウエハカセット１０５を各処理室２０３、２０４の間で移動させるための搬送ロボット２１０が設けられる。
本実施形態では、第２処理室２０４内のヒータ１１０は常にオン状態であり、コントロールパネルで設定された温度に常に第２処理室２０４の温度は維持されている。更に、第２処理室２０４に設けられている雰囲気調節機構１１２の循環用ファン１１３も常に動作しており、第２処理室２０４内の雰囲気に含まれる酸素と水素が大気中よりも常に低減されている。
これに対し、扉１０２の開閉動作によって大気が流入する第１処理室２０３は、第２処理室２０４に多量の大気が流入するのを防止するためのバッファ室として機能するものであって、扉１０２が開いている状態では第１処理室２０３内のヒータ１１０と雰囲気調節機構１１２は動作していない。
また、第１、第２処理室２０３、２０４の両方に酸素濃度計１２０と水素濃度計１２１が設けられており、これらの濃度計によって各処理室２０３、２０４の酸素濃度と水素濃度とを個別に計測することができる。
この熱処理装置２００は、図６で説明した熱処理を行う工程S7、S9、S4において用いられる。以下に、熱処理装置２００を用いた熱処理方法について説明する。
図１２は、本実施形態に係る熱処理方法について示すフローチャートである。
熱処理を行うには、まず、ステップS30において、コントロールパネルを操作することにより、熱処理温度と熱処理時間とを設定する。
これにより、第２処理室２０４では、常にオン状態となっているヒータ１１０への電流量が制御され、基板温度が上記の熱処理温度となる。
次いで、ステップS31に移り、扉１０２を開けて、１ロット（２５枚）のシリコン基板１０を収容した一個のウエハカセット１０５を第１処理室２０３に入れる。既述のように、扉１０２が開いている状態では、第１処理室２０３内のヒータ１１０はオフとなっている。
その後に、扉１０２が閉められる。
続いて、ステップS32に移り、第１処理室２０３の雰囲気調節機構１１２を動作させて、第１処理室２０３の雰囲気に含まれる酸素と水素のそれぞれの濃度を大気中におけるよりも低減させる。
そして、ステップS33に移り、第１処理室２０３内の水素濃度と酸素濃度のそれぞれが所定値よりも低くなったかどうかを判断する。
第１実施形態と同様に、この場合の所定値としては、酸素濃度については２１％、より好ましくは１０％である。また、水素濃度の所定値は例えば０．３ppmである。
この判断は、第１処理室２０３に設けられた酸素濃度計１２０と水素濃度計１２１を用い、これらの濃度計の計測値をオペレータが確認することで行う。
或いは、第１実施形態で図１０を参照して説明したように、酸素濃度が所定値（例えば１０％）よりも低くなるのに必要な雰囲気調節機構１１２の作動時間T1を過ぎた場合に、酸素濃度が所定値よりも低くなったと判断してもよい。水素濃度についてもこれと同様に判断し得る。
ここで、酸素濃度と水素濃度がそれぞれの所定値よりも低くなっていない（NO）と判断された場合には、これらの濃度が下がるまで待つ。
一方、これらの濃度が所定値よりも低い（YES）と判断された場合には、ステップS34に移り、第１処理室２０３のヒータ１１０への通電を開始する。これにより、ヒータ１１０がオンとなり、第１処理室２０３においてシリコン基板１０の加熱が開始される。
ステップS34では、基板温度がステップS30で設定した熱処理温度に達するまでシリコン基板１０を加熱する。なお、第１処理室２０３に設けられた排気ポンプ１３０を動作させて第１処理室２０３内を減圧し、酸化シリコンよりなる第１パッシベーション膜６５中の水分を外部に逃げ易くするようにしてもよい。
そして、基板温度が上記の熱処理温度に達したら、ステップS35に移る。
本ステップでは、第２処理室２０４に設けられた酸素濃度計１２０と水素濃度計１２１のそれぞれの計測値に基づいて、第２処理室２０４内の雰囲気の酸素濃度と水素濃度が所定値よりも低くなっていることを確認する。なお、その所定値は、第１処理室２０３におけるのと同じであって、酸素濃度については１０％、水素濃度については０．３ppmである。
更に、本ステップでは、第２処理室２０４内の温度がステップS30で設定した熱処理温度となっているかどうかも確認する。
そして、第２処理室２０４内の温度、酸素濃度、及び水素濃度に問題が無いことが確認された場合には、隔壁２０２を上げ、搬送ロボット２１０でウエハカセット１０５を第２処理室２０４に搬送する。
搬送が終了後、隔壁２０が再び下げられ、第２処理室２０４の雰囲気は第１処理室２０３から隔離される。
続いて、ステップS36に移り、第２処理室２０４で常に動作状態にある雰囲気調節機構１１２の開閉バルブ１２３を開き、第２処理室２０４に冷却用ガスGを僅かに取り込む。これと共に、熱排気ダクト１１１から第２処理室２０４の雰囲気を僅かに逃がすことで、第２処理室２０４内の温度が過度に上昇するのを防止しながら、第２処理室２０４内でシリコン基板１０を加熱する。
このとき、第１実施形態と同様に、第２処理室２０４に設けられた排気ポンプ１３０を動作させて第２処理室２０４を僅かに減圧することにより、酸化シリコンよりなる第１パッシベーション膜６５中の水分を外部に逃がし、水分に起因したキャパシタQの劣化を防止するようにしてもよい。
次に、シリコン基板１０が第１処理室２０３と第２処理室２０４のそれぞれで加熱されていた時間の総和が、ステップS30で設定した熱処理時間に達したら、ステップS37に移る。
そのステップS37では、隔壁２０２を上げ、搬送ロボット２１０でウエハカセット１０５を第１処理室２０３に搬送する。
次いで、ステップS38に移り、第１処理室２０３のヒータ１１０をオフにする。
そして、ステップS39に移り、室温の冷却用ガスGを第１処理室２０３に導入し、該冷却用ガスGでシリコン基板１０を冷却する。
なお、ステップS34で第１処理室２０３内を減圧する場合は、この冷却用ガスGによって第１処理室２０３内の圧力が大気圧に戻される。
そして、保護絶縁膜６８が酸素に触れても劣化しない温度、例えば１００℃以下にシリコン基板１０の温度が下がった後、ステップS40に移り、扉１０２を開けて第１処理室２０３からシリコン基板１０を取り出す。
以上により、熱処理装置２００を用いた熱処理方法の主要ステップを終了する。
上記した本実施形態では、第１、第２処理室２０３、２０４に設けられた雰囲気調節機構１１２により、これらの処理室２０３、２０４の雰囲気中の酸素濃度と水素濃度とを大気中におけるよりも低減した。そのため、第１実施形態と同様に、加熱雰囲気中で酸素に曝されたことで発生する保護絶縁膜６８の表面荒れを防止できると共に、水素によってキャパシタ誘電体膜２８ａが劣化するのを抑制することができる。
更に、処理室１０１を第１、第２処理室２０３、２０４に分けたことにより、以下の理由で熱処理装置２００のスループットを第１実施形態よりも向上させることができる。
図１３は、熱処理装置２００のスループットが向上することを説明するための模式図である。
図１３に示す例では、１９個のロットが、図示のタイミングで熱処理装置２００に搬入された場合を想定している。また、各ロットの熱処理時間は４時間としている。
第１実施形態のように一つの処理室１０１のみで熱処理を行う場合は、処理室１０１が収容し得る最大のロット数（４ロット）が溜まったら処理を開始する方法と、次のロットが来るのを待たずにそのつど処理を開始する方法の二通りの方法がある。
いずれの方法でも、熱処理前の昇温と熱処理後の降温に合計で１時間程度必要であるため、図中に示される矢印の長さ（処理時間）は５時間（＝４時間＋１時間）となっている。
図示のように、第１実施形態では、１９個のロットの全てを処理するのに必要な時間は、前者の方法では３７時間となり、後者の方法では３６時間となる。
一方、本実施形態のように処理室１０１を第１、第２処理室２０３、２０４に分けた場合では、既述のように第２処理室２０４の雰囲気の温度は一定に保たれており、昇温と降温が必要なのは第１処理室２０３のみである。
そして、その第１処理室２０３の容積は、第２処理室２０４のそれよりも小さく、１ロットを収容できる程度の大きさである。従って、第１処理室２０３では、雰囲気の温度を速く制御することができ、昇温と降温の合計時間は１０分程度で済む。このため、図中の矢印の長さ（処理時間）は、熱処理時間と実質的に同じで４時間程度となる。
その結果、本実施形態で１９個のロットを全て処理するのに必要な時間は３１時間となり、第１実施形態よりも短時間で複数のロットを処理することが可能となる。
このように、本実施形態では、熱処理装置２００のスループットを向上することができ、それにより半導体装置のコストダウンを図ることができるようになる。
（４）第３実施形態
本実施形態では、ノボラック樹脂を含む保護絶縁膜を最上層に備えた図５のFeRAMの詳細な製造方法について説明する。
図１４〜図３４は、本実施形態に係るFeRAMの製造途中の断面図である。
最初に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１０の表面を熱酸化することにより素子分離絶縁膜１１を形成し、この素子分離絶縁膜１１でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
次いで、シリコン基板１０の活性領域にp型不純物、例えばボロンを導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を約６〜７nmの厚さに形成する。
続いて、シリコン基板１０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１０上にゲート電極１５を形成する。
そのゲート電極１５は、pウェル１２上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
更に、ゲート電極１５をマスクにするイオン注入により、ゲート電極１５の横のシリコン基板１０にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション１７ａ、１７ｂを形成する。
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５の横に絶縁性スペーサ１８として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
続いて、この絶縁性スペーサ１８とゲート電極１５をマスクにしながら、シリコン基板１０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極１５の側方のシリコン基板１０に第１、第２ソース／ドレイン領域１９ａ、１９ｂを形成する。
更に、シリコン基板１０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域１９ａ、１９ｂにおけるシリコン基板１０上にコバルトシリサイド層等の高融点シリサイド層２２を形成し、各ソース／ドレイン領域１９ａ、１９ｂを低抵抗化する。
その後に、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、シリコン基板１０の活性領域には、ゲート絶縁膜１４、ゲート電極１５、及び第１、第２ソース／ドレイン領域１９ａ、１９ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、図１４（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で窒化シリコン(SiN)膜を厚さ約２００nmに形成し、それをカバー絶縁膜２４とする。なお、窒化シリコン膜に代えて酸窒化シリコン(SiON)膜をカバー絶縁膜２４として形成してもよい。
続いて、図１５（ａ）に示すように、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜２４の上に下地絶縁膜２５として酸化シリコン(SiO)膜を厚さ約６００nmに形成した後、CMP(Chemical Mechanical Polishing)法で下地絶縁膜２５を約２００nm程度研磨し、下地絶縁膜２５の上面を平坦化する。
次に、図１５（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、下地絶縁膜２５の上に、スパッタ法により下部電極用導電膜２７としてプラチナ膜を形成する。この下部電極用導電膜２７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
更に、第１絶縁膜２７の上に、スパッタ法によりPZT膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜２８とする。
なお、強誘電体膜２８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜２８の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜２８を構成してもよい。
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２８を構成するPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。
次に、上記の強誘電体膜２８の上に、スパッタ法で第１酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を上部電極用導電膜２９とする。
なお、上記した下部電極用導電膜２７を形成する前に、スパッタ法により下地絶縁膜２５上にアルミナ(Al2O3)膜を薄く、例えば２０nm程度の厚さ形成してもよい。このようにすると、下地絶縁膜２５上に下部電極用導電膜２７を直接形成する場合と比較して、下部電極用導電膜２７を構成するプラチナの配向性が良好となる。そして、その下部電極用導電膜２７の配向の作用によって、強誘電体膜２８を構成するPZTの配向が揃えられ、強誘電体膜２８の強誘電体特性が向上する。
次いで、図１６（ａ）に示すように、フォトリソグラフィとエッチングにより上部電極用導電膜２９をパターニングして上部電極２９ａを形成する。そして、このパターニングにより強誘電体膜２８が受けたダメージを回復させるために、強誘電体膜２８に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
続いて、図１６（ｂ）に示すように、フォトリソグラフィとエッチングにより強誘電体膜２８をパターニングし、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜２８ａを形成する。このパターニングでキャパシタ誘電体膜２８ａが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。
次に、図１７（ａ）に示すように、シリコン基板１０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２８ａを保護するための第１アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。そして、スパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
次いで、図１７（ｂ）に示すように、フォトリソグラフィとエッチングにより、下部電極用導電膜２７と第１アルミナ膜３１とをパターニングし、キャパシタ誘電体膜２８ａの下の下部電極用導電膜２７を下部電極２７ａにすると共に、この下部電極２７ａを覆うように第１アルミナ膜３１を残す。
その後に、プロセス中にキャパシタ誘電体２８ａが受けたダメージを回復させるために、縦型炉において、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。
ここまでの工程により、下地絶縁膜２５の上には、下部電極２７ａ、キャパシタ誘電体膜２８ａ、及び上部電極２９ａをこの順に積層してなるキャパシタQが形成されたことになる。
続いて、図１８（ａ）に示すように、シリコン基板１０の上側全面に、キャパシタ誘電体膜２８ａを保護するための第２アルミナ膜３３をスパッタ法で約２０nmの厚さに形成する。この第２アルミナ膜３３は、その下の第１アルミナ膜３１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防止し、キャパシタ誘電体膜２８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
その後に、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２８ａに対して回復アニールを施す。
更に、図１８（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、上記の第２アルミナ膜３３上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第１層間絶縁膜３４とする。この後に、第１層間絶縁膜３４の上面をCMP法で研磨して平坦化する。
次に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィとドライエッチングにより、第１層間絶縁膜３４、第２アルミナ膜３３、下地絶縁膜２５、及びカバー絶縁膜２４をパターニングして、これらの膜に第１、第２コンタクトホール３５ａ、３５ｂを形成する。
これら第１、第２コンタクトホール３５ａ、３５ｂは、第１、第２ソース／ドレイン領域１９ａ、１９ｂの上に形成される。
その後、第１、第２コンタクトホール３５ａ、３５ｂの内面と第１層間絶縁膜３４の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール３５ａ、３５ｂを完全に埋め込む。
そして、第１層間絶縁膜３４上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール３５ａ、３５ｂ内にのみ残す。
このように第１、第２コンタクトホール３５ａ、３５ｂ内に残されたグルー膜とタングステン膜は、第１、第２ソース／ドレイン領域１９ａ、１９ｂと電気的に接続された第１、第２コンタクトプラグ４０ａ、４０ｂとなる。
ここで、第１、第２コンタクトプラグ４０ａ、４０ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
そこで、次の工程では、図１９（ｂ）に示すように、シリコン基板１０の上側全面に酸化防止絶縁膜４１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜４１により第１、第２コンタクトプラグ４０ａ、４０ｂの酸化を防止する。
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜４１から第１アルミナ膜３１までをパターニングして、上部電極２９ａ上のこれらの絶縁膜に第１開口３５ｄを形成すると共に、下部電極２７ａの上に第２開口３５ｅを形成する。
その後に、ここまでの工程でキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２８ａに対して六回目の回復アニールを施す。
次に、図２０に示すように、第１層間絶縁膜３４と第１、第２コンタクトプラグ４０ａ、４０ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成し、それを第１導電膜４１とする。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第１、第２開口３５ｄ、３５ｅ内にも形成される。
更に、この第１導電膜４１の上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン４２を形成する。
続いて、図２１に示すように、第１レジストパターン４２をマスクにして第１導電膜４１をエッチングすることにより、第１層間絶縁膜３４の上に一層目金属配線４１ａ、４１ｂを形成する。
キャパシタQの上に形成された一層目金属配線４１ａは、第１、第２開口３５ｄ、３５ｅを通じてそれぞれ上部電極２９ａ、下部電極２７ａと電気的に接続される。
また、第２ソース／ドレイン領域１９ｂの上方に形成された一層目金属配線４１ｂは、第２コンタクトプラグ４０ｂと共にビット線の一部を構成する。
そして、第１レジストパターン４２を除去した後に、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第１層間絶縁膜３４をアニールして脱水する。
次に、図２２に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１０の上側全面に、第１キャパシタ保護絶縁膜４６としてスパッタ法によりアルミナ膜を形成する。
この第１キャパシタ保護絶縁膜４６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜２８ａを保護する機能を有する。このような機能を有する絶縁膜としては、上記したアルミナ膜の他に酸化チタン(TiO2)膜もある。
次に、反応ガスとしてTEOSガスとを使用するプラズマCVD法により、第１キャパシタ保護絶縁膜４６上に第２層間絶縁膜４７として酸化シリコン膜を形成した後、CMP法によりこの第２層間絶縁膜４７を研磨して平坦化する。平坦化後の第２層間絶縁膜４７の厚さは、一層目金属配線４１ａ、４１ｂ上で約１０００nmとなる。
そして、N2Oプラズマ処理によりこの第２層間絶縁膜４７を脱水した後、外部雰囲気に含まれる水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防ぐために、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法で第２層間絶縁膜４７上に約５０nmの厚さに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４８とする。
第２キャパシタ保護絶縁膜４８はアルミナ膜に限定されない。第１キャパシタ保護絶縁膜４６と同様に、第２キャパシタ保護絶縁膜４８として酸化チタン膜を形成してもよい。
なお、第２キャパシタ保護絶縁膜４８を形成する前に、TEOSガスを用いるCVD法で第２層間絶縁膜４７上に酸化シリコン膜を１００nm程度の厚さに形成し、この酸化シリコン膜をN2Oプラズマ処理で脱水してもよい。
次いで、TEOSガスを使用するプラズマCVD法により、第２キャパシタ保護絶縁膜４８の上に酸化シリコン膜を形成して、この酸化シリコン膜を第１キャップ絶縁膜４９とする。この第１キャップ絶縁膜４９の厚さは、例えば約１００nmである。
その後に、N2Oプラズマ処理によりこの第１キャップ絶縁膜４９を脱水する。
次に、図２３に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィとドライエッチングにより絶縁膜４６〜４９をパターニングし、一層目金属配線４１ｂの上に第１ホール５０ａを形成する。
次いで、第２層間絶縁膜４７上と、第１ホール５０ａの内面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約１５０nmに形成する。
更に、六フッ化タングステンガスを使用するプラズマCVD法により、このグルー膜の上にタングステン膜を形成し、このタングステン膜で第１ホール５０ａを完全に埋め込む。
その後に、第１キャップ絶縁膜４９上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール５０ａ内にのみ残す。なお、本工程では、CMP法に代えてエッチバック法を採用してもよい。
このようにして第１ホール５０ａ内に残されたグルー膜とタングステン膜は、一層目金属配線４１ｂと電気的に接続された第１導電性プラグ５７ａとなる。
次いで、図２４に示すように、第１キャップ絶縁膜４９と第１導電性プラグ５７ａのそれぞれの上に、第２導電膜５５としてスパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。
更に、この第２導電膜５５の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン５６を形成する。
次に、図２５に示すように、第２レジストパターン５６をマスクにして第２導電膜５５をドライエッチングし、二層目金属配線５５ａを形成する。
この後に、第２レジストパターン５６は除去される。
続いて、図２６に示すように、第１キャップ絶縁膜４９と二層目金属配線５５ａのそれぞれの上に、TEOSガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第３層間絶縁膜５１とする。
そして、CMP法で第３層間絶縁膜５１の上面を研磨して平坦化した後、N2Oプラズマ処理により第３層間絶縁膜５１を脱水する。そのN2Oプラズマ処理は、CVD装置において、例えば基板温度３５０℃、処理時間４分の条件で行われる。
次に、還元性物質からキャパシタ誘電体膜２８ａを保護するための第３キャパシタ保護絶縁膜５２として、第３層間絶縁膜５１の上にスパッタ法でアルミナ膜を約５０nmの厚さに形成する。なお、アルミナ膜に代えて、酸化チタン膜を第３キャパシタ保護絶縁膜５２として形成してもよい。
なお、第３キャパシタ保護絶縁膜５２を形成する前に、TEOSガスを用いるCVD法で第３層間絶縁膜５２上に酸化シリコン膜を１００nm程度の厚さに形成し、この酸化シリコン膜をN2Oプラズマ処理で脱水してもよい。
次いで、TEOSガスを使用するプラズマCVD法により、第３キャパシタ保護絶縁膜５２の上に酸化シリコン膜を厚さ約１００nmに形成し、この酸化シリコン膜を第２キャップ絶縁膜５３とする。
その後に、CVD装置内において基板温度３５０℃、処理時間２分の条件で第２キャップ絶縁膜５３に対してN2Oプラズマ処理を施し、第２キャップ絶縁膜５３を脱水する。
次に、図２７に示すように、第２キャップ絶縁膜５３の上にフォトレジストを塗布し、それを露光、現像することで、二層目金属配線５５ａの上方に窓５８ａを備えた第３レジストパターン５８を形成する。
次いで、窓５８ａを通じて絶縁膜５１〜５３をドライエッチングすることにより、二層目金属配線５５ａの上に第２ホール５４ａを形成する。
このエッチングを終了後、第３レジストパターン５８は除去される。
次に、図２８に示す断面構造を得るまでの工程について説明する。
まず、第２キャップ絶縁膜５３上と第２ホール５４ａの内面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約５０nmに形成する。そして、第２ホール５４ａを完全に埋める厚さ、例えば厚さ約６５０nmのタングステン膜をCVD法でグルー膜上に形成する。
その後に、第２キャップ絶縁膜５３上の余分なグルー膜とタングステン膜とをCMP法により研磨し、これらの膜を第２ホール５４ａ内にのみ第２導電性プラグ５６ａとして残す。
続いて、図２９に示すように、第２導電性プラグ５６ａと第２キャップ絶縁膜５３のそれぞれの上面に、スパッタ法によりアルミニウム膜６０ａを約５００nmの厚さに形成する。そのアルミニウム膜６０ａには銅も含まれる。
更に、アルミニウム膜６０ａの上にスパッタ法により厚さ約１５０nmの窒化チタン膜６０ｂを形成し、この窒化チタン膜６０ｂとアルミニウム膜６０ａとを第３導電膜６０とする。
その後に、この第３導電膜６０の上にフォトレジストを塗布し、それを露光、現像して第４レジストパターン６２を形成する。
次いで、図３０に示すように、第４レジストパターン６２をマスクにして第３導電膜６０をエッチングし、三層目金属配線６０ｃとボンディングパッド６０ｄとを形成する。
この後に、第４レジストパターン６２は除去される。
次に、図３１に示すように、シリコン基板１０の上側全面に、TEOSガスを使用するCVD法により酸化シリコン膜を厚さ約１００nmに形成し、その酸化シリコン膜を第１パッシベーション膜６５とする。
次いで、第１パッシベーション膜６５に対してN2Oプラズマ処理を行うことにより、第１パッシベーション膜６５を脱水すると共に、その表面を窒化して水分の再付着を防止する。このようなN2Oプラズマ処理は、例えば、基板温度３５０℃、処理時間２分の条件で行われる。
更に、この第１パッシベーション膜６５の上に、第２パッシベーション膜６６としてCVD法により窒化シリコン膜を厚さ約３５０nmに形成する。
その後に、第２パッシベーション膜６６の上にフォトレジストを塗布し、それを露光、現像することで、三層目金属配線６５の上方に窓６７ａを備えた第５レジストパターン６７を形成する。
続いて、図３２に示すように、この第５レジストパターン６７をマスクにして第１、第２パッシベーション膜６５、６６をドライエッチングすることにより、これらの膜に図示のような第３開口６６ａを形成する。このドライエッチングは、例えば平行平板プラズマエッチング装置（不図示）を用いて行われ、CHF3、CF4、及びO2の混合ガスがエッチングガスとして採用される。
この後に、第５レジストパターン６７は除去される。
次に、図３３に示すように、第２パッシベーション膜６６の上と第３開口６６ａの中に、感光性ノボラック樹脂を主成分とする樹脂膜を約３．６μmの厚さに塗布した後、約１１０℃の基板温度でその樹脂膜をベークし、樹脂膜に含まれる溶媒成分を気化して除去することにより、ノボラック樹脂を含む塗膜６８ｂを形成する。
続いて、図３４に示すように、上記の塗膜６８ｂを露光、現像することにより、ボンディングパッド６０ｃが露出する窓６８ａを形成する。その後に、流量が１００リットル／分の窒素雰囲気中において１８０℃の基板温度で上記の塗膜６８ｂを４０分間キュアすることにより、該塗膜６８ｂ中のノボラック樹脂を完全架橋させ、塗膜６８を保護絶縁膜６８とする。
ここまでの工程により、本実施形態に係るFeRAMの基本構造が完成した。
以上説明した本実施形態によれば、ノボラック樹脂を含む樹脂膜をベークすることにより塗膜６８ｂを形成した。ポリイミド膜のキュアには２５０〜３５０℃という比較的高い基板温度が必要であるが、ノボラック樹脂を主成分とする塗膜６８ｂのキュアは約１６０〜１８０℃程度という低温の基板温度で行うことができ、塗膜６８ｂをキュアする際の熱で強誘電体キャパシタQが受けるダメージを低減することができる。
しかも、ポリイミド膜をキュアする場合と比較して、ノボラック樹脂を主成分とする塗膜６８ｂをキュアするに該塗膜６８ｂから放出される水分量が少ないので、水分等の還元性物質によってキャパシタ誘電体膜２８ａが還元されてその強誘電体特性が劣化するのを防止できる。

Claims (8)

  1. 半導体基板を収容する処理室と、
    前記処理室内に設けられ、前記半導体基板を加熱するヒータと、
    前記処理室内の雰囲気に含まれる酸素の濃度を、大気中における酸素の濃度よりも低減し、前記雰囲気を前記処理室内で循環させ、前記雰囲気の循環経路に酸素を選択的に除去する酸素トラップを有し、前記処理室内の前記雰囲気に含まれる水素の濃度を大気中における水素の濃度より低減する機構を有する雰囲気調節機構と、
    を有することを特徴とする熱処理装置。
  2. 前記循環経路に、水素を選択的に除去する水素トラップが設けられたことを特徴とする請求項１に記載の熱処理装置。
  3. 前記処理室を外気から遮断する扉と、
    前記処理室内に設けられた開閉可能な隔壁とを更に有し、
    前記隔壁により、前記処理室が、前記扉側の第１処理室と、前記扉よりも奥側の第２処理室とに区画されたと共に、
    前記ヒータと前記雰囲気調節機構とが、前記第１処理室と前記第２処理室のそれぞれに設けられたことを特徴とする請求項１又は請求項２に記載の熱処理装置。
  4. 半導体基板に素子を形成する工程と、
    前記素子の上方に、最上層の保護絶縁膜としてノボラック樹脂を含む膜を形成する工程と、
    前記保護絶縁膜を形成した後、大気中よりも酸素濃度が低減された雰囲気内において前記半導体基板を加熱する工程と、
    前記半導体基板を加熱する工程の後に、前記素子に対して電気的試験を行う工程と有し、
    前記半導体基板を加熱する工程を、前記電気的試験の前のエージング処理として行うことを特徴とする半導体装置の製造方法。
  5. 前記半導体基板を加熱する工程は、
    第１処理室内に前記半導体基板を入れるステップと、
    前記第１処理室内の雰囲気の酸素濃度を低減させるステップと、
    前記酸素濃度が所定値よりも低くなった後、前記第１処理室内に設けられた第１ヒータをオンし、前記半導体基板を加熱するステップと、
    前記第１ヒータの温度が設定温度に達した後、第２ヒータにより内部が予め加熱され且つ内部の酸素濃度が大気中よりも低減されている第２処理室に前記半導体基板を移し、該第２処理室内において前記半導体基板の加熱を開始するステップと、
    前記第２処理室内において前記半導体基板を所定時間だけ加熱した後、前記第１処理室に前記半導体基板を移す工程と、
    前記第１処理室内の前記第１ヒータをオフにし、該第１処理室内において前記半導体基板を冷却するステップとを更に有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 半導体基板に素子を形成する工程と、
    前記素子の上方に、最上層の保護絶縁膜としてノボラック樹脂を含む膜を形成する工程と、
    前記保護絶縁膜を形成した後、前記半導体基板をダイシングして個片化する工程と、
    前記個片化された半導体基板を樹脂で封止する工程と、
    前記保護絶縁膜を形成した後、前記樹脂に対するキュア工程として、大気中よりも酸素濃度が低減された雰囲気内において前記半導体基板を加熱する工程とを有し、
    前記半導体基板を加熱する工程が、
    第１処理室内に前記半導体基板を入れるステップと、
    前記第１処理室内の雰囲気の酸素濃度を低減させるステップと、
    前記酸素濃度が所定値よりも低くなった後、前記第１処理室内に設けられた第１ヒータをオンし、前記半導体基板を加熱するステップと、
    前記第１ヒータの温度が設定温度に達した後、第２ヒータにより内部が予め加熱され且つ内部の酸素濃度が大気中よりも低減されている第２処理室に前記半導体基板を移し、該第２処理室内において前記半導体基板の加熱を開始するステップと、
    前記第２処理室内において前記半導体基板を所定時間だけ加熱した後、前記第１処理室に前記半導体基板を移す工程と、
    前記第１処理室内の前記第１ヒータをオフにし、該第１処理室内において前記半導体基板を冷却するステップとを有することを特徴とする半導体装置の製造方法。
  7. 前記素子として強誘電体キャパシタを形成し、
    前記半導体基板を加熱する工程を、前記酸素濃度と水素濃度の両方が大気中よりも低減された雰囲気内で行うことを特徴とする請求項４〜６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記半導体基板を加熱する工程を減圧雰囲気で行うことを特徴とする請求項４〜７のいずれか一項に記載の半導体装置の製造方法。
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