JP2004095755A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】キャパシタを有する半導体装置の製造方法に関し、酸化誘電体層を有するキャパシタの特性をさらに改善すること。
【解決手段】半導体基板１上の第１絶縁層１０の上方に第１の導電層１２、酸化物誘電体層１３、第２の導電層１４を順に形成する工程と、第２の導電層１４、酸化物誘電体層１３、第１の導電層１２をパターニングすることにより上部電極１４ａ、誘電体層１３ａ、下部電極１２ａを有するキャパシタＱを形成する工程と、キャパシタＱ及び第１絶縁層１０の上方に第２絶縁層１７を形成する工程と、第２絶縁層１７のうち上部電極１４ａの上にホール１７ｅを形成する工程と、半導体基板１を加熱した状態で、活性化された酸素をホール１７ｅを通してキャパシタＱに供給する工程とを含む。
【選択図】 図６
【解決手段】半導体基板１上の第１絶縁層１０の上方に第１の導電層１２、酸化物誘電体層１３、第２の導電層１４を順に形成する工程と、第２の導電層１４、酸化物誘電体層１３、第１の導電層１２をパターニングすることにより上部電極１４ａ、誘電体層１３ａ、下部電極１２ａを有するキャパシタＱを形成する工程と、キャパシタＱ及び第１絶縁層１０の上方に第２絶縁層１７を形成する工程と、第２絶縁層１７のうち上部電極１４ａの上にホール１７ｅを形成する工程と、半導体基板１を加熱した状態で、活性化された酸素をホール１７ｅを通してキャパシタＱに供給する工程とを含む。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁層中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁層にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体層は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルに採用される強誘電体キャパシタは、例えば、図１に示すような工程によって形成される。
【０００７】
まず、図１（ａ） に示すように、シリコン基板１０１を覆う第１層間絶縁層１０２上に第１金属層１０３、強誘電体層１０４、第２金属層１０５が形成される。第１金属層１０３として例えばプラチナ層が形成され、強誘電体層１０４としてＰＺＴのような酸化物誘電体が形成され、さらに、第２金属層１０５としてイリジウムや酸化イリジウムが形成される。
【０００８】
続いて、図１（ｂ） に示すように、第２金属層１０５がパターニングされてキャパシタＱ０ の上部電極１０５ａとなり、続いて、強誘電体層１０４がパターニングされてキャパシタＱ０ の誘電体層１０４ａとなる。さらに、第１金属層１０３がパターニングされてキャパシタＱ０ の下部電極１０３ａとなる。
【０００９】
次に、図１（ｃ） に示すように、酸化シリコンよりなる第２層間絶縁層１０６によってキャパシタＱ０ が覆われる。続いて、第２層間絶縁層１０６をパターニングすることにより、下部電極１０３ａのコンタクト領域の上に第１コンタクトホールが形成され、さらに第１コンタクトホール内に導電プラグ１０７が埋め込まれる。ついで、第２層間絶縁層１０６のパターニングにより上部電極１０５ａの上に第２コンタクトホール１０６ａが形成された後に、第２コンタクトホール１０６ａを通して上部電極１０５ａに接続される上部電極引出配線（不図示）と、導電プラグ１０７に接続される下部電極引出配線（不図示）とが第２層間絶縁層１０６上に形成される。
【００１０】
ところで、上部電極１０５ａの上のコンタクトホール１０６ａは、ドライエッチングを用いて形成されるために、そのドライエッチングによって強誘電体層１０４がダメージを受け、キャパシタ特性が劣化される。
【００１１】
また、上部電極１０５ａとしてイリジウムや酸化イリジウムといった金属を用いると、この金属と強誘電体層１０４の界面において、強誘電体層１０４を構成するＰＺＴの酸素が金属に吸収されてキャパシタの特性が悪くなり、とくに熱処理を伴う第２層間絶縁膜１０６の形成時には強誘電体層１０４内の酸素が上部電極１０５ａに吸収されやすくなる。
【００１２】
そこで、コンタクトホール１０６ａの形成後に、酸素雰囲気中にシリコン基板１０１を置き、基板温度を５５０℃程度に設定することにより、酸素がコンタクトホール１０６ａを通して強誘電体層１０４に供給され、キャパシタＱ０ の特性が回復する。
【００１３】
【発明が解決しようとする課題】
ところで、上部電極引出電極の微細化に伴って上部電極１０５ａ上のコンタクトホール１０６ａもさらに小さくされる必要がある。
【００１４】
しかし、コンタクトホール１０６ａが小さくなると、コンタクトホール１０６ａを通してキャパシタＱ０ に供給される酸素の量も少なくなり、コンタクトホール１０６ａ形成のためのエッチングなどにより生じたキャパシタの酸素欠損を補えるほどの量の酸素が誘電体層１０４ａに供給されなくなる。この結果、強誘電体層の質の改善が不十分になり強誘電体キャパシタの分極電荷量が低下し、メモリセルへの書込み、読出しに支障をきたす。
【００１５】
本発明の目的は、酸化物誘電体層を有するキャパシタの特性をさらに改善する工程を含む半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層上方に第１の導電層、酸化物誘電体層、第２の導電層を順に形成する工程と、前記第２の導電層、前記酸化物誘電体層、前記第１の導電層をパターニングすることにより、前記第２の導電層からなる上部電極、前記酸化物誘電体層からなる誘電体層、第１の導電層からなる下部電極を有するキャパシタを形成する工程と、前記キャパシタ及び前記第１絶縁層の上方に第２絶縁層を形成する工程と、前記第２絶縁層のうち前記上部電極の上にホールを形成する工程と、前記半導体基板を加熱した状態で、活性化された酸素を前記ホールを通して前記キャパシタに供給する工程とを有することを特徴とする半導体装置の製造方法により解決される。
【００１７】
本発明によれば、キャパシタを有する半導体基板を加熱しながら、活性化された酸素、例えば酸素ラジカルをキャパシタ上部電極上のホールを通してキャパシタに供給するようにしている。
【００１８】
これにより、キャパシタ上部電極上のホールを通して酸素がキャパシタ内に浸透しやすくなるので、キャパシタの酸化物誘電体層への十分な量の酸素供給が可能になり、ホールが小さくなっても酸素アニールによるキャパシタの特性の改善が図れる。
【００１９】
酸素を活性化する方法としては、例えば、酸素系ガスに紫外線を照射する方法と、酸素系ガスにマイクロ波を照射する方法がある。酸素系ガスは、Ｏ２、Ｎ２Ｏ 、ＮＯ２ などのいずれかから選択される。
【００２０】
紫外線照射のために２２５．０ｎｍと１８７．５ｎｍに波長ピークを有する紫外線ランプを使用する場合には、Ｏ２は波長２２５．０ｎｍの紫外線によってオゾン（Ｏ３）となり、そのオゾンは波長１８７．５ｎｍの紫外線によって酸素ラジカルとなり、これによって酸素が酸化物誘電体層により結合しやすい状態となる。また、紫外線照射のためにエキシマＵＶランプを用いる場合には、波長１７２．５ｎｍの紫外線によってＯ２は酸素ラジカルになる。
【００２１】
さらに、マイクロ波を酸素系ガスに照射する場合には、酸素は活性化されてキャパシタへの浸透性が高くなる。
【００２２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図２〜図７は本発明の第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【００２３】
図２（ａ） に示す断面構造を形成するまでの工程を説明する。
【００２４】
まず、ｎ型又はｐ型のシリコン（半導体）基板１の活性領域（トランジスタ形成領域）の周囲にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離絶縁層２を形成する。なお、素子分離絶縁層２としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を採用してもよい。
【００２５】
続いて、シリコン基板１のメモリセル領域の活性領域にｐ型不純物を導入してｐウェル３を形成する。さらに、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁層４となるシリコン酸化層を形成する。
【００２６】
次に、シリコン基板１の上側全面に非晶質又は多結晶のドープトシリコン層とシリサイド層を順に形成し、これらのシリコン層及びシリサイド層をフォトリソグラフィ法によりパターニングして、ゲート電極５ａ，５ｂを形成する。なお、シリサイド層としてタングステンシリサイド、コバルトシリサイドなどの層がある。
【００２７】
メモリセル領域における各ｐウェル３上には２つのゲート電極５ａ，５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線の一部を構成している。
【００２８】
その後に、ｐウェル３のうちゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂ，６ｃを形成する。
【００２９】
続いて、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ，５ｂの両側部分にのみ側壁絶縁層７として残す。その絶縁層として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００３０】
さらに、ゲート電極５ａ，５ｂと側壁絶縁層７をマスクに使用して、ｐウェル３内に再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域６ａ〜６ｃをＬＤＤ構造にする。
【００３１】
以上のように、メモリセル領域では、一方のゲート電極５ａ、ｎ型不純物拡散領域６ａ，６ｂ等によって第１のＭＯＳトランジスタが構成され、また、他方のゲート電極５ｂ、ｎ型不純物拡散領域６ｂ，６ｃ等によって第２のＭＯＳトランジスタが構成される。
【００３２】
次に、全面に高融点金属層を形成した後に、この高融点金属層を加熱してｐ型不純物拡散領域６ａ〜６ｃの表面にそれぞれ高融点金属シリサイド層８ａ〜８ｃを形成する。その後、ウエットエッチングにより未反応の高融点金属層を除去する。高融点金属としてコバルト、タンタルなどがある。
【００３３】
その後に、プラズマＣＶＤ法により、シリコン基板１の全面に酸化防止絶縁層９として酸窒化シリコン（ＳｉＯＮ）層を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化防止絶縁層９上に第１層間絶縁層１０として二酸化シリコン（ＳｉＯ２）を約６００ｎｍの厚さに成長する。
【００３４】
さらに、第１層間絶縁層１０を化学的機械研磨（ＣＭＰ） 法により薄くしてその表面を平坦化する。第１層間絶縁層１０の研磨量は、素子分離絶縁層２の上に約７８５ｎｍ残るようにする。
【００３５】
次に、図２（ｂ） に示すように、第１層間絶縁層１０の上にルチル型結晶構造の酸化チタン層１１を形成する。酸化チタン層１１は、第１層間絶縁層１０上にチタン層をスパッタ法により約２０ｎｍの厚さに形成した後に、チタン層を熱酸化することにより形成される。そのチタン層の熱酸化は、ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ） 装置を用いて、例えば、酸素雰囲気中で基板温度７００℃、６０秒間の条件で行う。これにより酸化されたチタン層は、厚さ約５０ｎｍの酸化チタン層１１となり、その上面には（２００）面が表れる。
【００３６】
次に、図２（ｃ） に示す構造を形成するまでの工程を説明する。
【００３７】
まず、スパッタ法によって、酸化チタン層１１の上に、第１の導電層１２としてプラチナ（Ｐｔ）層を形成する。Ｐｔ層の厚さを１００〜３００ｎｍ程度、例えば１５０ｎｍとする。ここで、酸化チタン層１１は、第１の導電層１２と第１の層間絶縁層１０との密着性を改善する役割を果たす。なお、酸化チタン層１１と第１の導電層１２の代わりにチタン層とプラチナ層を形成してもよい。
【００３８】
第１の導電層１２としては、プラチナに限られるものでなく、イリジウム、ルテニウム等の貴金属層、又は、酸化ルテニウム、酸化ルテニウムストロンチウム（ＳｒＲｕＯ３）等の貴金属酸化層であってもよい。
【００３９】
次に、スパッタリング法により、強誘電体層１３としてＰＬＺＴ（ｌｅａｄ ｌａｎｔｈａｎｕｍ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａｔｅ；（Ｐｂ１−３ｘ／２Ｌａｘ ）（Ｚｒ１−ｙ Ｔｉｙ ）Ｏ３ ）を第１の導電層１２の上に１００〜３００ｎｍの厚さ、例えば１８０ｎｍに形成する。
【００４０】
なお、強誘電体層１３の形成方法は、その他に、スピンオン法、ＭＯＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（ 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１３の材料としては、ＰＬＺＴの他に、ＰＬＣＳＺＴ、ＰＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ 等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００４１】
続いて、強誘電体層１３を構成するＰＬＺＴ層を酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ） により結晶化する。ＲＴＡの条件は、例えば、５８５℃、９０秒間、昇温速度１２５℃／ｓｅｃ である。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度は例えば２．５％である。
【００４２】
続いて、強誘電体層１３の上に第２の導電層１４としてイリジウム（Ｉｒ）と酸化イリジウム（ＩｒＯｘ ） 層をスパッタ法により順に形成して総厚を１００〜３００ｎｍの厚さ、例えば１５０ｎｍの厚さとする。なお、第２の導電層１４として、プラチナ層、酸化ルテニウムストロンチウム（ＳＲＯ）層、その他の金属層をスパッタ法により形成してもよい。
【００４３】
その後に、ＲＴＡにより強誘電体層１３の結晶性を酸素含有雰囲気中で改善する。ＲＴＡの条件は、例えば、７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃ である。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度は例えば１．０％である。
【００４４】
次に、図３（ａ） に示す構造を形成するまでの工程を説明する。
【００４５】
まず、レジストパターン（不図示）を用いてフォトリソグラフィー法により第２の導電層１４をパターニングすることによって第１、第３のｎ型不純物拡散領域６ａ，６ｃの近傍の素子分離絶縁層２の上方にキャパシタＱの上部電極１４ａを形成する。なお、第１のｎ型不純物拡散領域６ａの近傍のキャパシタＱは、第３のｎ型不純物拡散領域６ｃの近傍のキャパシタＱと同じ構成となるので図において省略されている。
【００４６】
レジストパターンの除去後に、温度６５０℃、６０分間の条件で、強誘電体層１３を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に入ったダメージから強誘電体層１２の質を回復させるために行われる。
【００４７】
続いて、メモリセル領域において、上部電極１４ａ及びその周辺にレジストパターン（不図示）を形成した状態で強誘電体層１３をエッチングし、これにより残った強誘電体層１３をキャパシタＱの誘電体層１３ａとする。その後に、レジストパターンは除去される。
【００４８】
次に、図３（ｂ） に示すように、上部電極１４ａ、誘電体層１３ａ及び第１の導電層１２の上に、エンキャップ層１５として、ＰＺＴ層をスパッタリング法により約２０ｎｍの厚さに形成する。エンキャップ層１５は、還元され易い誘電体層１３ａを水素から防御する機能を有し、水素が誘電体層１３ａ内部に入ることをブロックするために水素をトラップし易いＰＺＴから形成される。エンキャップ層１５は、キャパシタ保護絶縁層であり、アルミナ層、酸化チタン層、その他、水素をトラップ又はブロックし易い層であってもよい。
【００４９】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃ の条件で、エンキャップ層１５を急速熱処理する。
【００５０】
さらに、エンキャップ層１５の上にレジスト１６を塗布し、これを露光、現像して上部電極１４ａ及び誘電体層１３ａの下の領域を含む下部電極形成領域に残す。
【００５１】
次に、図４（ａ） に示すように、レジスト１６をマスクに使用して、エンキャップ層１５、第１の導電層１２及び酸化チタン層１１をエッチングし、これにより上部電極１４ａの下方に残された第１の導電層１２をキャパシタの下部電極１２ａとして使用する。
【００５２】
そのレジスト１６を除去した後には、図４（ｂ） に示すように、下部電極１２ａ、誘電体層１３ａ、上部電極１４ａからなるキャパシタＱが第１の層間絶縁層１０の上に現れる。
【００５３】
この後に、エッチングにより受けたダメージから誘電体層１３ａを元の状態に回復させるために、例えば、酸素雰囲気中で温度６５０℃、６０分間の条件でキャパシタＱをアニールする。
【００５４】
次に、図５（ａ） に示すように、エンキャップ層１５、キャパシタＱ及び第１層間絶縁層１０の上に、第２層間絶縁層１７として厚さ１５００ｎｍ程度のＳｉＯ２層を形成する。第２層間絶縁層１７の成長は、例えばシラン（ＳｉＨ４）を用いてＣＶＤ法により形成されてもよいし、ＴＥＯＳを用いてプラズマＣＶＤ法により形成されてもよい。第２層間絶縁層１７を成長する際の基板温度は３００〜４５０℃程度である。
【００５５】
続いて、第２層間絶縁層１７の上面をＣＭＰ法により平坦化する。
【００５６】
次に、図５（ｂ） に示すように、第２層間絶縁層１７、エンキャップ層１５、第１層間絶縁層１０及び酸化防止絶縁層９をフォトリソグラフィー法によりパターニングしてｎ型不純物拡散層６ａ〜６ｃの上と下部電極１２ａのコンタクト領域の上にそれぞれ第１〜第４のコンタクトホール１７ａ〜１７ｄを形成する。第１及び第２層間絶縁層１０，１７等は、ＣＦ系ガス、例えばＣＦ４ にＡｒを加えた混合ガスを用いてエッチングされる。
【００５７】
次に、第２層間絶縁層１７の上とコンタクトホール１７ａ〜１７ｄの内面にスパッタリング法によりチタン（Ｔｉ）層を２０ｎｍ、窒化チタン（ＴｉＮ） 層を５０ｎｍの厚さに形成し、これらの層を導電性の密着層とする。さらに、フッ化タングステンガス（ＷＦ６） 、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン層を形成する。なお、タングステン層の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン層は、各コンタクトホール１７ａ〜１７ｄを完全に埋め込む厚さとする。
【００５８】
その後に、図６（ａ） に示すように、第２層間絶縁層１７上のタングステン層と密着層をＣＭＰ法により除去し、各コンタクトホール１７ａ〜１７ｄ内にのみ残す。これにより、第１〜第４のコンタクトホール１７ａ〜１７ｄ内のそれぞれに残されたタングステン層と密着層を第１〜第４の導電プラグ１８ａ〜１８ｄとして使用する。
【００５９】
なお、各ｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ｂ上の第２の導電プラグ１８ｂはその上方に形成されるビット線に電気的に接続され、さらに、第２の導電プラグ１８ｂの両側方の第１、第３の導電プラグ１８ａ，１８ｃは、それぞれ後述する配線を介してキャパシタＱの上部電極１４ａに電気的に接続される。
【００６０】
その後に、図６（ｂ） に示すように、第２層間絶縁層１７と導電プラグ１８ａ〜１８ｄの上に、プラズマＣＶＤ法によりＳｉＯＮ層を例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏ の混合ガスを用いて形成され、プラグ１８ａ〜１８ｄの酸化を防止するための酸化防止層１９として使用される。
【００６１】
さらに、フォトリソグラフィー法により酸化防止層１９と第２層間絶縁層１７とエンキャップ層１５をパターニングして、キャパシタＱの上部電極１３ａ上に一辺が０．３５〜０．５０μｍの略四角の平面形状の第５のコンタクトホール１７ｅを形成する。
【００６２】
次に、図８に示すＲＴＡ装置内にシリコン基板１を入れる。ＲＴＡ装置は、シリコン基板１を入れるチャンバ２１と、チャンバ２１内でシリコン基板１を載置するサセプタ２２と、サセプタ２２の下でシリコン基板１を加熱するヒータ（加熱器）２３と、サセプタ２２の上方に配置された複数の赤外線ランプ２４と、複数の赤外線ランプ２４の隙間に配置されたＵＶランプ２５と、チャンバ２１に設けられたガス導入口２６、排気口２７とを有している。ＵＶ（紫外線）ランプ２５として、波長２２５．０ｎｍと波長１８７．５ｎｍでピークが存在するものがある。
【００６３】
チャンバ２１内において、サセプタ２２上にシリコン基板１を載置し、ガス導入口２６を通して酸素（Ｏ２）を１．０リットル／分、窒素（Ｎ２）を９．０リットル／分の流量で導入し、さらにチャンバ２１内の圧力を大気圧とする。また、シリコン基板１をヒータ２３と赤外線ランプ２４とＵＶランプ２５により３００〜４５０℃、例えば３５０℃に加熱する。この場合、ＵＶランプ２４からの紫外線は第２層間絶縁層１７及びコンタクトホール１７ｅに向けて照射される。なお、窒素の代わりに、アルゴン、その他の不活性ガスを導入してもよい。
【００６４】
これにより、第２層間絶縁層１７及びコンタクトホール１７ｅの表面では、Ｏ２は波長２２５．０ｎｍの紫外線によってオゾン（Ｏ３）に変えられ、さらに、Ｏ３は波長１８７．５ｎｍの紫外線により活性酸素ラジカル（Ｏ ＊ ）に変えられる。活性酸素は、コンタクトホール１７ｅが小さくても上部電極１４ａを通して誘電体層１３ａに浸透し易い。この結果、誘電体層１３ａには十分に酸素が供給されることになる。
【００６５】
なお、ＵＶランプ２４としてエキシマＵＶランプを使用してもよい。エキシマＵＶランプからは、波長１７２．５ｎｍの紫外線が第２層間絶縁膜１７及びコンタクトホール１７ｅに照射され、その紫外線により照射されたＯ２は活性酸素に変わる。
【００６６】
このような紫外線を酸素に照射する条件で、図７（ａ） に示すように、コンタクトホール１７ｅを通してキャパシタＱを例えば３０分間で酸素アニールして、誘電体層１３ａの質を改善する。この場合、導電プラグ１８ａ〜１８ｄは酸化防止層１９によって酸化が防止される。ただし、そのようなアニール条件では、従来よりも温度が低いので、酸化防止層１９を透過する導電プラグ１８ａ〜１８ｄの酸化が従来よりも進みにくいので酸化防止層１９を１００ｎｍより薄くしてもよい。
【００６７】
その後に、ＣＦ系のガスを用いて酸化防止層１９をエッチバックする。
【００６８】
次に、第２層間絶縁層１７、導電プラグ１８ａ〜１８ｄの上と、上部電極１４ａ上のコンタクトホール１７ｅの中に導電層をスパッタ法により形成する。導電層として、例えば、窒化チタン層、銅含有アルミニウム層、チタン層、窒化チタン層を順に形成した多層金属構造が採用される。銅含有アルミニウム層での銅の含有量は例えば０．５ ａｔｏｍｓ％である。
【００６９】
続いて、図７（ｂ） に示すように、導電層をフォトリソグラフィー法によりパターニングすることにより、コンタクトホール１７ｅを通してキャパシタＱの上部電極１４ａと第３の導電プラグ１８ｃを電気的に接続する配線２０ｃが第２層間絶縁層１７上に形成される。これと同時に、ｐウェル３の上の２つのゲート電極５ａ，５ｂの間にある第２の導電プラグ１８ｂの上には導電パッド２０ｂが形成される。また、キャパシタＱの下部電極１２ａ上の導電プラグ１８ｄの上には、別の配線２０ｄが形成されている。さらに、第１の導電プラグ１８ａの上には、図示しない別のキャパシタの上部電極に接続されるさらに別の配線２０ａが形成される。
【００７０】
この後に、第３層間絶縁層、二層目の導電プラグ、ビット線、カバー層などを形成するが、その詳細は省略する。
【００７１】
上記した実施形態によれば、キャパシタＱを覆う第２層間絶縁層１７のうち上部電極１４ａの上にコンタクトホール１７ｅを形成した後に、コンタクトホール１７ｅを通してキャパシタＱに酸素を供給する際に紫外線をコンタクトホール１７ｅ及び第２層間絶縁膜１７に向けて照射するようにしている。
【００７２】
これにより、第２層間絶縁層１７の表面での酸素が活性化して、コンタクトホール１７ｅを通したキャパシタＱへの酸素の供給が促進され、強誘電体層１３ａに十分な量で酸素が導入される。従って、コンタクトホール１７ｅを形成する場合などに受けたダメージからキャパシタＱの誘電体層１３ａの質が回復され、キャパシタＱの特性が改善される。
【００７３】
ところで、上部電極１４ａの上にコンタクトホール１７ｅを通してキャパシタＱに酸素を供給する際に、図９に示すようなマイクロ波キュア装置を用いてもよい。図９のマイクロ波キュア装置は、シリコン基板１を入れる真空チャンバ３１と、真空チャンバ３１内でシリコン基板１を支持するサセプタ３２と、シリコン基板１を下から加熱するヒータ（加熱器）３３と、シリコン基板１の上方に配置され且つマイクロ波電源に接続される導電性コイル３４と、真空チャンバ３１に設けられたガス導入口３５、排気口３６とを有している。
【００７４】
チャンバ３１内において、サセプタ３２上にシリコン基板１を載置し、ガス導入口３５を通して酸素（Ｏ２）を１．０リットル／分、窒素（Ｎ２）を９．０リットル／分の流量で導入し、内部を減圧して１Ｐａ程度の圧力とする。さらに、導電性コイル３４からマイクロ波を第２層間絶縁層１７に向けて照射するとともに、シリコン基板１をヒータ３３とマイクロ波により３００〜４５０℃、例えば３５０℃に加熱する。
【００７５】
これにより、第２層間絶縁層１７の表面では、Ｏ２が酸素ラジカルに変わらないが、Ｏ２はマイクロ波によって活性化する。これにより、キャパシタＱの上部電極１４ａ上のコンタクトホール１７ｅが小さくても、コンタクトホール１７ｅを通して誘電体層１３ａへ酸素が浸透しやすくなり十分に酸素が供給されることになる。
【００７６】
このような条件でコンタクトホール１７ｅを通して例えば３０分間、キャパシタＱを酸素アニールすることにより、誘電体層１２ａの質が改善される。
【００７７】
次に、５０μｍ×５０μｍの平面形状の上部電極１４ａを有するキャパシタＱを形成し、キャパシタＱの上に第２層間絶縁層１７を形成し、さらに、上部電極１４ａの上に約０．５μｍ×０．５μｍの平面形状のコンタクトホール１７ｅを形成した後に、上部電極１４ａに対する酸素アニールの条件を変えることによりキャパシタＱの分極電荷量Ｑｓｗがどのように相違するかを調査したところ、図１０に示すような結果が得られた。
【００７８】
図１０において、「ｒｅｆ」は、従来技術による酸素アニールを示し、大気圧の酸素雰囲気中で５５０℃で６０分間の条件でコンタクトホール１７ｅを通してキャパシタＱをアニールした結果を示している。また、図１０において、「ＵＶ」は、大気圧中で酸素１．０リットル／分、窒素９．０リットル／分の流量でそれぞれ導入されたチャンバ２１内でエキシマＵＶランプからの波長１７２．５ｎｍの紫外線を第２層間絶縁層１７及びコンタクトホール１７ｅに向けて照射し、基板加熱温度を３５０℃とした条件でキャパシタＱを酸素アニールした結果を示している。さらに、図１０において、「μ」は、酸素１．０リットル／分、窒素９．０リットル／分の流量でそれぞれ導入された圧力１Ｐａのチャンバ３１内でマイクロ波を第２層間絶縁層１７及びコンタクトホール１７ｅに向けて照射し、基板加熱温度を３５０℃とした条件でキャパシタＱを酸素アニールした結果を示している。
【００７９】
図１０によれば、酸素に紫外線又はマイクロ波を照射することによりキャパシタの分極電荷量は、従来条件で酸素アニールされたキャパシタの分極電荷量に比べて高くなっている。それらの条件のうち、酸素にＵＶを照射する条件の酸素アニールがキャパシタ特性を向上するのに最も効果がある。
【００８０】
図１０によれば、本実施形態の酸素アニールによる分極電荷量の効果と従来技術の酸素アニールによる分極電荷量の効果の差は僅かのようにも読める。
【００８１】
しかし、図１０の実験に使用したキャパシタＱの大きさに対するコンタクトホール１７ｅの大きさの割合が実デバイスに比べて極めて小さいので、実デバイスでのキャパシタ特性改善の効果としては大きいといえる。
【００８２】
なお、上記した実施形態において、酸素アニールの際に紫外線又はマイクロ波を酸素に照射することを、他の酸素アニール工程で採用してもよい。但し、強誘電体層１３の結晶化アニールは、紫外線又はマイクロ波の照射を採用せずに、従来の条件で行われる。
【００８３】
ところで、上記した実施形態では、下部電極１２ａと第２層間絶縁層１７上の配線２０ｄとの電気的接続のために、コンタクトホール１７ｄ内に導電プラグ１８ｄが形成されている。しかし、その導電プラグ１８ｄを用いずに、配線２０ｄをコンタクトホール１７ｄを通して直に下部電極１２ａに接続してもよい。この場合には、上部電極１４ａ上のコンタクトホール１７ｅと下部電極１２ａ上のコンタクトホール１７ｄは同時に開口され、それらのコンタクトホール１７ｄ，１７ｅを通して酸素ラジカル又は活性化酸素がキャパシタＱに供給される。
【００８４】
なお、酸素アニールの際に、Ｏ２とともに又はＯ２の代わりに、Ｎ２Ｏ とＮＯ２ のいずれかを用いてもよい。
（第２の実施の形態）
本実施形態では、スタック型のキャパシタを有するメモリセルの形成工程について説明する。
【００８５】
図１１、図１２は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【００８６】
次に、図１１（ａ） に示す断面構造を形成するまでの工程を説明する。
【００８７】
まず、ｎ型又はｐ型のシリコン（半導体）基板４１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁層４２を形成する。そのような構造の素子分離絶縁層４２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００８８】
続いて、メモリセル領域におけるシリコン基板４１のトランジスタ形成領域にｐ型不純物を選択的に導入してｐ型ウェル４１ａを形成する。
【００８９】
さらに、シリコン基板１のｐ型ウェル４１ａの表面を熱酸化して、ゲート絶縁層４３となるシリコン酸化層を形成する。
【００９０】
次に、シリコン基板４１の上側全面に非晶質又は多結晶のシリコン層とタングステンシリサイド層を順次形成する。その後に、シリコン層とタングステンシリサイド層をフォトリソグラフィ法によりパターニングして、メモリセル領域のウェル４１ａ上にゲート電極４４ａ，４４ｂを形成する。それらのゲート電極４４ａ，４４ｂはゲート絶縁層４３を介してシリコン基板４１の上に形成される。
【００９１】
なお、メモリセル領域では、１つのｐ型ウェル４１ａ上には２つのゲート電極４４ａ，４４ｂが並列に形成され、それらのゲート電極４４ａ，４４ｂはワード線の一部を構成する。
【００９２】
次に、ｐ型ウェル１ａのうちゲート電極４４ａ，４４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域４５ａ〜４５ｃを形成する。
【００９３】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（ＳｉＯ２）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４４ａ，４４ｂの両側部分に絶縁性のサイドウォールスペーサ４６として残す。
【００９４】
続いて、ｐ型ウェル４１ａにおいて、ゲート電極４４ａ，４４ｂとサイドウォールスペーサ４６をマスクに使用して、第１〜第３のｎ型不純物拡散領域４５ａ〜４５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域４５ａ〜４５ｃにそれぞれ不純物高濃度領域を形成する。
【００９５】
なお、１つのｐ型ウェル４１ａにおいて、２つのゲート電極４４ａ，４４ｂの間の第２のｎ型不純物拡散領域４５ｂは後述するビット線に電気的に接続され、ウェル４１ａの両端側寄りの第１、第３のｎ型不純物拡散領域４５ａ，４５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００９６】
以上の工程により、ｐ型のウェル４１ａにはゲート電極４４ａ，４４ｂとＬＤＤ構造のｎ型不純物拡散領域４５ａ〜４５ｃを有する２つのｎ型のＭＯＳトランジスタＴ１ ，Ｔ２ が１つのｎ型不純物拡散領域４５ａを共通にして形成される。
【００９７】
次に、ＭＯＳトランジスタＴ１ ，Ｔ２ を覆う酸化防止絶縁層４７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法によりシリコン基板４１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）を第１層間絶縁層４８として酸化防止絶縁層４７の上に形成する。
【００９８】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層４８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁層４８を緻密化する。その後に、第１層間絶縁層４８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００９９】
さらに、レジストパターン（不図示）を用いて第１層間絶縁層４８と酸化防止絶縁層７をエッチングすることにより、メモリセル領域の第１、第３のｎ型不純物拡散領域４５ａ，４５ｃの上にそれぞれ第１，第２のコンタクトホール４８ａ，４８ｃを形成する。
【０１００】
次に、第１層間絶縁層４８上面と第１，第２のコンタクトホール４８ａ，４８ｃ内面に、グルー層として厚さ２０ｎｍのチタン（Ｔｉ）層と厚さ５０ｎｍの窒化チタン（ＴｉＮ ）層をスパッタ法により順に形成する。さらに、ＷＦ６ を用いるＣＶＤ法によって、タングステン（Ｗ）層をグルー層上に成長してコンタクトホール４８ａ，４８ｃ内を完全に埋め込む。
【０１０１】
続いて、タングステン層とグルー層をＣＭＰ法により研磨して第１層間絶縁層４８の上面上から除去する。これにより、第１、第２のコンタクトホール４８ａ，４８ｃ内にそれぞれ残されたタングステン層及びグルー層は、第１、第２の導電プラグ５０ａ，５０ｃとして使用される。第１、第２の導電プラグ５０ａ，５０ｃは、それぞれ第１、第３のｎ型不純物拡散領域４５ａ，４５ｃに接続される。また、第１及び第２の導電プラグ５０ａ，５０ｃはそれぞれ後述するキャパシタに接続される。
【０１０２】
次に、第１及び第２の導電プラグ５０ａ，５０ｃと第１層間絶縁層４８の上に第１導電層５４を形成する。第１導電層５４として、例えば厚さ２００ｎｍのイリジウム（Ｉｒ）層、厚さ３０ｎｍの酸化イリジウム（ＩｒＯ２）層、厚さ３０ｎｍの酸化プラチナ（ＰｔＯ） 層、及び厚さ５０ｎｍのプラチナ（Ｐｔ）層をスパッタにより順に形成する。
【０１０３】
なお、第１導電層５４を形成する前又は後に例えば膜剥がれ防止のために第１層間絶縁層４８をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ） を採用する。
【０１０４】
続いて、第１導電層５４上に、強誘電体層５５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。強誘電体層５５の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（ 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ 等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【０１０５】
続いて、酸素含有雰囲気中で強誘電体層５５をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ａｒ）と酸素（Ｏ２）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１０６】
さらに、強誘電体層５５の上に、第２導電層５６として例えば厚さ２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。
【０１０７】
次に、キャパシタ形成領域を覆うハードマスク（不図示）を第２導電層５６上に形成する。
【０１０８】
続いて、ハードマスクに覆われない領域の第２導電層５６、強誘電体層５５、第１導電層５４を順次エッチングすることにより、第１層間絶縁膜４８の上にキャパシタＱ１ を形成する。この場合、第２導電層５６、強誘電体層５５及び第１導電層５４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【０１０９】
キャパシタＱ１ は、図１１（ｂ） に示すように、第１導電層５４よりなる下部電極５４ａと、強誘電体層５５よりなる誘電体層５５ａと、第２導電層５６よりなる上部電極５６ａから構成される。
【０１１０】
１つのウェル４１ａの上方には２つのキャパシタＱ１ が形成され、それらの下部電極５４ａはそれぞれ第１又は第２の導電プラグ５０ａ，５０ｃを介して第１又は第３のｎ型不純物拡散領域４５ａ，４５ｃに電気的に接続される。ハードマスクは、キャパシタＱ１ のパターン形成後に除去される。
【０１１１】
次に、エッチングにより受けたダメージから強誘電体層５５の質を回復させるために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１１２】
また、回復アニールとしては、第１実施形態で示したように、基板温度を３００〜４５０℃にして酸素雰囲気中で第１層間絶縁層４８及びキャパシタＱ１ に向けて紫外線又はマイクロ波を照射して行ってもよい。このような条件によれば、第１、第２の導電プラグ５０ａ，５０ｃを構成するタングステンは比較的低温で加熱されているので酸化されにくくなり、導電プラグ５０ａ，５０ｃの異常酸化の発生が抑制される。
【０１１３】
次に、図１１（ｃ） に示す構造を形成するまでの工程を説明する。
【０１１４】
まず、エンキャップ層５８として厚さ５０ｎｍのアルミナをスパッタによりキャパシタＱ１ 及び第１層間絶縁層４８の上に形成する。このエンキャップ層５８は、プロセスダメージからキャパシタＱ１ を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でエンキャップ層５８及びキャパシタＱ１ をファーネス内の酸素雰囲気内でアニールする。
【０１１５】
その後、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ） 装置を用いて、プラズマＣＶＤ法により、第２層間絶縁層５９として厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）をエンキャップ層５８上に形成する。
【０１１６】
さらに、第２層間絶縁層５９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層５９の残りの厚さは、上部電極１６ａ上で３００ｎｍ程度とする。
【０１１７】
その後に、第２層間絶縁膜５９、エンキャップ層５８、第１層間絶縁層４８及び酸化防止絶縁層４７をパターニングして、第２のｎ型不純物拡散領域４５ｂの上に第３のコンタクトホール４８ｂを形成する。さらに、第３のコンタクトホール４８ｂ内にチタン、窒化チタン、タングステンの三層構造からなる第３の導電プラグ５０ｂを形成する。
【０１１８】
次に、図１２（ａ） に示す構造を形成するまでの工程を説明する。
【０１１９】
まず、第２層間絶縁層５９と第３の導電プラグ５０ｂの上に、プラズマＣＶＤ法によりＳｉＯＮ層を例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏ の混合ガスを用いて形成され、第３の導電プラグ５０ｂの酸化を防止するための酸化防止層６０として使用される。
【０１２０】
さらに、フォトリソグラフィー法によりエンキャップ層５８と第２層間絶縁層５９と酸化防止層６０をパターニングして、キャパシタＱ１ の上部電極５６ａ上に一辺が０．３５〜０．５０μｍの略四角の平面形状のコンタクトホール５９ａを形成する。
【０１２１】
続いて、第１実施形態で示した方法により、コンタクトホール５９ａを通して例えば３０分間、紫外線又はマイクロ波が照射された酸素をキャパシタＱ１ に供給しながら、基板温度を３００〜４５０℃、例えば３５０℃で加熱して、誘電体層５５ａの質を改善させる。この場合、第３の導電プラグ５０ｂは酸化防止層６０によって酸化が防止される。
【０１２２】
その後に、ＣＦ系のガスを用いて酸化防止層６０をエッチバックする。
【０１２３】
次に、第２層間絶縁層５９、第３の導電プラグ５０ｂの上と、上部電極１４ａ上のコンタクトホール５９ａの中に導電層をスパッタ法により形成する。導電層として、例えば、窒化チタン層、銅含有アルミニウム層、チタン層、窒化チタン層を順に形成した多層金属構造を採用する。銅含有アルミニウム層での銅の含有量は例えば０．５ ａｔｏｍｓ％とする。
【０１２４】
続いて、図１２（ｂ） に示すように、導電層をフォトリソグラフィー法によりパターニングすることにより、キャパシタＱ１ の上部電極１４ａに電気的に接続する配線６２ａを形成する。これと同時に、第２のｎ型不純物拡散領域４５ｂの上に形成された第３の導電プラグ５０ｂの上には導電パッド６２ｂが形成される。
【０１２５】
この後に、第３層間絶縁層、二層目の導電プラグ、ビット線、カバー層などを形成するが、その詳細は省略する。
【０１２６】
以上のようなメモリセルの形成工程において、キャパシタＱ１ の上部電極５６ａ上にコンタクトホール５９ａを形成した後の酸素アニールを、紫外線又はマイクロ波を酸素に照射しながら基板温度を３００〜４５０℃の低温とした条件で行っている。従って、第１実施形態と同様に、コンタクトホール５９ａの寸法が小さくなってもコンタクトホール５９ａを通してキャパシタＱ１ への酸素の浸透を促進させてキャパシタ特性を容易に回復できるばかりでなく、比較的低温で酸素アニールが行われるので、導電プラグ５０ａ〜５０ｃを構成するタングステンの異常酸化が防止又は抑制される。
【０１２７】
なお、酸素アニールの際に、Ｏ２とともに又はＯ２の代わりに、Ｎ２Ｏ とＮＯ２ のいずれかを用いてもよい。
（付記１）半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層上方に第１の導電層、酸化物誘電体層、第２の導電層に形成する工程と、
前記第２の導電層、前記酸化物誘電体層、前記第１の導電層をパターニングすることにより、前記第２の導電層からなる上部電極、前記酸化物誘電体層からなる誘電体層、第１の導電層からなる下部電極を有するキャパシタを形成する工程と、
前記キャパシタ及び前記第１絶縁層の上方に第２絶縁層を形成する工程と、
前記第２絶縁層のうち前記上部電極の上にホールを形成する工程と、
前記半導体基板を加熱した状態で、活性化された酸素を前記ホールを通して前記キャパシタに供給する工程と活性化された酸素を前記ホールを通して前記キャパシタに供給する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記酸素は、紫外線とマイクロ波のいずれかが照射されて活性化されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記半導体基板の加熱は、前記紫外線と前記マイクロ波のいずれかだけでなくヒーターによっても行われることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記ヒーターは、前記半導体基板の上方に配置される赤外線ランプと前記半導体基板の下方に配置される加熱器の少なくとも一方であることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記紫外線の照射によって活性化された酸素は、酸素ラジカルであることを特徴とする付記２に記載の半導体装置の製造方法。
（付記６）前記キャパシタに酸素を供給するときに、前記半導体基板を加熱する温度は３００〜４５０℃の範囲内であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７）前記紫外線は、１７２．５ｎｍに波長のピークを有するエキシマＵＶランプから放射されることを特徴とする付記２乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記８）前記紫外線は、１８７．５ｎｍと２２５．０ｎｍに波長のピークを有する紫外線ランプから照射されることを特徴とする付記２乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記９）前記マイクロ波は、マイクロ波電源に接続された導電性コイルから照射されることを特徴とする付記２乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記１０）前記酸素は、前記半導体基板が置かれる減圧雰囲気内に導入されて前記マイクロ波が照射されることを特徴とする付記２乃至付記５、付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記酸素は前記第２絶縁層の上方に不活性ガスとともに導入されることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記第２の導電層は、イリジウムと酸化イリジウムの少なくとも一方から構成されていることを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３）前記酸化物誘電体層は、強誘電体層であることを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置の製造方法。
（付記１４）前記酸素を前記キャパシタに供給した後に、前記ホールを通して前記上部電極に接続される上部電極用配線を前記第２絶縁層の上に形成する工程をさらに有することを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記第２絶縁層をパターニングすることにより前記下部電極のうち前記上部電極からはみ出した領域の上面の上にコンタクトホールを形成する工程と、
前記コンタクトホールを通して前記上部電極に電気的に接続される下部電極引出配線を前記第２絶縁層上に形成する工程と
をさらに有することを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１６）前記コンタクトホール内に導電プラグを形成する工程をさらに有することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）前記第１絶縁層上に前記第１の導電層を形成する前に、前記下部電極の下面に接続される導電プラグを前記第１絶縁層内に形成する工程をさらに有することを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
【０１２８】
【発明の効果】
以上述べたように本発明によれば、半導体基板を加熱しながら、活性化された酸素をホールを通してキャパシタに供給するようにしたので、ホールを通して酸素をキャパシタに浸透しやすく且つ結合しやすることができる。従って、キャパシタの酸化物誘電体層への十分な酸素供給が可能になり、ホールが小さくなっても酸素アニールによるキャパシタの特性の回復を十分に図ることができる。
【図面の簡単な説明】
【図１】図１（ａ） 〜（ｃ） は、従来の強誘電体キャパシタの形成工程断面図である。
【図２】図２（ａ） 〜（ｃ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】図６（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】図７（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】図８は、本発明の実施形態に用いられるＲＴＡアニール装置の構成図である。
【図９】図９は、本発明の実施形態に用いられるマイクロ波キュア装置の構成図である。
【図１０】図１０は、本発明の実施形態の酸素アニールと従来技術の酸素アニールによるキャパシタの特性改善効果を示す図である。
【図１１】図１１（ａ） 〜（ｃ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１２】図１２（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁層、３…ｐウェル、４…ゲート絶縁層、５ａ，５ｂ…ゲート電極、６ａ〜６ｃ…ｎ型不純物拡散領域、７…側壁絶縁層、８ａ〜８ｃ…高融点金属シリサイド層、９…酸化防止絶縁層、１０，１７…層間絶縁層、１２，１４…導電層、１２ａ…下部電極、１４ａ…上部電極、１３…強誘電体層、１３ａ…誘電体層、１５…エンキャップ層、１６…レジスト、１７ａ〜１７ｅ…コンタクトホール、１８ａ〜１８ｄ…導電プラグ、１９…酸化防止層、２０ａ，２０ｄ…配線、２０ｂ…導電パッド、２１…チャンバ、２２…サセプタ、２３…ヒータ、２４…赤外線ランプ、２５…ＵＶランプ、２６…ガス導入口、２７…排気口、３１…真空チャンバ、３２…サセプタ、３３…ヒータ、３４…導電性コイル、３５…ガス導入口、３６…排気口、４１…シリコン基板、４２…素子分離絶縁層、４１ａ…ｐウェル、４３…ゲート絶縁層、４４ａ，４４ｂ…ゲート電極、４５ａ〜４５ｃ…ｎ型不純物拡散領域、４６…側壁絶縁層、４７…酸化防止絶縁層、４８，５９…層間絶縁層、４８ａ〜４８ｃ…コンタクトホール、５４，５６…導電層、５４ａ…下部電極、５６ａ…上部電極、５５…強誘電体層、５５ａ…誘電体層、５８…エンキャップ層、５０ａ〜５０ｃ…導電プラグ、６０…酸化防止層、６２ａ…配線、６２ｂ…導電パッド。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁層中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁層にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体層は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルに採用される強誘電体キャパシタは、例えば、図１に示すような工程によって形成される。
【０００７】
まず、図１（ａ） に示すように、シリコン基板１０１を覆う第１層間絶縁層１０２上に第１金属層１０３、強誘電体層１０４、第２金属層１０５が形成される。第１金属層１０３として例えばプラチナ層が形成され、強誘電体層１０４としてＰＺＴのような酸化物誘電体が形成され、さらに、第２金属層１０５としてイリジウムや酸化イリジウムが形成される。
【０００８】
続いて、図１（ｂ） に示すように、第２金属層１０５がパターニングされてキャパシタＱ０ の上部電極１０５ａとなり、続いて、強誘電体層１０４がパターニングされてキャパシタＱ０ の誘電体層１０４ａとなる。さらに、第１金属層１０３がパターニングされてキャパシタＱ０ の下部電極１０３ａとなる。
【０００９】
次に、図１（ｃ） に示すように、酸化シリコンよりなる第２層間絶縁層１０６によってキャパシタＱ０ が覆われる。続いて、第２層間絶縁層１０６をパターニングすることにより、下部電極１０３ａのコンタクト領域の上に第１コンタクトホールが形成され、さらに第１コンタクトホール内に導電プラグ１０７が埋め込まれる。ついで、第２層間絶縁層１０６のパターニングにより上部電極１０５ａの上に第２コンタクトホール１０６ａが形成された後に、第２コンタクトホール１０６ａを通して上部電極１０５ａに接続される上部電極引出配線（不図示）と、導電プラグ１０７に接続される下部電極引出配線（不図示）とが第２層間絶縁層１０６上に形成される。
【００１０】
ところで、上部電極１０５ａの上のコンタクトホール１０６ａは、ドライエッチングを用いて形成されるために、そのドライエッチングによって強誘電体層１０４がダメージを受け、キャパシタ特性が劣化される。
【００１１】
また、上部電極１０５ａとしてイリジウムや酸化イリジウムといった金属を用いると、この金属と強誘電体層１０４の界面において、強誘電体層１０４を構成するＰＺＴの酸素が金属に吸収されてキャパシタの特性が悪くなり、とくに熱処理を伴う第２層間絶縁膜１０６の形成時には強誘電体層１０４内の酸素が上部電極１０５ａに吸収されやすくなる。
【００１２】
そこで、コンタクトホール１０６ａの形成後に、酸素雰囲気中にシリコン基板１０１を置き、基板温度を５５０℃程度に設定することにより、酸素がコンタクトホール１０６ａを通して強誘電体層１０４に供給され、キャパシタＱ０ の特性が回復する。
【００１３】
【発明が解決しようとする課題】
ところで、上部電極引出電極の微細化に伴って上部電極１０５ａ上のコンタクトホール１０６ａもさらに小さくされる必要がある。
【００１４】
しかし、コンタクトホール１０６ａが小さくなると、コンタクトホール１０６ａを通してキャパシタＱ０ に供給される酸素の量も少なくなり、コンタクトホール１０６ａ形成のためのエッチングなどにより生じたキャパシタの酸素欠損を補えるほどの量の酸素が誘電体層１０４ａに供給されなくなる。この結果、強誘電体層の質の改善が不十分になり強誘電体キャパシタの分極電荷量が低下し、メモリセルへの書込み、読出しに支障をきたす。
【００１５】
本発明の目的は、酸化物誘電体層を有するキャパシタの特性をさらに改善する工程を含む半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層上方に第１の導電層、酸化物誘電体層、第２の導電層を順に形成する工程と、前記第２の導電層、前記酸化物誘電体層、前記第１の導電層をパターニングすることにより、前記第２の導電層からなる上部電極、前記酸化物誘電体層からなる誘電体層、第１の導電層からなる下部電極を有するキャパシタを形成する工程と、前記キャパシタ及び前記第１絶縁層の上方に第２絶縁層を形成する工程と、前記第２絶縁層のうち前記上部電極の上にホールを形成する工程と、前記半導体基板を加熱した状態で、活性化された酸素を前記ホールを通して前記キャパシタに供給する工程とを有することを特徴とする半導体装置の製造方法により解決される。
【００１７】
本発明によれば、キャパシタを有する半導体基板を加熱しながら、活性化された酸素、例えば酸素ラジカルをキャパシタ上部電極上のホールを通してキャパシタに供給するようにしている。
【００１８】
これにより、キャパシタ上部電極上のホールを通して酸素がキャパシタ内に浸透しやすくなるので、キャパシタの酸化物誘電体層への十分な量の酸素供給が可能になり、ホールが小さくなっても酸素アニールによるキャパシタの特性の改善が図れる。
【００１９】
酸素を活性化する方法としては、例えば、酸素系ガスに紫外線を照射する方法と、酸素系ガスにマイクロ波を照射する方法がある。酸素系ガスは、Ｏ２、Ｎ２Ｏ 、ＮＯ２ などのいずれかから選択される。
【００２０】
紫外線照射のために２２５．０ｎｍと１８７．５ｎｍに波長ピークを有する紫外線ランプを使用する場合には、Ｏ２は波長２２５．０ｎｍの紫外線によってオゾン（Ｏ３）となり、そのオゾンは波長１８７．５ｎｍの紫外線によって酸素ラジカルとなり、これによって酸素が酸化物誘電体層により結合しやすい状態となる。また、紫外線照射のためにエキシマＵＶランプを用いる場合には、波長１７２．５ｎｍの紫外線によってＯ２は酸素ラジカルになる。
【００２１】
さらに、マイクロ波を酸素系ガスに照射する場合には、酸素は活性化されてキャパシタへの浸透性が高くなる。
【００２２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図２〜図７は本発明の第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【００２３】
図２（ａ） に示す断面構造を形成するまでの工程を説明する。
【００２４】
まず、ｎ型又はｐ型のシリコン（半導体）基板１の活性領域（トランジスタ形成領域）の周囲にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離絶縁層２を形成する。なお、素子分離絶縁層２としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を採用してもよい。
【００２５】
続いて、シリコン基板１のメモリセル領域の活性領域にｐ型不純物を導入してｐウェル３を形成する。さらに、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁層４となるシリコン酸化層を形成する。
【００２６】
次に、シリコン基板１の上側全面に非晶質又は多結晶のドープトシリコン層とシリサイド層を順に形成し、これらのシリコン層及びシリサイド層をフォトリソグラフィ法によりパターニングして、ゲート電極５ａ，５ｂを形成する。なお、シリサイド層としてタングステンシリサイド、コバルトシリサイドなどの層がある。
【００２７】
メモリセル領域における各ｐウェル３上には２つのゲート電極５ａ，５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線の一部を構成している。
【００２８】
その後に、ｐウェル３のうちゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂ，６ｃを形成する。
【００２９】
続いて、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ，５ｂの両側部分にのみ側壁絶縁層７として残す。その絶縁層として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００３０】
さらに、ゲート電極５ａ，５ｂと側壁絶縁層７をマスクに使用して、ｐウェル３内に再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域６ａ〜６ｃをＬＤＤ構造にする。
【００３１】
以上のように、メモリセル領域では、一方のゲート電極５ａ、ｎ型不純物拡散領域６ａ，６ｂ等によって第１のＭＯＳトランジスタが構成され、また、他方のゲート電極５ｂ、ｎ型不純物拡散領域６ｂ，６ｃ等によって第２のＭＯＳトランジスタが構成される。
【００３２】
次に、全面に高融点金属層を形成した後に、この高融点金属層を加熱してｐ型不純物拡散領域６ａ〜６ｃの表面にそれぞれ高融点金属シリサイド層８ａ〜８ｃを形成する。その後、ウエットエッチングにより未反応の高融点金属層を除去する。高融点金属としてコバルト、タンタルなどがある。
【００３３】
その後に、プラズマＣＶＤ法により、シリコン基板１の全面に酸化防止絶縁層９として酸窒化シリコン（ＳｉＯＮ）層を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化防止絶縁層９上に第１層間絶縁層１０として二酸化シリコン（ＳｉＯ２）を約６００ｎｍの厚さに成長する。
【００３４】
さらに、第１層間絶縁層１０を化学的機械研磨（ＣＭＰ） 法により薄くしてその表面を平坦化する。第１層間絶縁層１０の研磨量は、素子分離絶縁層２の上に約７８５ｎｍ残るようにする。
【００３５】
次に、図２（ｂ） に示すように、第１層間絶縁層１０の上にルチル型結晶構造の酸化チタン層１１を形成する。酸化チタン層１１は、第１層間絶縁層１０上にチタン層をスパッタ法により約２０ｎｍの厚さに形成した後に、チタン層を熱酸化することにより形成される。そのチタン層の熱酸化は、ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ） 装置を用いて、例えば、酸素雰囲気中で基板温度７００℃、６０秒間の条件で行う。これにより酸化されたチタン層は、厚さ約５０ｎｍの酸化チタン層１１となり、その上面には（２００）面が表れる。
【００３６】
次に、図２（ｃ） に示す構造を形成するまでの工程を説明する。
【００３７】
まず、スパッタ法によって、酸化チタン層１１の上に、第１の導電層１２としてプラチナ（Ｐｔ）層を形成する。Ｐｔ層の厚さを１００〜３００ｎｍ程度、例えば１５０ｎｍとする。ここで、酸化チタン層１１は、第１の導電層１２と第１の層間絶縁層１０との密着性を改善する役割を果たす。なお、酸化チタン層１１と第１の導電層１２の代わりにチタン層とプラチナ層を形成してもよい。
【００３８】
第１の導電層１２としては、プラチナに限られるものでなく、イリジウム、ルテニウム等の貴金属層、又は、酸化ルテニウム、酸化ルテニウムストロンチウム（ＳｒＲｕＯ３）等の貴金属酸化層であってもよい。
【００３９】
次に、スパッタリング法により、強誘電体層１３としてＰＬＺＴ（ｌｅａｄ ｌａｎｔｈａｎｕｍ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａｔｅ；（Ｐｂ１−３ｘ／２Ｌａｘ ）（Ｚｒ１−ｙ Ｔｉｙ ）Ｏ３ ）を第１の導電層１２の上に１００〜３００ｎｍの厚さ、例えば１８０ｎｍに形成する。
【００４０】
なお、強誘電体層１３の形成方法は、その他に、スピンオン法、ＭＯＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（ 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１３の材料としては、ＰＬＺＴの他に、ＰＬＣＳＺＴ、ＰＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ 等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００４１】
続いて、強誘電体層１３を構成するＰＬＺＴ層を酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ） により結晶化する。ＲＴＡの条件は、例えば、５８５℃、９０秒間、昇温速度１２５℃／ｓｅｃ である。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度は例えば２．５％である。
【００４２】
続いて、強誘電体層１３の上に第２の導電層１４としてイリジウム（Ｉｒ）と酸化イリジウム（ＩｒＯｘ ） 層をスパッタ法により順に形成して総厚を１００〜３００ｎｍの厚さ、例えば１５０ｎｍの厚さとする。なお、第２の導電層１４として、プラチナ層、酸化ルテニウムストロンチウム（ＳＲＯ）層、その他の金属層をスパッタ法により形成してもよい。
【００４３】
その後に、ＲＴＡにより強誘電体層１３の結晶性を酸素含有雰囲気中で改善する。ＲＴＡの条件は、例えば、７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃ である。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度は例えば１．０％である。
【００４４】
次に、図３（ａ） に示す構造を形成するまでの工程を説明する。
【００４５】
まず、レジストパターン（不図示）を用いてフォトリソグラフィー法により第２の導電層１４をパターニングすることによって第１、第３のｎ型不純物拡散領域６ａ，６ｃの近傍の素子分離絶縁層２の上方にキャパシタＱの上部電極１４ａを形成する。なお、第１のｎ型不純物拡散領域６ａの近傍のキャパシタＱは、第３のｎ型不純物拡散領域６ｃの近傍のキャパシタＱと同じ構成となるので図において省略されている。
【００４６】
レジストパターンの除去後に、温度６５０℃、６０分間の条件で、強誘電体層１３を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に入ったダメージから強誘電体層１２の質を回復させるために行われる。
【００４７】
続いて、メモリセル領域において、上部電極１４ａ及びその周辺にレジストパターン（不図示）を形成した状態で強誘電体層１３をエッチングし、これにより残った強誘電体層１３をキャパシタＱの誘電体層１３ａとする。その後に、レジストパターンは除去される。
【００４８】
次に、図３（ｂ） に示すように、上部電極１４ａ、誘電体層１３ａ及び第１の導電層１２の上に、エンキャップ層１５として、ＰＺＴ層をスパッタリング法により約２０ｎｍの厚さに形成する。エンキャップ層１５は、還元され易い誘電体層１３ａを水素から防御する機能を有し、水素が誘電体層１３ａ内部に入ることをブロックするために水素をトラップし易いＰＺＴから形成される。エンキャップ層１５は、キャパシタ保護絶縁層であり、アルミナ層、酸化チタン層、その他、水素をトラップ又はブロックし易い層であってもよい。
【００４９】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃ の条件で、エンキャップ層１５を急速熱処理する。
【００５０】
さらに、エンキャップ層１５の上にレジスト１６を塗布し、これを露光、現像して上部電極１４ａ及び誘電体層１３ａの下の領域を含む下部電極形成領域に残す。
【００５１】
次に、図４（ａ） に示すように、レジスト１６をマスクに使用して、エンキャップ層１５、第１の導電層１２及び酸化チタン層１１をエッチングし、これにより上部電極１４ａの下方に残された第１の導電層１２をキャパシタの下部電極１２ａとして使用する。
【００５２】
そのレジスト１６を除去した後には、図４（ｂ） に示すように、下部電極１２ａ、誘電体層１３ａ、上部電極１４ａからなるキャパシタＱが第１の層間絶縁層１０の上に現れる。
【００５３】
この後に、エッチングにより受けたダメージから誘電体層１３ａを元の状態に回復させるために、例えば、酸素雰囲気中で温度６５０℃、６０分間の条件でキャパシタＱをアニールする。
【００５４】
次に、図５（ａ） に示すように、エンキャップ層１５、キャパシタＱ及び第１層間絶縁層１０の上に、第２層間絶縁層１７として厚さ１５００ｎｍ程度のＳｉＯ２層を形成する。第２層間絶縁層１７の成長は、例えばシラン（ＳｉＨ４）を用いてＣＶＤ法により形成されてもよいし、ＴＥＯＳを用いてプラズマＣＶＤ法により形成されてもよい。第２層間絶縁層１７を成長する際の基板温度は３００〜４５０℃程度である。
【００５５】
続いて、第２層間絶縁層１７の上面をＣＭＰ法により平坦化する。
【００５６】
次に、図５（ｂ） に示すように、第２層間絶縁層１７、エンキャップ層１５、第１層間絶縁層１０及び酸化防止絶縁層９をフォトリソグラフィー法によりパターニングしてｎ型不純物拡散層６ａ〜６ｃの上と下部電極１２ａのコンタクト領域の上にそれぞれ第１〜第４のコンタクトホール１７ａ〜１７ｄを形成する。第１及び第２層間絶縁層１０，１７等は、ＣＦ系ガス、例えばＣＦ４ にＡｒを加えた混合ガスを用いてエッチングされる。
【００５７】
次に、第２層間絶縁層１７の上とコンタクトホール１７ａ〜１７ｄの内面にスパッタリング法によりチタン（Ｔｉ）層を２０ｎｍ、窒化チタン（ＴｉＮ） 層を５０ｎｍの厚さに形成し、これらの層を導電性の密着層とする。さらに、フッ化タングステンガス（ＷＦ６） 、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン層を形成する。なお、タングステン層の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン層は、各コンタクトホール１７ａ〜１７ｄを完全に埋め込む厚さとする。
【００５８】
その後に、図６（ａ） に示すように、第２層間絶縁層１７上のタングステン層と密着層をＣＭＰ法により除去し、各コンタクトホール１７ａ〜１７ｄ内にのみ残す。これにより、第１〜第４のコンタクトホール１７ａ〜１７ｄ内のそれぞれに残されたタングステン層と密着層を第１〜第４の導電プラグ１８ａ〜１８ｄとして使用する。
【００５９】
なお、各ｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ｂ上の第２の導電プラグ１８ｂはその上方に形成されるビット線に電気的に接続され、さらに、第２の導電プラグ１８ｂの両側方の第１、第３の導電プラグ１８ａ，１８ｃは、それぞれ後述する配線を介してキャパシタＱの上部電極１４ａに電気的に接続される。
【００６０】
その後に、図６（ｂ） に示すように、第２層間絶縁層１７と導電プラグ１８ａ〜１８ｄの上に、プラズマＣＶＤ法によりＳｉＯＮ層を例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏ の混合ガスを用いて形成され、プラグ１８ａ〜１８ｄの酸化を防止するための酸化防止層１９として使用される。
【００６１】
さらに、フォトリソグラフィー法により酸化防止層１９と第２層間絶縁層１７とエンキャップ層１５をパターニングして、キャパシタＱの上部電極１３ａ上に一辺が０．３５〜０．５０μｍの略四角の平面形状の第５のコンタクトホール１７ｅを形成する。
【００６２】
次に、図８に示すＲＴＡ装置内にシリコン基板１を入れる。ＲＴＡ装置は、シリコン基板１を入れるチャンバ２１と、チャンバ２１内でシリコン基板１を載置するサセプタ２２と、サセプタ２２の下でシリコン基板１を加熱するヒータ（加熱器）２３と、サセプタ２２の上方に配置された複数の赤外線ランプ２４と、複数の赤外線ランプ２４の隙間に配置されたＵＶランプ２５と、チャンバ２１に設けられたガス導入口２６、排気口２７とを有している。ＵＶ（紫外線）ランプ２５として、波長２２５．０ｎｍと波長１８７．５ｎｍでピークが存在するものがある。
【００６３】
チャンバ２１内において、サセプタ２２上にシリコン基板１を載置し、ガス導入口２６を通して酸素（Ｏ２）を１．０リットル／分、窒素（Ｎ２）を９．０リットル／分の流量で導入し、さらにチャンバ２１内の圧力を大気圧とする。また、シリコン基板１をヒータ２３と赤外線ランプ２４とＵＶランプ２５により３００〜４５０℃、例えば３５０℃に加熱する。この場合、ＵＶランプ２４からの紫外線は第２層間絶縁層１７及びコンタクトホール１７ｅに向けて照射される。なお、窒素の代わりに、アルゴン、その他の不活性ガスを導入してもよい。
【００６４】
これにより、第２層間絶縁層１７及びコンタクトホール１７ｅの表面では、Ｏ２は波長２２５．０ｎｍの紫外線によってオゾン（Ｏ３）に変えられ、さらに、Ｏ３は波長１８７．５ｎｍの紫外線により活性酸素ラジカル（Ｏ ＊ ）に変えられる。活性酸素は、コンタクトホール１７ｅが小さくても上部電極１４ａを通して誘電体層１３ａに浸透し易い。この結果、誘電体層１３ａには十分に酸素が供給されることになる。
【００６５】
なお、ＵＶランプ２４としてエキシマＵＶランプを使用してもよい。エキシマＵＶランプからは、波長１７２．５ｎｍの紫外線が第２層間絶縁膜１７及びコンタクトホール１７ｅに照射され、その紫外線により照射されたＯ２は活性酸素に変わる。
【００６６】
このような紫外線を酸素に照射する条件で、図７（ａ） に示すように、コンタクトホール１７ｅを通してキャパシタＱを例えば３０分間で酸素アニールして、誘電体層１３ａの質を改善する。この場合、導電プラグ１８ａ〜１８ｄは酸化防止層１９によって酸化が防止される。ただし、そのようなアニール条件では、従来よりも温度が低いので、酸化防止層１９を透過する導電プラグ１８ａ〜１８ｄの酸化が従来よりも進みにくいので酸化防止層１９を１００ｎｍより薄くしてもよい。
【００６７】
その後に、ＣＦ系のガスを用いて酸化防止層１９をエッチバックする。
【００６８】
次に、第２層間絶縁層１７、導電プラグ１８ａ〜１８ｄの上と、上部電極１４ａ上のコンタクトホール１７ｅの中に導電層をスパッタ法により形成する。導電層として、例えば、窒化チタン層、銅含有アルミニウム層、チタン層、窒化チタン層を順に形成した多層金属構造が採用される。銅含有アルミニウム層での銅の含有量は例えば０．５ ａｔｏｍｓ％である。
【００６９】
続いて、図７（ｂ） に示すように、導電層をフォトリソグラフィー法によりパターニングすることにより、コンタクトホール１７ｅを通してキャパシタＱの上部電極１４ａと第３の導電プラグ１８ｃを電気的に接続する配線２０ｃが第２層間絶縁層１７上に形成される。これと同時に、ｐウェル３の上の２つのゲート電極５ａ，５ｂの間にある第２の導電プラグ１８ｂの上には導電パッド２０ｂが形成される。また、キャパシタＱの下部電極１２ａ上の導電プラグ１８ｄの上には、別の配線２０ｄが形成されている。さらに、第１の導電プラグ１８ａの上には、図示しない別のキャパシタの上部電極に接続されるさらに別の配線２０ａが形成される。
【００７０】
この後に、第３層間絶縁層、二層目の導電プラグ、ビット線、カバー層などを形成するが、その詳細は省略する。
【００７１】
上記した実施形態によれば、キャパシタＱを覆う第２層間絶縁層１７のうち上部電極１４ａの上にコンタクトホール１７ｅを形成した後に、コンタクトホール１７ｅを通してキャパシタＱに酸素を供給する際に紫外線をコンタクトホール１７ｅ及び第２層間絶縁膜１７に向けて照射するようにしている。
【００７２】
これにより、第２層間絶縁層１７の表面での酸素が活性化して、コンタクトホール１７ｅを通したキャパシタＱへの酸素の供給が促進され、強誘電体層１３ａに十分な量で酸素が導入される。従って、コンタクトホール１７ｅを形成する場合などに受けたダメージからキャパシタＱの誘電体層１３ａの質が回復され、キャパシタＱの特性が改善される。
【００７３】
ところで、上部電極１４ａの上にコンタクトホール１７ｅを通してキャパシタＱに酸素を供給する際に、図９に示すようなマイクロ波キュア装置を用いてもよい。図９のマイクロ波キュア装置は、シリコン基板１を入れる真空チャンバ３１と、真空チャンバ３１内でシリコン基板１を支持するサセプタ３２と、シリコン基板１を下から加熱するヒータ（加熱器）３３と、シリコン基板１の上方に配置され且つマイクロ波電源に接続される導電性コイル３４と、真空チャンバ３１に設けられたガス導入口３５、排気口３６とを有している。
【００７４】
チャンバ３１内において、サセプタ３２上にシリコン基板１を載置し、ガス導入口３５を通して酸素（Ｏ２）を１．０リットル／分、窒素（Ｎ２）を９．０リットル／分の流量で導入し、内部を減圧して１Ｐａ程度の圧力とする。さらに、導電性コイル３４からマイクロ波を第２層間絶縁層１７に向けて照射するとともに、シリコン基板１をヒータ３３とマイクロ波により３００〜４５０℃、例えば３５０℃に加熱する。
【００７５】
これにより、第２層間絶縁層１７の表面では、Ｏ２が酸素ラジカルに変わらないが、Ｏ２はマイクロ波によって活性化する。これにより、キャパシタＱの上部電極１４ａ上のコンタクトホール１７ｅが小さくても、コンタクトホール１７ｅを通して誘電体層１３ａへ酸素が浸透しやすくなり十分に酸素が供給されることになる。
【００７６】
このような条件でコンタクトホール１７ｅを通して例えば３０分間、キャパシタＱを酸素アニールすることにより、誘電体層１２ａの質が改善される。
【００７７】
次に、５０μｍ×５０μｍの平面形状の上部電極１４ａを有するキャパシタＱを形成し、キャパシタＱの上に第２層間絶縁層１７を形成し、さらに、上部電極１４ａの上に約０．５μｍ×０．５μｍの平面形状のコンタクトホール１７ｅを形成した後に、上部電極１４ａに対する酸素アニールの条件を変えることによりキャパシタＱの分極電荷量Ｑｓｗがどのように相違するかを調査したところ、図１０に示すような結果が得られた。
【００７８】
図１０において、「ｒｅｆ」は、従来技術による酸素アニールを示し、大気圧の酸素雰囲気中で５５０℃で６０分間の条件でコンタクトホール１７ｅを通してキャパシタＱをアニールした結果を示している。また、図１０において、「ＵＶ」は、大気圧中で酸素１．０リットル／分、窒素９．０リットル／分の流量でそれぞれ導入されたチャンバ２１内でエキシマＵＶランプからの波長１７２．５ｎｍの紫外線を第２層間絶縁層１７及びコンタクトホール１７ｅに向けて照射し、基板加熱温度を３５０℃とした条件でキャパシタＱを酸素アニールした結果を示している。さらに、図１０において、「μ」は、酸素１．０リットル／分、窒素９．０リットル／分の流量でそれぞれ導入された圧力１Ｐａのチャンバ３１内でマイクロ波を第２層間絶縁層１７及びコンタクトホール１７ｅに向けて照射し、基板加熱温度を３５０℃とした条件でキャパシタＱを酸素アニールした結果を示している。
【００７９】
図１０によれば、酸素に紫外線又はマイクロ波を照射することによりキャパシタの分極電荷量は、従来条件で酸素アニールされたキャパシタの分極電荷量に比べて高くなっている。それらの条件のうち、酸素にＵＶを照射する条件の酸素アニールがキャパシタ特性を向上するのに最も効果がある。
【００８０】
図１０によれば、本実施形態の酸素アニールによる分極電荷量の効果と従来技術の酸素アニールによる分極電荷量の効果の差は僅かのようにも読める。
【００８１】
しかし、図１０の実験に使用したキャパシタＱの大きさに対するコンタクトホール１７ｅの大きさの割合が実デバイスに比べて極めて小さいので、実デバイスでのキャパシタ特性改善の効果としては大きいといえる。
【００８２】
なお、上記した実施形態において、酸素アニールの際に紫外線又はマイクロ波を酸素に照射することを、他の酸素アニール工程で採用してもよい。但し、強誘電体層１３の結晶化アニールは、紫外線又はマイクロ波の照射を採用せずに、従来の条件で行われる。
【００８３】
ところで、上記した実施形態では、下部電極１２ａと第２層間絶縁層１７上の配線２０ｄとの電気的接続のために、コンタクトホール１７ｄ内に導電プラグ１８ｄが形成されている。しかし、その導電プラグ１８ｄを用いずに、配線２０ｄをコンタクトホール１７ｄを通して直に下部電極１２ａに接続してもよい。この場合には、上部電極１４ａ上のコンタクトホール１７ｅと下部電極１２ａ上のコンタクトホール１７ｄは同時に開口され、それらのコンタクトホール１７ｄ，１７ｅを通して酸素ラジカル又は活性化酸素がキャパシタＱに供給される。
【００８４】
なお、酸素アニールの際に、Ｏ２とともに又はＯ２の代わりに、Ｎ２Ｏ とＮＯ２ のいずれかを用いてもよい。
（第２の実施の形態）
本実施形態では、スタック型のキャパシタを有するメモリセルの形成工程について説明する。
【００８５】
図１１、図１２は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【００８６】
次に、図１１（ａ） に示す断面構造を形成するまでの工程を説明する。
【００８７】
まず、ｎ型又はｐ型のシリコン（半導体）基板４１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁層４２を形成する。そのような構造の素子分離絶縁層４２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００８８】
続いて、メモリセル領域におけるシリコン基板４１のトランジスタ形成領域にｐ型不純物を選択的に導入してｐ型ウェル４１ａを形成する。
【００８９】
さらに、シリコン基板１のｐ型ウェル４１ａの表面を熱酸化して、ゲート絶縁層４３となるシリコン酸化層を形成する。
【００９０】
次に、シリコン基板４１の上側全面に非晶質又は多結晶のシリコン層とタングステンシリサイド層を順次形成する。その後に、シリコン層とタングステンシリサイド層をフォトリソグラフィ法によりパターニングして、メモリセル領域のウェル４１ａ上にゲート電極４４ａ，４４ｂを形成する。それらのゲート電極４４ａ，４４ｂはゲート絶縁層４３を介してシリコン基板４１の上に形成される。
【００９１】
なお、メモリセル領域では、１つのｐ型ウェル４１ａ上には２つのゲート電極４４ａ，４４ｂが並列に形成され、それらのゲート電極４４ａ，４４ｂはワード線の一部を構成する。
【００９２】
次に、ｐ型ウェル１ａのうちゲート電極４４ａ，４４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域４５ａ〜４５ｃを形成する。
【００９３】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（ＳｉＯ２）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４４ａ，４４ｂの両側部分に絶縁性のサイドウォールスペーサ４６として残す。
【００９４】
続いて、ｐ型ウェル４１ａにおいて、ゲート電極４４ａ，４４ｂとサイドウォールスペーサ４６をマスクに使用して、第１〜第３のｎ型不純物拡散領域４５ａ〜４５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域４５ａ〜４５ｃにそれぞれ不純物高濃度領域を形成する。
【００９５】
なお、１つのｐ型ウェル４１ａにおいて、２つのゲート電極４４ａ，４４ｂの間の第２のｎ型不純物拡散領域４５ｂは後述するビット線に電気的に接続され、ウェル４１ａの両端側寄りの第１、第３のｎ型不純物拡散領域４５ａ，４５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００９６】
以上の工程により、ｐ型のウェル４１ａにはゲート電極４４ａ，４４ｂとＬＤＤ構造のｎ型不純物拡散領域４５ａ〜４５ｃを有する２つのｎ型のＭＯＳトランジスタＴ１ ，Ｔ２ が１つのｎ型不純物拡散領域４５ａを共通にして形成される。
【００９７】
次に、ＭＯＳトランジスタＴ１ ，Ｔ２ を覆う酸化防止絶縁層４７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法によりシリコン基板４１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）を第１層間絶縁層４８として酸化防止絶縁層４７の上に形成する。
【００９８】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層４８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁層４８を緻密化する。その後に、第１層間絶縁層４８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００９９】
さらに、レジストパターン（不図示）を用いて第１層間絶縁層４８と酸化防止絶縁層７をエッチングすることにより、メモリセル領域の第１、第３のｎ型不純物拡散領域４５ａ，４５ｃの上にそれぞれ第１，第２のコンタクトホール４８ａ，４８ｃを形成する。
【０１００】
次に、第１層間絶縁層４８上面と第１，第２のコンタクトホール４８ａ，４８ｃ内面に、グルー層として厚さ２０ｎｍのチタン（Ｔｉ）層と厚さ５０ｎｍの窒化チタン（ＴｉＮ ）層をスパッタ法により順に形成する。さらに、ＷＦ６ を用いるＣＶＤ法によって、タングステン（Ｗ）層をグルー層上に成長してコンタクトホール４８ａ，４８ｃ内を完全に埋め込む。
【０１０１】
続いて、タングステン層とグルー層をＣＭＰ法により研磨して第１層間絶縁層４８の上面上から除去する。これにより、第１、第２のコンタクトホール４８ａ，４８ｃ内にそれぞれ残されたタングステン層及びグルー層は、第１、第２の導電プラグ５０ａ，５０ｃとして使用される。第１、第２の導電プラグ５０ａ，５０ｃは、それぞれ第１、第３のｎ型不純物拡散領域４５ａ，４５ｃに接続される。また、第１及び第２の導電プラグ５０ａ，５０ｃはそれぞれ後述するキャパシタに接続される。
【０１０２】
次に、第１及び第２の導電プラグ５０ａ，５０ｃと第１層間絶縁層４８の上に第１導電層５４を形成する。第１導電層５４として、例えば厚さ２００ｎｍのイリジウム（Ｉｒ）層、厚さ３０ｎｍの酸化イリジウム（ＩｒＯ２）層、厚さ３０ｎｍの酸化プラチナ（ＰｔＯ） 層、及び厚さ５０ｎｍのプラチナ（Ｐｔ）層をスパッタにより順に形成する。
【０１０３】
なお、第１導電層５４を形成する前又は後に例えば膜剥がれ防止のために第１層間絶縁層４８をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ） を採用する。
【０１０４】
続いて、第１導電層５４上に、強誘電体層５５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。強誘電体層５５の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（ 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ 等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【０１０５】
続いて、酸素含有雰囲気中で強誘電体層５５をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ａｒ）と酸素（Ｏ２）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１０６】
さらに、強誘電体層５５の上に、第２導電層５６として例えば厚さ２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。
【０１０７】
次に、キャパシタ形成領域を覆うハードマスク（不図示）を第２導電層５６上に形成する。
【０１０８】
続いて、ハードマスクに覆われない領域の第２導電層５６、強誘電体層５５、第１導電層５４を順次エッチングすることにより、第１層間絶縁膜４８の上にキャパシタＱ１ を形成する。この場合、第２導電層５６、強誘電体層５５及び第１導電層５４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【０１０９】
キャパシタＱ１ は、図１１（ｂ） に示すように、第１導電層５４よりなる下部電極５４ａと、強誘電体層５５よりなる誘電体層５５ａと、第２導電層５６よりなる上部電極５６ａから構成される。
【０１１０】
１つのウェル４１ａの上方には２つのキャパシタＱ１ が形成され、それらの下部電極５４ａはそれぞれ第１又は第２の導電プラグ５０ａ，５０ｃを介して第１又は第３のｎ型不純物拡散領域４５ａ，４５ｃに電気的に接続される。ハードマスクは、キャパシタＱ１ のパターン形成後に除去される。
【０１１１】
次に、エッチングにより受けたダメージから強誘電体層５５の質を回復させるために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１１２】
また、回復アニールとしては、第１実施形態で示したように、基板温度を３００〜４５０℃にして酸素雰囲気中で第１層間絶縁層４８及びキャパシタＱ１ に向けて紫外線又はマイクロ波を照射して行ってもよい。このような条件によれば、第１、第２の導電プラグ５０ａ，５０ｃを構成するタングステンは比較的低温で加熱されているので酸化されにくくなり、導電プラグ５０ａ，５０ｃの異常酸化の発生が抑制される。
【０１１３】
次に、図１１（ｃ） に示す構造を形成するまでの工程を説明する。
【０１１４】
まず、エンキャップ層５８として厚さ５０ｎｍのアルミナをスパッタによりキャパシタＱ１ 及び第１層間絶縁層４８の上に形成する。このエンキャップ層５８は、プロセスダメージからキャパシタＱ１ を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でエンキャップ層５８及びキャパシタＱ１ をファーネス内の酸素雰囲気内でアニールする。
【０１１５】
その後、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ） 装置を用いて、プラズマＣＶＤ法により、第２層間絶縁層５９として厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）をエンキャップ層５８上に形成する。
【０１１６】
さらに、第２層間絶縁層５９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層５９の残りの厚さは、上部電極１６ａ上で３００ｎｍ程度とする。
【０１１７】
その後に、第２層間絶縁膜５９、エンキャップ層５８、第１層間絶縁層４８及び酸化防止絶縁層４７をパターニングして、第２のｎ型不純物拡散領域４５ｂの上に第３のコンタクトホール４８ｂを形成する。さらに、第３のコンタクトホール４８ｂ内にチタン、窒化チタン、タングステンの三層構造からなる第３の導電プラグ５０ｂを形成する。
【０１１８】
次に、図１２（ａ） に示す構造を形成するまでの工程を説明する。
【０１１９】
まず、第２層間絶縁層５９と第３の導電プラグ５０ｂの上に、プラズマＣＶＤ法によりＳｉＯＮ層を例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏ の混合ガスを用いて形成され、第３の導電プラグ５０ｂの酸化を防止するための酸化防止層６０として使用される。
【０１２０】
さらに、フォトリソグラフィー法によりエンキャップ層５８と第２層間絶縁層５９と酸化防止層６０をパターニングして、キャパシタＱ１ の上部電極５６ａ上に一辺が０．３５〜０．５０μｍの略四角の平面形状のコンタクトホール５９ａを形成する。
【０１２１】
続いて、第１実施形態で示した方法により、コンタクトホール５９ａを通して例えば３０分間、紫外線又はマイクロ波が照射された酸素をキャパシタＱ１ に供給しながら、基板温度を３００〜４５０℃、例えば３５０℃で加熱して、誘電体層５５ａの質を改善させる。この場合、第３の導電プラグ５０ｂは酸化防止層６０によって酸化が防止される。
【０１２２】
その後に、ＣＦ系のガスを用いて酸化防止層６０をエッチバックする。
【０１２３】
次に、第２層間絶縁層５９、第３の導電プラグ５０ｂの上と、上部電極１４ａ上のコンタクトホール５９ａの中に導電層をスパッタ法により形成する。導電層として、例えば、窒化チタン層、銅含有アルミニウム層、チタン層、窒化チタン層を順に形成した多層金属構造を採用する。銅含有アルミニウム層での銅の含有量は例えば０．５ ａｔｏｍｓ％とする。
【０１２４】
続いて、図１２（ｂ） に示すように、導電層をフォトリソグラフィー法によりパターニングすることにより、キャパシタＱ１ の上部電極１４ａに電気的に接続する配線６２ａを形成する。これと同時に、第２のｎ型不純物拡散領域４５ｂの上に形成された第３の導電プラグ５０ｂの上には導電パッド６２ｂが形成される。
【０１２５】
この後に、第３層間絶縁層、二層目の導電プラグ、ビット線、カバー層などを形成するが、その詳細は省略する。
【０１２６】
以上のようなメモリセルの形成工程において、キャパシタＱ１ の上部電極５６ａ上にコンタクトホール５９ａを形成した後の酸素アニールを、紫外線又はマイクロ波を酸素に照射しながら基板温度を３００〜４５０℃の低温とした条件で行っている。従って、第１実施形態と同様に、コンタクトホール５９ａの寸法が小さくなってもコンタクトホール５９ａを通してキャパシタＱ１ への酸素の浸透を促進させてキャパシタ特性を容易に回復できるばかりでなく、比較的低温で酸素アニールが行われるので、導電プラグ５０ａ〜５０ｃを構成するタングステンの異常酸化が防止又は抑制される。
【０１２７】
なお、酸素アニールの際に、Ｏ２とともに又はＯ２の代わりに、Ｎ２Ｏ とＮＯ２ のいずれかを用いてもよい。
（付記１）半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層上方に第１の導電層、酸化物誘電体層、第２の導電層に形成する工程と、
前記第２の導電層、前記酸化物誘電体層、前記第１の導電層をパターニングすることにより、前記第２の導電層からなる上部電極、前記酸化物誘電体層からなる誘電体層、第１の導電層からなる下部電極を有するキャパシタを形成する工程と、
前記キャパシタ及び前記第１絶縁層の上方に第２絶縁層を形成する工程と、
前記第２絶縁層のうち前記上部電極の上にホールを形成する工程と、
前記半導体基板を加熱した状態で、活性化された酸素を前記ホールを通して前記キャパシタに供給する工程と活性化された酸素を前記ホールを通して前記キャパシタに供給する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記酸素は、紫外線とマイクロ波のいずれかが照射されて活性化されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記半導体基板の加熱は、前記紫外線と前記マイクロ波のいずれかだけでなくヒーターによっても行われることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記ヒーターは、前記半導体基板の上方に配置される赤外線ランプと前記半導体基板の下方に配置される加熱器の少なくとも一方であることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記紫外線の照射によって活性化された酸素は、酸素ラジカルであることを特徴とする付記２に記載の半導体装置の製造方法。
（付記６）前記キャパシタに酸素を供給するときに、前記半導体基板を加熱する温度は３００〜４５０℃の範囲内であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７）前記紫外線は、１７２．５ｎｍに波長のピークを有するエキシマＵＶランプから放射されることを特徴とする付記２乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記８）前記紫外線は、１８７．５ｎｍと２２５．０ｎｍに波長のピークを有する紫外線ランプから照射されることを特徴とする付記２乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記９）前記マイクロ波は、マイクロ波電源に接続された導電性コイルから照射されることを特徴とする付記２乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記１０）前記酸素は、前記半導体基板が置かれる減圧雰囲気内に導入されて前記マイクロ波が照射されることを特徴とする付記２乃至付記５、付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記酸素は前記第２絶縁層の上方に不活性ガスとともに導入されることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記第２の導電層は、イリジウムと酸化イリジウムの少なくとも一方から構成されていることを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３）前記酸化物誘電体層は、強誘電体層であることを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置の製造方法。
（付記１４）前記酸素を前記キャパシタに供給した後に、前記ホールを通して前記上部電極に接続される上部電極用配線を前記第２絶縁層の上に形成する工程をさらに有することを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記第２絶縁層をパターニングすることにより前記下部電極のうち前記上部電極からはみ出した領域の上面の上にコンタクトホールを形成する工程と、
前記コンタクトホールを通して前記上部電極に電気的に接続される下部電極引出配線を前記第２絶縁層上に形成する工程と
をさらに有することを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１６）前記コンタクトホール内に導電プラグを形成する工程をさらに有することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）前記第１絶縁層上に前記第１の導電層を形成する前に、前記下部電極の下面に接続される導電プラグを前記第１絶縁層内に形成する工程をさらに有することを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
【０１２８】
【発明の効果】
以上述べたように本発明によれば、半導体基板を加熱しながら、活性化された酸素をホールを通してキャパシタに供給するようにしたので、ホールを通して酸素をキャパシタに浸透しやすく且つ結合しやすることができる。従って、キャパシタの酸化物誘電体層への十分な酸素供給が可能になり、ホールが小さくなっても酸素アニールによるキャパシタの特性の回復を十分に図ることができる。
【図面の簡単な説明】
【図１】図１（ａ） 〜（ｃ） は、従来の強誘電体キャパシタの形成工程断面図である。
【図２】図２（ａ） 〜（ｃ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】図６（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】図７（ａ），（ｂ） は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】図８は、本発明の実施形態に用いられるＲＴＡアニール装置の構成図である。
【図９】図９は、本発明の実施形態に用いられるマイクロ波キュア装置の構成図である。
【図１０】図１０は、本発明の実施形態の酸素アニールと従来技術の酸素アニールによるキャパシタの特性改善効果を示す図である。
【図１１】図１１（ａ） 〜（ｃ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１２】図１２（ａ），（ｂ） は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁層、３…ｐウェル、４…ゲート絶縁層、５ａ，５ｂ…ゲート電極、６ａ〜６ｃ…ｎ型不純物拡散領域、７…側壁絶縁層、８ａ〜８ｃ…高融点金属シリサイド層、９…酸化防止絶縁層、１０，１７…層間絶縁層、１２，１４…導電層、１２ａ…下部電極、１４ａ…上部電極、１３…強誘電体層、１３ａ…誘電体層、１５…エンキャップ層、１６…レジスト、１７ａ〜１７ｅ…コンタクトホール、１８ａ〜１８ｄ…導電プラグ、１９…酸化防止層、２０ａ，２０ｄ…配線、２０ｂ…導電パッド、２１…チャンバ、２２…サセプタ、２３…ヒータ、２４…赤外線ランプ、２５…ＵＶランプ、２６…ガス導入口、２７…排気口、３１…真空チャンバ、３２…サセプタ、３３…ヒータ、３４…導電性コイル、３５…ガス導入口、３６…排気口、４１…シリコン基板、４２…素子分離絶縁層、４１ａ…ｐウェル、４３…ゲート絶縁層、４４ａ，４４ｂ…ゲート電極、４５ａ〜４５ｃ…ｎ型不純物拡散領域、４６…側壁絶縁層、４７…酸化防止絶縁層、４８，５９…層間絶縁層、４８ａ〜４８ｃ…コンタクトホール、５４，５６…導電層、５４ａ…下部電極、５６ａ…上部電極、５５…強誘電体層、５５ａ…誘電体層、５８…エンキャップ層、５０ａ〜５０ｃ…導電プラグ、６０…酸化防止層、６２ａ…配線、６２ｂ…導電パッド。
Claims (6)
- 半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層上方に第１の導電層、酸化物誘電体層、第２の導電層を順に形成する工程と、
前記第２の導電層、前記酸化物誘電体層、前記第１の導電層をパターニングすることにより、前記第２の導電層からなる上部電極、前記酸化物誘電体層からなる誘電体層、第１の導電層からなる下部電極を有するキャパシタを形成する工程と、
前記キャパシタ及び前記第１絶縁層の上方に第２絶縁層を形成する工程と、
前記第２絶縁層のうち前記上部電極の上にホールを形成する工程と、
前記半導体基板を加熱した状態で、活性化された酸素を前記ホールを通して前記キャパシタに供給する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記酸素は、紫外線とマイクロ波のいずれかが照射されて活性化されることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記半導体基板の加熱は、前記紫外線と前記マイクロ波のいずれかだけでなくヒーターによっても行われることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記紫外線の照射によって活性化された酸素は、酸素ラジカルであることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記キャパシタに酸素を供給するときに、前記半導体基板を加熱する温度は３００〜４５０℃の範囲内であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
- 前記酸素は、前記第２絶縁層の上方に不活性ガスとともに導入されることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
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