JP2009111280A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】還元性物質による強誘電体キャパシタの劣化を抑えることが可能な半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１の上方に第１絶縁膜１４を形成する工程と、第１絶縁膜１４の上に、下部電極２１ａ、強誘電体材料よりなるキャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQを形成する工程と、キャパシタQを覆う酸化シリコンよりなる第２絶縁膜２８を形成する工程と、第２絶縁膜２８の上面を窒化する工程と、窒化された第２絶縁膜２８の上に、酸化シリコンよりなる第３絶縁膜３０を形成する工程と、第３絶縁膜３０の上面を窒化する工程と、第３絶縁膜３０の上面を窒化した後、該第３絶縁膜３０上に金属膜を形成する工程と、金属膜をパターニングして配線５０を形成する工程とを有する半導体装置の製造方法による。
【選択図】図１２

Description

本発明は、半導体装置の製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に保存することが可能な不揮発性メモリの開発が進められている。

そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。

このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。

これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。

強誘電体キャパシタを構成する強誘電体膜は、水素や水等の還元性物質によって容易に還元され、その強誘電体特性が劣化し易いという性質がある。そのため、FeRAMの製造工程では、還元性物質から強誘電体膜を保護するための対策がとられるのが普通である。

例えば、特許文献１では、キャパシタ上の層間絶縁膜の表面を窒化することにより、層間絶縁膜に水分が入り難くするようにしている（段落番号０１３２）。また、層間絶縁膜上にアルミナ膜を形成することにより、水素や水分等の還元性物質をブロックするようにもしている（段落番号０１５８）。

その他に、本願に関連する技術が特許文献２にも開示されている。
特開２００７−１６５３５０号公報 特開２００６−３２４５１号公報

本発明の目的は、還元性物質による強誘電体キャパシタの劣化を抑えることが可能な半導体装置の製造方法を提供することにある。

本発明の一観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してなるキャパシタを形成する工程と、前記キャパシタを覆う酸化シリコンよりなる第２絶縁膜を形成する工程と、前記第２絶縁膜の上面を窒化する工程と、前記窒化された第２絶縁膜の上に、酸化シリコンよりなる第３絶縁膜を形成する工程と、前記第３絶縁膜の上面を窒化する工程と、前記第３絶縁膜の上面を窒化した後、該第３絶縁膜上に金属膜を形成する工程と、前記金属膜をパターニングして配線を形成する工程とを有する半導体装置の製造方法が提供される。

本発明によれば、第２絶縁膜の上面を窒化することで、該上面が水分等の還元性物質をブロックするようになるので、還元性物質によってキャパシタ誘電体膜が劣化するのが抑制される。

次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

（１）第１実施形態
図１〜図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。

その半導体装置は、キャパシタ下部電極のコンタクト領域上に導電性プラグが形成されるプレーナ型のFeRAMである
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、n型又はp型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜１０を形成し、この素子分離絶縁膜１０でトランジスタの活性領域を画定する。その素子分離絶縁膜１０の上面は、シリコン基板１の上面から約２００nm程度の高さとなる。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。

次いで、シリコン基板１の活性領域にp型不純物、例えばボロンを導入して第１、第２pウェル２、３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を約６〜７nmの厚さに形成する。

続いて、シリコン基板１の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１上にゲート電極５ａを形成すると共に、素子分離絶縁膜１０上に配線５ｂを形成する。

そのゲート電極５ａのゲート長はデザインルールに従って設定され、本実施形態では約０．３５μmとする。なお、これよりも短いデザインルールに従い、０．１８μm若しくは０．１３μmのゲート長としてもよい。

更に、ゲート電極５ａをマスクにするイオン注入により、ゲート電極５ａの横のシリコン基板１にn型不純物としてリンを導入し、第１〜第３ソース／ドレインエクステンション６ａ〜６ｃを形成する。

その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５ａと配線５ｂの横に絶縁性スペーサ７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。

続いて、この絶縁性スペーサ７とゲート電極５ａをマスクにしながら、シリコン基板１に砒素等のn型不純物を再びイオン注入することにより、ゲート電極５ａの側方のシリコン基板１に第１〜第３ソース／ドレイン領域８ａ〜８ｃを形成する。

更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１〜第３ソース／ドレイン領域８ａ〜８ｃにおけるシリコン基板１上にコバルトシリサイド層等の高融点シリサイド層９を形成し、各ソース／ドレイン領域８ａ〜８ｃを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極５ａや配線５ｂの表層にも形成される。

その後に、素子分離絶縁膜１０の上等で未反応となっている高融点金属層をウエットエッチングして除去する。

ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５ａ、及び第１〜第３ソース／ドレイン領域８ａ〜８ｃ等によって構成される第１、第２MOSトランジスタTR₁、TR₂が形成されたことになる。

これらのトランジスタのうち、第１MOSトランジスタTR₁はセル領域に形成され、それらのゲート電極５ａは互いに平行に形成されてワード線の一部を構成する。一方、第２MOSトランジスタTR₂は周辺回路領域に形成される。

次に、図１（ｂ）に示すように、シリコン基板１の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それを第１カバー絶縁膜１３とする。

更に、TEOSガスを使用するプラズマCVD法により、この第１カバー絶縁膜１３の上に第１絶縁膜１４として酸化シリコン(SiO)膜を厚さ約６００nmに形成した後、CMP(Chemical Mechanical Polishing)法で第１絶縁膜１４を約２００nm程度研磨し、第１絶縁膜１４の上面を平坦化する。

次いで、TEOSガスを使用するプラズマCVD法により、この第１絶縁膜１４の上に再び酸化シリコン膜を厚さ約１００nmに形成し、この酸化シリコン膜を第１キャップ絶縁膜１５とする。

その後に、これらの絶縁膜１４、１５の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行う。

このアニールを終了した後に、第１キャップ絶縁膜１５上にスパッタ法により第１アルミナ膜１６を厚さ約２０nmに形成する。この第１アルミナ膜１６に対してアニールを行ってもよい。そのアニールは基板温度を６５０℃、処理時間を６０秒とし、酸素雰囲気中において行われる。

次に、図２（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１アルミナ膜１６の上に、スパッタ法により第１導電膜２１としてプラチナ膜を形成する。この第１導電膜２１は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。また、酸化シリコンよりなる第１キャップ絶縁膜１５の上に第１導電膜２１を直接形成せず、第１アルミナ膜１６の上に第１導電膜２１を形成することにより、第１導電膜２１を構成するプラチナの配向が良好となる。

そして、この第１導電膜２１の上に、スパッタ法によりPZT膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜２２とする。

なお、強誘電体膜２２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜２２の材料は上記のPZTに限定されず、SrBi₂Ta₂O₉、SrBi₂(Ta_xNb_1-x)₂O₉、Bi₄Ti₂O₁₂等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb_1-xLa_xZr_1-yTi_yO₃)、或いはその他の金属酸化物強誘電体で強誘電体膜２２を構成してもよい。

ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２２を構成するPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５６３℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。そのアニールの雰囲気における酸素濃度は特に限定されないが、本実施形態では、流量が１．９５リットル／分のアルゴンガスと流量が０．０５５リットル／分の酸素ガスとの混合雰囲気で結晶化アニールを行う。

なお、MOCVD法で強誘電体膜２２を形成する場合は、この結晶化アニールは不要である。

次に、上記の強誘電体膜２２の上に、スパッタ法で第１酸化イリジウム(IrO₂)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対して酸素含有雰囲気中でRTAを施す。そのRTAの条件は、例えば、基板温度が７０８℃で処理時間が２０秒である。また、アニール雰囲気は、流量が２リットル／分のアルゴンガスと流量が０．０２リットル／分の酸素ガスの混合雰囲気である。

その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜２３とする。

次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、フォトリソグラフィにより第２導電膜２３をパターニングして上部電極２３ａを形成する。そして、このパターニングにより強誘電体膜２２が受けたダメージを回復させるために、強誘電体膜２２に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、酸素流量２０リットル／分、基板温度６５０℃、及び処理時間６０分である。

次いで、フォトリソグラフィで強誘電体膜２２をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜２２ａを形成する。このパターニングでキャパシタ誘電体膜２２ａが受けたダメージは回復アニールによって回復される。この回復アニールは、縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。また、そのアニール雰囲気には、酸素ガスが２０リットル／分の流量で供給される。

続いて、図３（ａ）に示すように、シリコン基板１の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２２ａを保護するための第２アルミナ膜２５をスパッタ法で厚さ約５０nmに形成する。そして、スパッタによりキャパシタ誘電体膜２２ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは縦型炉を用いて行われ、流量が２０リットル／分の酸素ガスがアニール雰囲気に供給される。

次に、図３（ｂ）に示すように、フォトリソグラフィで第１導電膜２１と第２アルミナ膜２５とをパターニングすることにより、キャパシタ誘電体膜２２ａの下の第１導電膜２１を下部電極２１ａにすると共に、この下部電極２１ａを覆うように第２アルミナ膜２５を残す。

その後に、プロセス中にキャパシタ誘電体２２ａが受けたダメージを回復させるために、基板温度６５０℃、処理時間６０分、酸素流量２０リットル／分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２２ａに回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。

ここまでの工程により、シリコン基板１のセル領域には、下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQが形成されたことになる。

続いて、図４（ａ）に示すように、シリコン基板１の上側全面に、キャパシタ誘電体膜２２ａを保護するための第３アルミナ膜２７をスパッタ法で約２０nmの厚さに形成する。この第３アルミナ膜２７は、その下の第２アルミナ膜２５と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２２ａに至るのを防止し、キャパシタ誘電体膜２２ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。

そして、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２２ａに対して回復アニールを施す。

次いで、TEOSガスを使用するプラズマCVD法により、上記の第３アルミナ膜２５上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２絶縁膜２８とする。この後に、第２絶縁膜２８の上面をCMP法で研磨して平坦化する。

ここで、酸化シリコンよりなる第２絶縁膜２８には、キャパシタ誘電体膜２２ａを還元させる水分が含まれている恐れがある。

そこで、次の工程では、図４（ｂ）に示すように、N₂Oプラズマにより第２絶縁膜２８を脱水すると供に、その表面を窒化して第１窒化膜２９を形成し、水分ブロック性に優れた第１窒化膜２９で外部雰囲気の水分がキャパシタ誘電体膜２２ａに至るのを阻止するようにする。

このN₂Oプラズマ処理の条件は特に限定されないが、本実施形態ではPVD(Physical Vapor Deposition)装置に流量が１０００sccmのN₂Oガスと流量が２８５sccmのN₂ガスとを供給する。そして、これらのガスを周波数が１３．５６MHzでパワーが６００W〜９００Wの高周波電力でプラズマ化し、圧力３．０Torr、基板温度３５０℃〜３９０℃、及び処理時間１３０秒〜３００秒の条件で処理を行う。

なお、第１窒化膜２９の水素や水分のブロック性を高めるため、この条件よりも高周波電力のパワーを高め、第２絶縁膜２８の上面を強く窒化することも考えられる。

しかし、本願発明者が行った調査によれば、９００Wよりも高いパワーで窒化を行うと、このN₂Oプラズマ処理においてキャパシタ誘電体膜２２ａが受けたダメージを回復アニールで回復できなくなることが明らかとなった。従って、このN₂Oプラズマ処理では、高周波電力のパワーを９００W以下とするのが好ましい。

図１９は、このようにして形成された第１窒化膜２９の深さと窒素濃度との関係を示すグラフである。

同図の実線のグラフに示されるように、N₂Oプラズマによる窒化により、第２絶縁膜２８の表面から約１０nm程度の深さの表層部分に第１窒化膜２９が形成される。

また、N₂Oプラズマによる窒化は第２絶縁膜２８の表面近傍にだけ及ぶため、第２絶縁膜２９では深さ方向に沿って窒素濃度が次第に減少する。

なお、第１窒化膜２９は、第２絶縁膜２８よりも窒素濃度が高い膜ではあるが、窒素とシリコンのみからなる膜になるとは限らず、膜中に酸素が含まれた酸窒化シリコン膜になることもある。

ここで、N₂Oプラズマによる窒化処理に代えて、CVD法で第１窒化膜２９を形成することも考えられる。しかし、CVD法によって窒化シリコン膜や酸窒化シリコン膜を形成するには、反応ガスとしてシラン（SiH₄）やアンモニア（NH₃）を使用する必要があり、これらのガスに含まれる水素によってキャパシタ誘電体膜２２ａが還元して劣化するおそれがある。したがって、キャパシタ誘電体膜２２ａが劣化するのを効果的に防ぐには、本実施形態のように水素を含まないN₂Oプラズマによって第２絶縁膜２８を窒化し、第１窒化膜２９を形成する必要がある。

なお、仮にCVD法によって第１窒化膜２９を形成した場合、その窒素濃度のプロファイルは図１９の点線のようになる。これに示されるように、CVD法では、第１窒化膜２９の下面において窒素濃度が急激に変化し、本実施形態のような緩やかなプロファイルとはならない。

続いて、図５（ａ）に示すように、第１窒化膜２９の上に、TEOSガスを用いるCVD法により酸化シリコン膜を２０nm〜１００nmの厚さに形成し、その酸化シリコン膜を第３絶縁膜３０とする。

この第３絶縁膜３０は、後述の一層目金属配線のパターニング時にエッチングが第１窒化膜２９に及ぶのを防ぐ目的で形成されるので、そのエッチングを吸収するのに必要な厚さでれば十分であり、デバイスの微細化のためになるべく薄く、例えば第２絶縁膜２８よりも薄く形成するのが好ましい。

また、膜中に水分が含まれ易い塗布法でこの第３絶縁膜３０を形成すると、膜中の水分によってキャパシタ誘電体膜２２ａが劣化し易いので、上記のようにCVD法により第３絶縁膜３０を形成するのが好ましい。

なお、この第３絶縁膜３０は、一層目金属配線を形成する前に形成されるものであるから、配線を介さずに第１窒化膜２９の上に直接形成される。

その後、図５（ｂ）に示すように、この第３絶縁膜３０の上面をN₂Oプラズマに曝して窒化し、第２窒化膜３１を形成する。

その第２窒化膜３１は、プロセス中に発生する水分や水素等の還元性物質をブロックするために形成されるが、後述のように最終的には除去され、製品としての半導体装置には残存しない。そのため、本工程でのN₂Oプラズマ処理は、窒化による還元性物質のブロック性能の向上よりも、処理コストの低減を優先させるべく、第２絶縁膜２８に対するN₂Oプラズマ処理（図４（ｂ））よりも窒化の度合いを抑えるのが好ましい。

窒化の度合いを抑えるには、高周波電力のパワー、処理時間、及び基板温度のいずれかを図４（ｂ）におけるよりも低下させる。例えば、高周波電力のパワーを５２５W、処理時間を１２０秒、基板温度を３５０℃とする。なお、ガス流量については、N₂Oガスを１０００sccm、N₂ガスを２８５sccmとする。また、圧力は３．０Torrとする。高周波電力の周波数は図４（ｂ）におけるのと同じである。

これにより、第１、第２窒化膜２９、３１によってキャパシタQの上方が覆われた構造が得られる。このような二層構造の窒化膜は、単層の窒化膜よりも水素や水分のブロック性に優れているので、製造途中でキャパシタ誘電体膜２２ａが水分等により還元された劣化するのを効果的に防止できる。

また、第２窒化膜３１は、図１９で示した第１窒化膜２９における窒素濃度プロファイルと同様に、第３絶縁膜３０の表層のみを窒化して得られたものであり、窒素濃度は第３絶縁膜３０の深さ方向に沿って減少する。

そして、反応ガス中に水素を含むCVD法でこの第２窒化膜３１を形成しようとすると水素によってキャパシタ誘電体膜２２ａが劣化するので、第１窒化膜２９と同様に、第２窒化膜３１は窒化処理によって形成するのが好ましい。

次に、図６に示すように、第２窒化膜３１の上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン３５を形成する。

次いで、第１レジストパターン３５をマスクに用いながら、第２窒化膜３１から第１カバー絶縁膜１３までをドライエッチングすることにより、キャパシタQから間隔をおいた部分のこれらの絶縁膜に第１ホール３６を形成する。

このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において行われる。そして、酸化シリコンよりなる膜に対してはC₄F₈、O₂、及びArの混合ガスがエッチングガスとして用いられ、窒化シリコンや酸窒化シリコンよりなる膜に対してはC₄F₈、CF₄、O₂、及びArの混合ガスがエッチングガスとして用いられる。

このエッチングが終了後、第１レジストパターン３５は除去される。

次に、図７に示す断面構造を得るまでの工程について説明する。

まず、第１ホール３６の内面と第２窒化膜３１の上に、厚さ約２０nmのチタン膜と厚さ約５０nmの窒化チタン膜とをこの順に形成し、これらをグルー膜とする。

次いで、グルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜で第１ホール３６を完全に埋め込む。その後に、第２窒化膜３１上の余分なグルー膜とタングステン膜をCMP法により除去し、これらの膜を第１ホール３６内にのみ第１導電性プラグ３７として残す。

このようにして形成された第１導電性プラグ３７は、第１〜第３ソース／ドレイン領域８ａ〜８ｃや配線５ｂと電気的に接続される。

ところで、第１導電性プラグ３７は、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。

そこで、第１導電性プラグ３７の酸化を防止するために、第１導電性プラグ３７と第２窒化膜３１のそれぞれの上面に、酸化防止絶縁膜３８としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。

なお、酸窒化シリコン膜に代えて窒化シリコン膜を酸化防止絶縁膜３８として形成してもよい。これについては後述の第２〜第４実施形態でも同様である。

次に、図８に示す断面構造を得るまでの工程について説明する。

まず、酸化防止絶縁膜３８上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン４５を形成する。

次いで、第２レジストパターン４５をマスクにしながら、酸化防止絶縁膜３８、第１、第２窒化膜２９、３１、第２、第３絶縁膜２８、３０、及び第２、第３アルミナ膜２５、２７をエッチングする。これにより、上部電極２３ａと下部電極２１ａのそれぞれの上に第２ホール４１を形成する。

この後に、第２レジストパターン４５は除去される。

このようにして形成された第２ホール４１は、上部電極２３ａや下部電極２１と後述の金属配線とを電気的に接続するために使用されるが、その側壁には酸化シリコンよりなる第２絶縁膜２８が露出しており、その側壁から外部雰囲気の水分や水素が侵入して、図中の経路Pを通って水分等がキャパシタ誘電体膜２２ａに至るおそれがある。

また、このように側壁から第２絶縁膜２８に水分が浸入すると、半導体装置が完成した後も水分が第２絶縁膜２８に水分が残留し、その水分によってキャパシタQが劣化して、半導体装置を長期にわたって使用するのが困難になるという問題も発生する。

そこで、次の工程では、図９に示すように、第２ホール４１の側壁の酸化シリコンをN₂Oプラズマに曝して窒化することにより、窒化された側壁を絶縁性バリア膜４７にする。その絶縁性バリア膜４７は、酸化シリコンよりも水素又は水分を透過し難い材料である窒化シリコンよりなるため、側壁からキャパシタ誘電体膜２２ａに至る水分の侵入経路Pを遮断することができる。

このN₂Oプラズマ処理の条件は特に限定されないが、図４（ｂ）で説明した第２絶縁膜２８に対するN₂Oプラズマ処理のように窒化の度合いを高めた条件では、キャパシタ誘電体膜２２ａがダメージを受けるおそれがある。そのため、本実施形態では、図５（ｂ）で説明した第３絶縁膜３０に対するN₂Oプラズマ処理と同じ条件を採用することで、窒化の度合いを抑制し、キャパシタ誘電体膜２２ａが受けるダメージを低減させる。

続いて、図１０に示すように、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１を入れ、基板温度５００℃、酸素ガス流量２０リットル／分、及び処理時間６０分の条件で、キャパシタ誘電体膜２２ａに対して回復アニールを施す。

この回復アニールは、本実施形態のように図９のN₂Oプラズマ処理よりも後に行うのが好ましい。これらの工程順を逆にすると、回復アニールによってダメージから回復されたキャパシタ誘電体膜２２ａが、N₂Oプラズマ処理によって再びダメージを受けてしまうからである。

また、第１導電性プラグ３７の上に酸化防止絶縁膜３８を形成したので、このように酸素含有雰囲気中でアニールを行っても、第１導電性プラグ３７が酸化してコンタクト不良を引き起こすのが防止される。

次に、図１１に示すように、酸窒化シリコンよりなる酸化防止絶縁膜３８をエッチバックして除去する。

このエッチバックは、平行平板型RIE(Reactive Ion Etching)装置において、アルゴンガス、C₃F₈ガス、及びCF₄ガスの混合ガスをエッチングガスとして行われる。その条件は特に限定されないが、本実施形態ではアルゴンガスの流量を６９４sccm、C₃F₈ガスの流量を８８sccm、CF₄ガスの流量を１９１sccm、圧力を１７００mTorr、周波数が１３．５６MHzの高周波電力のパワーを４００W、エッチング時間を４０秒とする。

このエッチング条件は、酸化シリコンよりも窒化シリコンを選択的にエッチングする条件であるため、酸化防止絶縁膜３８だけでなくその下の第２窒化膜３１もエッチングされると供に、酸化シリコンよりなる第３絶縁膜３０がエッチングのストッパとなる。

また、このエッチングは異方性エッチングなので、第２ホール４１の側壁に形成されている絶縁性バリア膜４７はエッチングされずに残存する。

続いて、図１２に示すように、第３絶縁膜３０と第１導電性プラグ３７のそれぞれの上面、及び第２ホール４１の内にスパッタ法により金属積層膜を形成し、その金属積層膜をパターニングして一層目金属配線（導電性部材）５０とする。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。

金属積層膜をパターニングするためのエッチングでは、金属積層膜の残渣を残さないために、そのエッチング量を金属積層膜の厚さよりも多くするオーバーエッチングが行われる。そのようなオーバーエッチングをしても、第１窒化膜２９にエッチングが及ぶのが第３絶縁膜３０によって防止されるため、第１窒化膜２９がエッチングによって膜減りせず、第１窒化膜２９による水分や水素のブロック性を維持することが可能となる。

第３絶縁膜３０が薄すぎると、第３絶縁膜３０によるオーバーエッチングの吸収が困難となるので、２０nm以上の厚さに第３絶縁膜３０を形成するのが好ましい。

その一層目金属配線５０のうち、キャパシタQの上に形成されたものは、上記の第２ホール４１を通じてそれぞれ上部電極２３ａや下部電極２１ａと電気的に接続される。

その後、窒素雰囲気において基板温度３５０℃、処理時間３０分の条件で第３絶縁膜３０をアニールして脱水する。

次に、図１３に示す断面構造を得るまでの工程について説明する。

まず、一層目金属配線５０と第３絶縁膜３０の上に、スパッタ法により第４アルミナ膜５１を厚さ約２０nmに形成する。その第４アルミナ膜５１は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜２２ａを保護する機能を有する。

次いで、この第４アルミナ膜５１の上に、TEOSガスを反応ガスとして使用するプラズマCVD法により酸化シリコン膜を厚さ約２６００nmに形成し、この酸化シリコン膜を第４絶縁膜５２とする。

そして、この第４絶縁膜５２の上面をCMP法により研磨して平坦化した後、CMPにより吸湿した第４絶縁膜５２を脱水する目的で、第４絶縁膜５２対してN₂Oプラズマ処理を行う。その条件は、例えば、基板温度３５０℃、処理時間４分である。

その後、TEOSガスを反応ガスとして使用するCVD法により、第４絶縁膜５２の上に酸化シリコン膜を厚さ約１００nmに形成し、その酸化シリコン膜を第２キャップ絶縁膜５３とする。CMPの際に際４絶縁膜５２の上面にマイクロスクラッチと呼ばれる小さな傷が形成されることがあるが、このように第２キャップ絶縁膜５３を形成することで、その傷を埋め込むことが可能となる。

更に、この第２キャップ絶縁膜５３の上に、水素等の還元性物質をブロックするための第５アルミナ膜５４をスパッタ法で厚さ約５０nmに形成する。

そして、TEOSガスを反応ガスとして使用するCVD法により、この第５アルミナ膜５４の上に第２カバー絶縁膜５５として酸化シリコン膜を約１００nmの厚さに形成する。

その後に、第２カバー絶縁膜５５に対してN₂Oプラズマ処理を行い、第２カバー絶縁膜５５を脱水する。そのプラズマ処理は、例えば基板温度３５０℃で約２分間行われる。

続いて、図１４に示すように、第２カバー絶縁膜５５から第４アルミナ膜５１までをパターニングし、これらの膜に第３ホール５８を形成する。

そして、この第３ホール５８内と第２カバー絶縁膜５５上とに、スパッタ法でグルー膜６１として窒化チタン膜を約５０nmの厚さに形成する。更に、このグルー膜６１の上にCVD法によりタングステン膜を形成した後、第２カバー絶縁膜５５上の余分なタングステン膜をエッチバックして除去し、タングステン膜を第３ホール５８内のみに第２導電性プラグ６０として残す。

なお、エッチバックに代えてCMPによりタングステンを除去してもよい。

次に、図１５に示すように、グルー膜６１と第２導電性プラグ６０のそれぞれの上にスパッタ法で金属積層膜を形成し、その金属積層膜とグルー膜６１とをパターニングして二層目金属配線６２とする。その金属積層膜は、下から順に約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜である。

次いで、図１６に示すように、図１３〜図１４の工程を再び行うことにより、第５絶縁膜６５、第３キャップ絶縁膜６６、第６アルミナ膜６７、及び第３カバー絶縁膜６８をこの順に形成する。なお、第５絶縁膜６５、第３キャップ絶縁膜６６、及び第３カバー絶縁膜６８は酸化シリコンよりなる。

そして、これらの膜をパターニングして第４ホール６９を形成した後、窒化チタンよりなるグルー膜７０とタングステンよりなる第３導電性プラグ７１とを形成する。

次に、図１７に示すように、グルー膜７０と第３導電性プラグ７１の上に、厚さが約５００nmの銅含有アルミニウム膜と厚さが約１５０nmの窒化チタン膜をこの順に積層してなる金属積層膜スパッタ法で形成する。そして、この金属積層膜とグルー膜７０とをパターニングし、三層目金属配線７２を形成する。

続いて、図１８に示すように、三層目金属配線７２の上に、第１パッシベーション膜７５としてCVD法で酸化シリコン膜を約１００nmの厚さに形成する。そして、この第１パッシベーション膜７５を脱水する目的で、基板温度３５０℃、処理時間２分の条件で、第１パッシベーション膜７５に対してN₂Oプラズマ処理を行う。

そして、酸化シリコンよりも水分ブロック性に優れた窒化シリコンよりなる第２パッシベーション膜７６を第１パッシベーション膜７５の上にCVD法で厚さ約３５０nmに形成する。

その後に、第２パッシベーション膜７６の上にポリイミドよりなる保護絶縁膜７７を形成し、本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態によれば、図４（ｂ）と図５（ｂ）とを参照して説明したように、第２、第３絶縁膜２８、３０のそれぞれの上面をN₂Oプラズマにより窒化することにより、第１、第２窒化膜２９、３０を形成した。

このように窒化膜の二層構造を形成することで、図１１の工程において酸窒化シリコンよりなる酸化防止絶縁膜３８をエッチバックする際、第２窒化膜３０がエッチングされても、酸化シリコンよりなる第３絶縁膜３０がエッチングストッパとして機能するので、第１窒化膜２９にまでエッチングが及ばない。

そのため、半導体装置が完成した状態でも第１窒化膜２９が残存するので、第１窒化膜２９による水分ブロック性が維持され、外部雰囲気中の水分や水素がキャパシタ誘電体膜２２ａに至るのを第１窒化膜２９で効果的に阻止することが可能となる。これにより、耐湿性に優れた強誘電体キャパシタQを備えた半導体装置を提供することができると供に、該半導体装置の長期的な信頼性を向上させることができる。

図２０は、第２絶縁膜２８において残留若しくは再吸着する水分が、N₂Oプラズマ処理により第２絶縁膜２８に第１窒化膜２９を形成することで、実際に低減することを示すグラフである。

このグラフはTDS(Thermal Desorption Method)により得られたものであり、横軸はサンプルの加熱時間を示し、縦軸はサンプルから脱離した水イオンの強度を示す。

これに示されるように、「第１窒化膜２９無し」のサンプル１では、２００℃〜４００℃程度の温度で水分が出ている。これより高い温度になると、水分が出尽くしてしまうので、水分量は低下する。

これに対し、「第１窒化膜有り」のサンプル２〜６では、サンプル１と比較して出てくる水分量が少ない。

この結果から、N₂Oプラズマ処理により第２絶縁膜２８の上面に第１窒化膜２９を形成することで、第２絶縁膜２８に残留する水分や、第２絶縁膜２８に再吸着する水分量が実際に低減することが明らかとなった。

更に、本実施形態では、図９に示したように、キャパシタQの下部電極２１ａや上部電極２３ａが露出する第２ホール４１の側壁もN₂Oプラズマにより窒化し、該側壁に絶縁性バリア膜４７を形成したので、第２ホール４１ａの側壁からキャパシタQに水分や水素が侵入し難くなり、半導体装置の耐湿性が更に向上する。

これにより、製造途中で水分や水素によってキャパシタ誘電体膜２２ａが劣化するのが抑制され、キャパシタ誘電体膜２２ａの残留分極量等の強誘電体特性が向上する。しかも、半導体装置の完成後に第２絶縁膜２８に残留する水分量が低減されるので、半導体装置を長期間使用しても強誘電体キャパシタQの性能を維持することが可能となり、半導体装置の長期信頼性も向上する。

・第１比較例
図２１（ａ）、（ｂ）に、第１比較例に係る半導体装置の製造方法を示す断面図である。

この比較例では、図５（ａ）で説明した第３絶縁膜３０の形成を省略している。

そのため、図２１（ａ）に示すように、図７で説明した酸化防止絶縁膜３８の形成工程において、第１窒化膜２９の上に酸化防止絶縁膜３８が直接形成されることになる。

この状態で、図１１で説明した酸化防止絶縁膜３８のエッチバックを行うと、図２１（ｂ）に示すように、酸窒化シリコンよりなる酸化防止絶縁膜３８と供に第１窒化膜２９もエッチングされて除去されてしまう。

その結果、第２絶縁膜２８の上面には、水分や水素等の還元性物質からキャパシタ誘電体膜２２ａを保護するための窒化膜が存在しなくなり、強誘電体キャパシタQを備えた半導体装置の耐湿性が劣化することになる。

・第２比較例
図２２は、第２比較例に係る半導体装置の製造方法を示す断面図である。

第１比較例では、既述のように、第２絶縁膜２８の上面から窒化膜が消失し、半導体装置の耐湿性が低下した。

この問題に鑑み、図２２に示すように、第２絶縁膜２８の途中の深さに、水分や水素に対するブロック性に優れたアルミナ膜等の絶縁性酸化金属膜７９を挿入することも考えられる。

このように絶縁性酸化金属膜７９を形成することで、第１比較例よりは半導体装置の耐湿性が向上する。

しかし、アルミナ等の絶縁性酸化金属は化学反応を用いてエッチングするのが困難なので、エッチングにより第２絶縁膜２８に第１ホール３６や第２ホール４１を形成する工程（図６、図８）において、これらのホールの深さをコントロールするのが難しい。そのため、オーバーエッチングによって第２ホール４１下の上部電極２３ａが大きく掘られる場合がある。本願発明者の調査によると、このように上部電極２３ａがエッチングされると、その下のキャパシタ誘電体膜２２ａの強誘電体特性、例えば残留分極電荷量が低下することが明らかとなった。

これに対し、本実施形態で形成される第１、第２窒化膜２９、３１は化学的に容易にエッチングできるので、各ホール３６、４１の深さをコントロールし易くなり、不必要に上部電極２３ａがエッチングされる危険性が無い。

（２）第２実施形態
次に、本発明の第２実施形態に係る半導体装置の製造方法について説明する。

図２３〜図２６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。

第１実施形態では、図９に示したように、第２ホール４１の側壁を窒化して絶縁性バリア膜４７を形成し、側壁からキャパシタ誘電体膜２２ａに至る水分の侵入経路を遮断した。

これに対し、本実施形態では、第２ホール４１の側壁を窒化せずに、以下のようにして絶縁性バリア膜を形成する。

最初に、図２３に示す断面構造を得るまでの工程について説明する。

まず、第１実施形態で説明した図１〜図８の工程を行った後、第２ホール４１内と酸化防止絶縁膜３８上とにALD(Atomic Layer Deposition)法によりアルミナ膜を厚さ約２０nm〜５０nmに形成し、そのアルミナ膜を絶縁性バリア膜８０とする。

ALD法での成膜条件は特に限定されないが、本実施形態では、オゾンガスと流量が１００sccm〜３００sccmのTMA（trimethyl aluminum）ガスとを５秒程度の周期で交互にチャンバに供給する。このときのオゾンガスの流量は、チャンバ内の圧力が０．８Torr〜１．０Torrになるような流量とする。

絶縁性バリア膜８０の成膜方法としてALD法を用いることで、スパッタ法を用いる場合よりもキャパシタ誘電体膜２２ａが成膜時に受けるダメージを低減することができる。

但し、キャパシタ誘電体膜２２ａが受けるダメージが問題にならないなら、スパッタ法でキャパシタ誘電体膜２２ａを形成するようにしてもよい。

また、絶縁性バリア膜８０は、酸化シリコンよりも水素又は水分を透過し難い材料である絶縁性酸化金属よりなる膜であればアルミナ膜に限定されない。そのような絶縁性酸化金属としては、酸化チタン（TiO_x）、酸化ジルコニウム（ZrO_x）、酸化マグネシウム（MgO_x）、及び酸化チタンマグネシウム（MgTiO_x）があり、このうちのいずれかで絶縁性バリア膜８０を構成し得る。これらの絶縁性酸化金属膜は、水分や水素等の還元性物質をブロックする機能に優れており、還元性物質からキャパシタ誘電体膜２２ａを保護する絶縁性バリア膜８０として好適である。

なお、還元性物質をブロックする機能を十分に確保するには、絶縁性バリア膜８０を２０nm以上の厚さに形成するのが好ましい。但し、その膜厚を厚くし過ぎると、後述の工程で絶縁性バリア膜８０をエッチバックするのが困難となるので、その膜厚は５０nm以下とするのが好ましい。

次いで、図２４に示すように、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、酸素含有雰囲気においてキャパシタ誘電体膜２２ａに対して回復アニールを行う。

その回復アニールは、縦型炉において、基板温度を５００℃、酸素流量を２０リットル／分、処理時間を６０分として行われる。

続いて、図２５に示すように、絶縁性バリア膜８０と酸化防止絶縁膜３８を異方的にエッチバックすることにより、第２ホール４１の底部から絶縁性バリア膜８０を選択的に除去すると供に、第２ホール４１の側壁に絶縁性バリア膜８０を残す。

このエッチバックの条件は特に限定されない。本実施形態では、平行平板型RIE装置において、アルゴンガス、C₃F₈ガス、及びCF₄ガスの混合ガスをエッチングガスとしてこのエッチバックを行う。また、アルゴンガスの流量を６９４sccm、C₃F₈ガスの流量を８８sccm、CF₄ガスの流量を１９１sccm、圧力を１７００mTorr、周波数が１３．５６MHzの高周波パワーの電力を４００W、処理時間を４０秒とする。

この後は、第１実施形態で説明した図１２〜図１８の工程を行うことにより、図２６に示すような本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態によれば、図２５に示したように、絶縁性酸化金属よりなる絶縁性バリア膜８０を第２ホール４１の側壁に形成した。

これにより、外部雰囲気中の水分や水素等の還元性物質が第２ホール４１の側壁を通ってキャパシタ誘電体膜２２ａに至るのが防止されるので、還元性物質によってキャパシタ誘電体膜２２ａが還元されて劣化するのを抑制することができる。

（３）第３実施形態
次に、本発明の第３実施形態に係る半導体装置の製造方法について説明する。

本実施形態でも、第２実施形態と同様にアルミナ等により絶縁性バリア膜８０を形成する。但し、本実施形態は、第２ホール４１の側壁に絶縁性バリア膜８０を残す方法が第２実施形態と異なる。

図２７〜図３２は、本実施形態に係る半導体装置の製造途中の断面図である。

まず、第１実施形態で説明した図１〜図８の工程を行った後、酸化防止絶縁膜３８（図８参照）をエッチバックして除去することにより、図２７に示す断面構造を得る。なお、そのエッチバック条件は、図１１で説明したのと同様なので、ここでは省略する。

次いで、図２８に示すように、第２実施形態の図２３で説明したのと同じ成膜条件を用いて、第３絶縁膜３０上、第１導電性プラグ３７上、及び第２ホール４１内に絶縁性バリア膜８０としてアルミナ膜を形成する。

第２実施形態で説明したように、キャパシタ誘電体膜２２ａが受けるダメージを低減するという観点からすると、スパッタ法よりもALD法で絶縁性バリア膜８０を形成するのが好ましい。

絶縁性バリア膜８０はアルミナ膜に限定されない。アルミナ以外の絶縁性酸化金属、例えば酸化チタン、酸化ジルコニウム、酸化マグネシウム、及び酸化チタンマグネシウムのいずれかで絶縁性バリア膜８０を構成し得る。これらの材料は、酸化シリコンよりも水素又は水分を透過させ難いので、絶縁性バリア膜８０として好適である。

次に、図２９に示すように、絶縁性バリア膜８０の上にフォトレジストを塗布し、それを露光、現像することにより、第３レジストパターン８１を形成する。

そして、第３レジストパターン８１をマスクにして絶縁性バリア膜８０をエッチングすることにより、第２ホール４１の底部の絶縁性バリア膜８０を選択的に除去すると供に、第２ホール４１の側壁に絶縁性バリア膜８０を残す。

なお、第１導電性プラグ３７上の絶縁性バリア膜８０は、このエッチングでは除去されずに残存したままとなる。

この後に、第３レジストパターン８１は除去される。

続いて、図３０に示すように、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、酸素含有雰囲気となっている縦型炉においてキャパシタ誘電体膜２２ａに対して回復アニールを行う。その回復アニールの条件は、例えば、基板温度が５００℃、酸素流量が２０リットル／分、処理時間が６０分である。

次いで、図３１に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第４レジストパターン８２を形成する。

次に、第４レジストパターン８２をマスクにして絶縁性バリア膜８０をエッチングする。これにより、絶縁性バリア膜８０がパターニングされて、第１導電性プラグ３７の上の絶縁性バリア膜８０が選択的に除去される。

なお、第３絶縁膜３０上の一部の絶縁性バリア膜８０は、このパターニングでも除去されず、第１導電性プラグ３７の横に残存する。

このエッチングを終了後、第４レジストパターン８２は除去される。

この後は、第１実施形態で説明した図１２〜図１８の工程を行うことにより、図３２に示すような本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態によれば、図３０に示したように、回復アニールのときに第１導電性プラグ３７上に絶縁性バリア膜８０が形成されているので、アニール雰囲気中の酸素から第１導電性プラグ３７を保護することができ、第１導電性プラグ３７を構成するタングステンが酸化することに起因した第１導電性プラグ３７のコンタクト不良を防止できる。

また、第３絶縁膜３０の上面の一部に残存した絶縁性バリア膜８０により、水分等の還元性物質が外部からキャパシタ誘電体膜２２ａに至るのをある程度抑制することができる。

更に、第２実施形態と同様に、第２ホール４１の側壁に絶縁性バリア膜８０が形成されるので、外部雰囲気中の水素や水分が第２ホール４１の側壁からキャパシタ誘電体膜２２ａに至るのを防止でき、半導体装置の耐湿性を高めることができる。

（４）第４実施形態
次に、本発明の第４実施形態に係る半導体装置の製造方法について説明する。

図３３〜図４０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

この半導体装置を製造するには、まず、第１実施形態で説明した図１（ａ）〜図５（ｂ）の工程を行う。

次いで、図３３に示すように、第２窒化膜３１の上に、バッファ絶縁膜８５として酸化シリコン膜を２０〜１００nmの厚さに形成する。その酸化シリコン膜はCVD法により形成され、TEOSガスがその反応ガスとして使用される。

本実施形態は、このようにバッファ絶縁膜８５を形成する点で第１実施形態と相違する。

また、膜中に水分が含まれ易い塗布法でバッファ絶縁膜８５を形成すると、膜中の水分によってキャパシタ誘電体膜２２ａが劣化し易いので、CVD法によりバッファ絶縁膜８５を形成するのが好ましい。

なお、バッファ絶縁膜８５は、一層目金属配線を形成する前に形成されるものであるから、配線を介さずに第２窒化膜３１の上に直接形成される。

次いで、図３４に示すように、第１実施形態の図６の工程と同様に、第１レジストパターン３５をマスクにしてバッファ絶縁膜８５から第１カバー絶縁膜１３までをドライエッチングして、キャパシタQから間隔をおいた部分のこれらの絶縁膜に第１ホール３６を形成する。

このエッチングを終了後、第１レジストパターン３５は除去される。

次いで、図３５に示すように、第１実施形態と同じようにして第１ホール３６内に第１導電性プラグ３７を埋め込む。そして、酸化され易いタングステンを主にして構成される第１導電性プラグ３７を酸素含有雰囲気から保護すべく、第１導電性プラグ３７とバッファ絶縁膜８５のそれぞれの上面に、酸化防止絶縁膜３８としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。

次に、図３６に示すように、第１実施形態と同様に酸化防止絶縁膜３８の上に第２レジストパターン４５を形成する。

そして、この第２レジストパターン４５をマスクにして酸化防止絶縁膜３８から第２アルミナ膜２５をエッチングし、下部電極２１ａと上部電極２３ａの上のこれらの膜に第２ホール４１を形成する。

この後に、第２レジストパターン４５は除去される。

次いで、図３７に示すように、第１実施形態の図１０で説明したのと同じ条件を用いて、酸素含有雰囲気中でキャパシタ誘電体膜２２ａに対して回復アニールを行う。

このように回復アニールを行っても、第１導電性プラグ３７の上に予め酸化防止絶縁膜３８を形成しておいたので、第１導電性プラグ３７の酸化を防止することができる。

次に、図３８に示すように、酸窒化シリコンよりなる酸化防止絶縁膜３８をエッチバックして除去する。

このエッチバックは、第１実施形態と同じエッチング条件で行われ、アルゴンガス、C₃F₈ガス、及びCF₄ガスの混合ガスがエッチングガスとして使用される。

このエッチングガスに対し、酸化シリコンよりなるバッファ絶縁膜８５はエッチング耐性を有するので、このエッチバックにおいてバッファ絶縁膜８５は除去されずに残存する。そのため、第１実施形態ではこのエッチバックによりエッチングされた第２窒化膜３１が、バッファ絶縁膜８５によってエッチング雰囲気から保護されるようになり、エッチバックが終了した後も第２窒化膜３１はエッチングされずに残存する。

次に、図３９に示すように、バッファ絶縁膜８５と第１導電性プラグ３７のそれぞれの上面、及び第２ホール４１の内面にスパッタ法により金属積層膜を形成する。その金属積層膜は、下から順に、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜である。

そして、エッチングによりこの金属積層膜をパターニングすることにより、バッファ絶縁膜８５の上に一層目金属配線５０を形成する。

このエッチングでは、金属積層膜のエッチング残渣を残さないために、そのエッチング量を金属積層膜の厚さよりも厚くするオーバーエッチングが行われる。このようにオーバーエッチングをしても、バッファ絶縁膜８５によってエッチングが吸収されるため、第２窒化膜３１がエッチングされることはない。

この後は、第１実施形態で説明した図１３〜図１８の工程を行うことにより、図４０に示すような本実施形態に係る半導体装置の基本構造を完成させる。

以上説明したように、本実施形態によれば、第２窒化膜３１の上に酸化シリコンよりなるバッファ絶縁膜８５を形成した。そのため、酸窒化シリコンよりなる酸化防止絶縁膜３８をエッチバックする工程（図３８）や、エッチングにより一層目金属配線５０を形成する工程（図３９）において、第２窒化膜３１にエッチングが及ぶのをバッファ絶縁膜８５で阻止することができ、第２窒化膜３１が形成されたままにすることができる。その結果、第１窒化膜２９と第２窒化膜３１の２つの窒化膜によって水分や水素をブロックすることができ、最終的に第１窒化膜２９しか残らない第１実施形態と比較して、強誘電体キャパシタQを備えた半導体装置の耐湿性を更に向上させることが可能となる。

（５）第５実施形態
上記した第１〜第４実施形態ではプレーナ型のFeRAMについて説明した。これに対し、本実施形態では、スタック型のFeRAMについて説明する。

図４１〜図５６は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

最初に、図４１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第１実施形態の図１（ａ）の工程を行った後、シリコン基板１の上側全面に、カバー絶縁膜８８としてプラズマCVD法で酸窒化シリコン膜を厚さ約２００nmに形成する。

次いで、TEOSガスを使用するプラズマCVD法により、このカバー絶縁膜８８の上に第１絶縁膜８９として酸化シリコン膜を厚さ約６００nmに形成する。そして、CMP法によりこの第１絶縁膜８９を約２００nm程度研磨し、第１絶縁膜８９の上面を平坦化する。

その後に、これらの絶縁膜８８、８９の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行う。

そして、絶縁膜８８、８９をパターニングすることにより、これらの絶縁膜に第１ホール８９ａを形成する。次いで、第１ホール８９ａ内と第１絶縁膜８９上にグルー膜としてチタン膜と窒化チタン膜をこの順に形成する。これらの膜はスパッタ法により形成され、チタン膜の厚さは約２０nm、窒化チタン膜の厚さは約５０nmとされる。

更に、このグルー膜の上にCVD法でタングステン膜を形成し、そのタングステン膜で第１ホール８９ａを完全に埋め込む。そして、CMP法により第１絶縁膜８９上の余分なグルー膜とタングステン膜を研磨して除去し、これらの膜を第１ホール８９ａ内にのみ第１導電性プラグ９０として残す。

その後に、第１絶縁膜８９をN₂Oプラズマに曝して脱水すると供に、その表面を窒化して水分の再吸着を防止する。そのN₂Oプラズマ処理の条件は特に限定されないが、本実施形態では基板温度を３５０℃として２分間その処理を行う。

次に、図４１（ｂ）に示すように、第１導電性プラグ９０の酸化を防ぐ第１酸化防止絶縁膜９２として、CVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。

なお、酸窒化シリコン膜に代えて窒化シリコン膜を第１酸化防止絶縁膜９２として形成してもよい。これについては後述の第６実施形態でも同様である。

更に、後述のキャパシタの下部電極との密着性を高めるべく、第１酸化防止絶縁膜９２の上に酸化シリコン膜を厚さ約１００nmに形成し、その酸化シリコン膜を絶縁性密着膜９３とする。

続いて、図４２（ａ）に示すように、各絶縁膜９２、９３をパターニングして第１ソース／ドレイン領域８ａ上のこれらの絶縁膜に第２ホール９３ａを形成し、更にこの第２ホール９３ａ内に第２導電性プラグ９４を形成する。

その第２導電性プラグ９４は、チタン膜と窒化チタン膜との積層膜よりなるグルー膜と、タングステン膜とをこの順に形成してなり、その形成方法は第１導電性プラグ９０と同様である。

その後、基板温度３５０℃、処理時間２分の条件で、N₂Oプラズマ処理により絶縁性密着膜９３の脱水と水分の再吸着防止を図る
次に、図４２（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、絶縁性密着膜９３の上に、スパッタ法で厚さ約２０nmのチタン膜９５ｘを形成する。このチタン膜９５ｘは、自身の配向の作用によってその上方に形成される強誘電体膜の配向を揃える役割を果たす。

次いで、チタン膜９５ｘの上に、スパッタ法により厚さ約１００nmの窒化チタンアルミニウム（TiAlN）膜９５ｙと厚さ約１００nmの酸化イリジウム膜９５ｚとをこの順に形成し、各膜９５ｘ〜９５ｙで第１導電膜９５を構成する。

このように第１導電膜９５中に窒化チタンアルミニウム膜９５ｙを形成することで、後述の酸素含有雰囲気中での回復アニールの際に酸素が酸化イリジウム膜９５ｚを透過しても、その酸素を窒化チタンアルミニウム膜９５ｙでブロックすることができ、第２導電性プラグ９４が酸化してコンタクト不良を起こすのを抑制できる。なお、窒化チタンアルミニウム膜９５ｙは、酸化しても導電性を保つので、このようにプラグ９４上で酸素をブロックする膜として好適である。

次に、この第１導電膜９５の上にMOCVD法によりPZT膜を厚さ約１２０nmに形成し、そのPZT膜を強誘電体膜９６とする。

次に、強誘電体膜９６の上に、スパッタ法で第１酸化イリジウム膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対して酸素含有雰囲気中でRTAを施す。そのRTAの条件は、例えば、基板温度が７２５℃で処理時間が６０秒である。また、アニール雰囲気には０．０２５リットル／分の酸素ガスが供給される。

その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約１００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜９７とする。

そして、この第２導電膜９７に対し、基板温度７００℃、酸素流量０．０２５リットル／分、処理時間６０秒の条件で、酸素含有雰囲気中においてRTAを行う。

続いて、図４３に示すように、第２導電膜９７の上に、第１マスク材料層９８としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成する。

更に、TEOSガスを用いるCVD法により、この第１マスク材料層９８の上に酸化シリコン膜を厚さ約７００nmに形成し、この酸化シリコン膜を第２マスク材料層９９とする。

その後に、第２マスク材料層９９上に、キャパシタ平面形状の第１レジストパターン９１を形成する。

次に、図４４に示すように、第１レジストパターン９１をマスクにして第２マスク材料層９９をエッチングし、第２ハードマスク９９ａを形成する。

更に、図４５に示すように、第２ハードマスク９９ａをマスクにしながら第１マスク材料層９８をエッチングすることにより、第１ハードマスク９８ａを形成する。第１レジストパターン９１は、このエッチングの雰囲気に曝されることで膜減りし、エッチングの終了時には殆ど消失する。

次いで、図４６に示すように、第１、第２ハードマスク９８ａ、９９ａをマスクにしながら、第１導電膜９５、強誘電体膜９６、及び第２導電膜９７を一括エッチングする。これにより、下部電極９５ａ、キャパシタ誘電体膜９６ａ、及び上部電極９７ａをこの順に積層してなるキャパシタQが図示のように形成される。

このキャパシタQを構成する下部電極９５ａは、第２導電性プラグ９４と直接接続されており、更にその下の第１導電性プラグ９０を介して第１ソース／ドレイン領域８ａと電気的に接続される。

また、このようにキャパシタQの直下において第１、第２導電性プラグ９０、９４の二段プラグとし、これらのプラグが埋め込まれるホール８９ａ、９３ａを別々に形成することで、これらのホールのアスペクト比が小さくなり、ホール形成が容易となる。

この後に、第１、第２ハードマスク９８ａ、９９ａをドライエッチングとウエットエッチングによって除去する。

そして、ここまでの工程においてキャパシタ誘電体膜９６ａが受けたダメージを回復するため、酸素含有雰囲気となっている縦型炉においてキャパシタ誘電体膜９６ａに対して回復アニールを行う。その回復アニールの条件は特に限定されない。本実施形態では、基板温度３５０℃、酸素流量２０リットル／分、処理時間４０分の条件でそのアニールを行う。

次に、図４７に示す断面構造を得るまでの工程について説明する。

まず、シリコン基板１の上側全面に、水分や水素等の還元性物質からキャパシタ誘電体膜９６ａを保護するために、これらの還元性物質をブロックする能力に優れた第１アルミナ膜１００をALD法で厚さ約５０nmに形成する。

次いで、この第１アルミナ膜１００の上に、第２絶縁膜１０１として酸化シリコン膜を約１５００nmの厚さに形成する。この酸化シリコン膜は、隣接するキャパシタQ間の狭い空間を埋め込むため、埋め込み特性に優れたHDPCVD(High Density Plasma CVD)法で形成するのが好ましい。

そして、この第２絶縁膜１０１の上面をCMP法により研磨して平坦化した後、還元性物質からキャパシタ誘電体膜９６ａを保護するための第２アルミナ膜１０２を第２絶縁膜１０１の上にALD法で約５０nmの厚さに形成する。

更に、第２アルミナ膜１０２の上に、第３絶縁膜１０３として厚さが約１００nmの酸化シリコン膜を形成する。その酸化シリコン膜は、TEOSガスを使用するCVD法により形成され得る。

次いで、図４８に示すように、第３絶縁膜１０３の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン１０５を形成する。

そして、この第２レジストパターン１０５をマスクにして第３絶縁膜１０３から第１酸化防止絶縁膜９２までをエッチングすることにより、第１導電性プラグ９０の上のこれらの絶縁膜に第３ホール１０７を形成する。

その後に、第２レジストパターン１０５は除去される。

次に、図４９に示すように、第３ホール１０７内と第３絶縁膜１０３上とにスパッタ法でグルー膜として厚さ約２０nmのチタン膜と厚さ約５０nmの窒化チタン膜をこの順に形成する。更に、このグルー膜の上にCVD法によりタングステン膜を形成し、そのタングステン膜で第３ホール１０７を完全に埋め込む。そして、第３絶縁膜１０３上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第３ホール１０７内にのみ第３導電性プラグ１０８として残す。第３導電性プラグ１０８は、その下の第１導電性プラグ９０に直接接続される。

また、第３導電性プラグ１０８は、酸化され易いタングステンを主にして構成されるので、半導体装置の製造途中で酸化してコンタクト不良を起こし易い。

そこで、次の工程では、図５０に示すように、第３導電性プラグ１０８と第３絶縁膜１０３のそれぞれの上に第２酸化防止絶縁膜１１０としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、酸素含有雰囲気から第３導電性プラグ１０８を保護するようにする。

次に、図５１に示すように、第２酸化防止絶縁膜１１０の上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン１１１を形成する。

そして、第３レジストパターン１１１をマスクにして第２酸化防止絶縁膜１１０から第１アルミナ膜１００までをエッチングし、上部電極９７ａの上のこれらの膜に第４ホール１１２を形成する。

このエッチングを終了後、第３レジストパターン１１１を除去する。

ところで、この第４ホール１１２の側壁には酸化シリコンよりなる第２絶縁膜１０１が露出しているので、外部雰囲気中の水分や水素がその側壁から侵入し、第１実施形態で説明したような経路Pを通って水分等がキャパシタ誘電体膜９６ａに至る恐れがある。

そこで、次の工程では、図５２に示すように、第４ホール１１２の側壁をN₂Oプラズマに曝して窒化することにより、窒化された側壁を絶縁性バリア膜１１４にし、側壁からキャパシタ誘電体膜９６ａに至る水分の侵入経路Pを遮断する。

第１実施形態で説明したように、窒化シリコンは酸化シリコンよりも水素又は水分を透過させ難いので、絶縁性バリア膜１１４として好適である。

このN₂Oプラズマ処理の条件は特に限定されない。本実施形態ではPVD装置に流量が１０００sccmのN₂Oガスと流量が２８５sccmのN₂ガスとを供給し、これらのガスを周波数が１３．５６MHzでパワーが５２５Wの高周波電力でプラズマ化し、圧力３．０Torr、基板温度３５０℃、及び処理時間１２０秒の条件でこのN₂Oプラズマ処理を行う。

次いで、図５３に示すように、ここまでの工程でキャパシタ誘電体膜９６ａが受けたダメージを回復させるために、縦型炉を用いて酸素含有雰囲気中においてキャパシタ誘電体膜９６ａに対して回復アニールを行う。

その回復アニールの条件は、例えば、基板温度５００℃、酸素ガス流量２０リットル／分、及び処理時間６０分である。

このように酸素含有雰囲気でアニールを行っても、第３導電性プラグ１０８は第２酸化防止絶縁膜１１０で保護されているため、タングステンを主にして構成される第３導電性プラグ１０８が酸化してコンタクト不良が発生することはない。

続いて、図５４に示すように、平行平板型RIE装置を用いて、酸窒化シリコンよりなる第２酸化防止絶縁膜１１０をエッチバックして除去する。このエッチバックでは、アルゴンガス、C₃F₈ガス、及びCF₄ガスの混合ガスがエッチングガスとして使用される。各ガスの流量は、例えば、アルゴンガスが６９４sccm、C₃F₈ガスが８８sccm、CF₄ガスが１９１sccmである。また、エッチング時の圧力は１７００mTorrである。そして、周波数が１３．５６MHzでパワーが４００Wの高周波電力をエッチング雰囲気に印加し、エッチング時間を４０秒とする。

なお、このエッチングは異方性エッチングであるため、第４ホール１１２の側壁に形成された絶縁性バリア膜１１４はエッチングされずに残存する。

次いで、図５５に示すように、上部電極９７ａと接続されるように、第４ホール１１２内に第４導電性プラグ（導電性部材）１１７を形成する。

そのような第４導電性プラグ１１７を形成するには、第４ホール１１４内と第３絶縁膜１０３上とにグルー膜として窒化チタン膜をスパッタ法で厚さ約５０nmに形成し、更にこのグルー膜の上にCVD法でタングステン膜を形成して、そのタングステン膜で第４ホール１１２を完全に埋め込む。そして、第３絶縁膜１０３上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去することで、これらの膜で構成される第４導電性プラグ１１７が第４ホール１１２内に形成され得る。

次に、図５６に示すように、第４導電性プラグ１１７と第３絶縁膜１０３のそれぞれの上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングして一層目金属配線１２０を形成する。その金属積層膜は、下から順に約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜である。

以上により、本実施形態に係る半導体装置の基本構造が完成した。

上記した本実施形態によれば、図５２を参照して説明したように、第４ホール１１２の側壁に露出している第２絶縁膜１０１を窒化して絶縁性バリア膜１１４にしたので、外部の水分や水素等の還元性物質が該側壁を通ってキャパシタ誘電体膜９６ａに至るのが阻止され、これらの還元性物質に起因したキャパシタ誘電体膜２２ａの劣化を防止することができ、半導体装置の耐湿性を高めることが可能となる。

（６）第６実施形態
次に、本発明の第６実施形態に係る半導体装置の製造方法について説明する。

図５７〜図６０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図である。

第５実施形態では、図５２に示したように、第４ホール１１２の側壁を窒化して絶縁性バリア膜１１４を形成し、側壁からキャパシタ誘電体膜９６ａに至る水分の侵入経路を遮断した。

これに対し、本実施形態では、以下のようにしてアルミナ膜等の絶縁性酸化金属膜を絶縁性バリア膜として形成する。

最初に、図５７に示す断面構造を得るまでの工程について説明する。

まず、第５実施形態で説明した図４１〜図５１の工程を行った後、第４ホール１１２内と第２酸化防止絶縁膜１１０の上に、絶縁性バリア膜１３０としてアルミナ膜を厚さ約２０〜５０nmに形成する。

そのアルミナ膜の成膜方法は限定されないが、成膜時にキャパシタ誘電体膜９６ａが受けるダメージを低減するという観点からすると、ALD法でアルミナ膜を形成するのが好ましい。その場合、成膜ガスとしてはTMAガスが用いられる。そして、チャンバ内の圧力が０．８Torr〜１．０Torrになるようにオゾンガスの流量を調節しながら、オゾンガスと流量が１００sccm〜３００sccmのTMAガスとを５秒程度の周期で交互にチャンバに供給することで、アルミナ膜が形成される。

なお、キャパシタ誘電体膜９６ａが受けるダメージが問題にならないなら、スパッタ法によりアルミナ膜を形成してもよい。

また、絶縁性バリア膜１３０は、酸化シリコンよりも水素又は水分を透過させ難い材料である絶縁性酸化金属よりなる膜であればアルミナ膜に限定されない。そのような絶縁性酸化金属としては、酸化チタン、酸化ジルコニウム、酸化マグネシウム、及び酸化チタンマグネシウムがあり、このうちのいずれかで絶縁性バリア膜１３０を構成し得る。

次に、図５８に示すように、ここまでの工程でキャパシタ誘電体膜９６ａが受けたダメージを回復するため、酸素含有雰囲気の縦型炉においてキャパシタ誘電体膜９６ａに対して回復アニールを行う。その回復アニールの条件は、例えば、基板温度５００℃、酸素ガス流量２０リットル／分、及び処理時間６０分である。

続いて、図５９に示すように、絶縁性バリア膜１３０と第２酸化防止絶縁膜１１０とをエッチバックすることにより、第４ホール１１２の底部と第３絶縁膜１０３上の絶縁性バリア膜１３０を除去し、該絶縁性バリア膜１３０を第４ホール１１２の側壁に選択的に残す。

そのようなエッチバックは、アルゴンガス、C₃F₈ガス、及びCF₄ガスの混合ガスをエッチングガスとして用い、平行平板型RIE装置において行われる。なお、各ガスの流量や圧力等の条件は図５４で説明したのと同じなので、ここでは省略する。

この後は、第５実施形態で説明した図５５〜図５６の工程を行うことにより、図６０に示すような本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態によれば、図５９に示したように、絶縁性酸化金属よりなる絶縁性バリア膜１３０を第４ホール１１２の側壁に形成した。

これにより、第５実施形態と同様に、外部雰囲気中の水分や水素等の還元性物質が第４ホール１１２の側壁を通ってキャパシタ誘電体膜９６ａに至るのが防止されるので、還元性物質によってキャパシタ誘電体膜９６ａが還元されて劣化するのを抑制することができる。

図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図１６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図１７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図１９は、第１窒化膜の深さと窒素濃度との関係を示すグラフである。 図２０は、第２絶縁膜２８に含まれる水分をTDSにより調査して得られたグラフである。 図２１（ａ）、（ｂ）は、第１比較例に係る半導体装置の製造方法を示す断面図である。 図２２は、第２比較例に係る半導体装置の製造方法を示す断面図である。 図２３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３１は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３２は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３３は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３４は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３５は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３６は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３７は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３８は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３９は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その７）である。 図４０は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その８）である。 図４１（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４２（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４３は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４４は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４５は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その５）である。 図４６は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４７は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その７）である。 図４８は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その８）である。 図４９は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その９）である。 図５０は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図５１は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図５２は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図５３は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図５４は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図５５は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図５６は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図５７は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１）である。 図５８は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５９は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その３）である。 図６０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その４）である。

符号の説明

１…シリコン基板、２、３…第１、第２pウェル、４…ゲート絶縁膜、５ａ…ゲート絶縁膜、５ｂ…配線、６ａ〜６ｃ…第１〜第３ソース／ドレインエクステンション、７…絶縁性スペーサ、８ａ〜８ｃ…第１〜第３ソース／ドレイン領域、９…高融点シリサイド層、１０…素子分離絶縁膜、１３…第１カバー絶縁膜、１４…第１絶縁膜、１５…第１キャップ絶縁膜、１６…第１アルミナ膜、２１…第１導電膜、２１ａ…下部電極、２２…強誘電体膜、２２ａ…キャパシタ誘電体膜、２３…第２導電膜、２３ａ…上部電極、２５…第２アルミナ膜、２７…第３アルミナ膜、２８…第２絶縁膜、２９…第１窒化膜、３０…第３絶縁膜、３１…第２窒化膜、３５…第１レジストパターン、３６…第１ホール、３７…第１導電性プラグ、３８…酸化防止絶縁膜、４１…第２ホール、４５…第２レジストパターン、４７…絶縁性バリア膜、５０…一層目金属配線、５１…第４アルミナ膜、５２…第４絶縁膜、５３…第２キャップ絶縁膜、５４…第５アルミナ膜、５５…第２カバー絶縁膜、５８…第３ホール、６０…第２導電性プラグ、６１…グルー膜、６２…二層目金属配線、６５…第５絶縁膜、６６…第３キャップ絶縁膜、６７…第６アルミナ膜、６８…第３カバー絶縁膜、６９…第４ホール、７０…グルー膜、７１…第３導電性プラグ、７２…三層目金属配線、７５…第１パッシベーション膜、７６…第２パッシベーション膜、７７…保護絶縁膜、８０…絶縁性バリア膜、８１…第３レジストパターン、８２…第４レジストパターン、８５…バッファ絶縁膜、８８…カバー絶縁膜、８９…第１絶縁膜、８９ａ…第１ホール、９０…第１導電性プラグ、９１…第１レジストパターン、９２…第１酸化防止絶縁膜、９３…絶縁性密着膜、９４…第２導電性プラグ、９５ｘ…チタン膜、９５ｙ…窒化チタンアルミニウム膜、９５ｚ…酸化イリジウム膜、９５…第１導電膜、９５ａ…下部電極、９６…強誘電体膜、９６ａ…キャパシタ誘電体膜、９７…第２導電膜、９７ａ…上部電極、９８…第１マスク材料層、９８ａ…第１ハードマスク、９９…第２マスク材料層、１００…第１アルミナ膜、１０１…第２絶縁膜、１０２…第２アルミナ膜、１０３…第３絶縁膜、１０５…第２レジストパターン、１０７…第３ホール、１０８…第３導電性プラグ、１１０…第２酸化防止絶縁膜、１１１…第３レジストパターン、１１２…第４ホール、１１４…絶縁性バリア膜、１１７…第４導電性プラグ、１２０…一層目金属配線、１３０…絶縁性バリア膜。

Claims (4)

1. 半導体基板の上方に第１絶縁膜を形成する工程と、
   前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してなるキャパシタを形成する工程と、
   前記キャパシタを覆う酸化シリコンよりなる第２絶縁膜を形成する工程と、
   前記第２絶縁膜の上面を窒化する工程と、
   前記窒化された第２絶縁膜の上に、酸化シリコンよりなる第３絶縁膜を形成する工程と、
   前記第３絶縁膜の上面を窒化する工程と、
   前記第３絶縁膜の上面を窒化した後、該第３絶縁膜上に金属膜を形成する工程と、
   前記金属膜をパターニングして配線を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第２絶縁膜の上面を窒化する工程と、前記第３絶縁膜の上面を窒化する工程のいずれか一方は、窒素含有プラズマ雰囲気中で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第３絶縁膜の上面を窒化した後に、前記キャパシタから間隔をおいた部分の前記第２絶縁膜と前記第３絶縁膜に第１ホールを形成する工程と、
   前記第１ホール内に導電性プラグを形成する工程と、
   前記第３絶縁膜と前記導電性プラグの上に酸化防止絶縁膜を形成する工程と、
   前記下部電極又は前記上部電極の上の前記第２絶縁膜と前記酸化防止絶縁膜に第２ホールを形成する工程と、
   前記第２ホールを形成した後に、酸素含有雰囲気において前記キャパシタ誘電体膜に対してアニールを行う工程と、
   前記アニールを行った後に、前記酸化防止絶縁膜を除去する工程と、
   前記下部電極又は前記上部電極に接続された導電性部材を前記第２ホールに埋め込む工程とを更に有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記酸化防止絶縁膜として酸窒化シリコン膜又は窒化シリコン膜を形成し、
   前記酸化防止絶縁膜を除去する工程において、前記第３絶縁膜の上面において窒化されていた部分が除去されることを特徴とする請求項３に記載の半導体装置の製造方法。

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