WO2007077598A1 - 半導体装置及びその製造方法 - Google Patents

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WO2007077598A1
WO2007077598A1 PCT/JP2005/024059 JP2005024059W WO2007077598A1 WO 2007077598 A1 WO2007077598 A1 WO 2007077598A1 JP 2005024059 W JP2005024059 W JP 2005024059W WO 2007077598 A1 WO2007077598 A1 WO 2007077598A1
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film
wiring
barrier
forming
silicon oxide
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PCT/JP2005/024059
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English (en)
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Inventor
Hiroki Sugawara
Kouichi Nagai
Original Assignee
Fujitsu Limited
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    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory having a ferroelectric capacitor and a method for manufacturing the same.
  • Ferroelectric memory in which information is held in a ferroelectric capacitor by using polarization inversion of a ferroelectric has been developed.
  • Ferroelectric memory is a non-volatile memory in which retained information is not lost even when the power is turned off, and has attracted particular attention because it can achieve high integration, high speed drive, high durability, and low power consumption.
  • a perovskite crystal structure such as a PZT (Pb (Zr, Ti) 0) film and an SBT (SrBiTaO) film having a large residual polarization is used.
  • Ferroelectric oxides are mainly used.
  • the remanent polarization of the PZT film is about 10-30 C Zcm 2 .
  • the properties of ferroelectric films (such as remanent polarization and dielectric constant) are easily degraded by moisture.
  • Ferroelectric memory uses a silicon oxide film that has a high affinity for water as an interlayer insulating film.
  • heat treatment is applied to the interlayer insulating film and metal wiring. Is done.
  • Moisture that enters from the outside and exists in the interlayer insulating film is decomposed into hydrogen and oxygen during the heat treatment, and hydrogen reacts with oxygen atoms in the ferroelectric film.
  • oxygen defects are generated in the ferroelectric film, the crystallinity is lowered, and the characteristics are deteriorated. The same phenomenon occurs even when the ferroelectric memory is used for a long time.
  • Such degradation of characteristics due to moisture intrusion and hydrogen diffusion may occur in other elements such as a transistor in a semiconductor device other than just a ferroelectric capacitor.
  • an aluminum oxide film has been formed above the ferroelectric capacitor for the purpose of preventing moisture intrusion and hydrogen diffusion.
  • a technique for forming an aluminum oxide film so as to directly enclose a ferroelectric capacitor there is a technique for forming an aluminum oxide film above the wiring layer located above the ferroelectric capacitor.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-197878
  • Patent Document 2 JP 2001-68639 A
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-174145
  • Patent Document 4 Japanese Patent Laid-Open No. 2002-176149
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2003-100994
  • An object of the present invention is to provide a semiconductor device capable of sufficiently securing the characteristics of a ferroelectric capacitor and a method for manufacturing the same.
  • a semiconductor device may be provided with a ferroelectric capacitor formed above a semiconductor substrate and provided with a lower electrode, a strong dielectric film, and an upper electrode.
  • a first wiring having a part connected to at least one of the upper electrode or the lower electrode is formed above the ferroelectric capacitor.
  • a barrier layer having a flat surface that directly covers the first wiring and prevents diffusion of hydrogen or moisture is provided.
  • An interlayer insulating film is formed on the barrier layer.
  • a second wiring part of which is connected to the first wiring is formed on the interlayer insulating film.
  • the ferroelectric capacitor is formed above the ferroelectric capacitor.
  • a barrier layer having a flat surface that directly covers the first wiring and prevents diffusion of hydrogen or moisture is formed.
  • an interlayer insulating film is formed on the barrier layer.
  • a second wiring part of which is connected to the first wiring is formed on the interlayer insulating film.
  • FIG. 1 is a cross-sectional view showing the structure of a ferroelectric memory (semiconductor device) according to a reference example.
  • FIG. 2A shows a ferroelectric memory according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing the ferroelectric memory according to the first embodiment of the present invention.
  • FIG. 3A is a plan view showing the ferroelectric memory according to the first embodiment of the present invention. It is sectional drawing which shows the manufacturing method of a dielectric memory.
  • FIG. 3B is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 3A.
  • FIG. 3C is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3B.
  • FIG. 3D is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3C.
  • FIG. 3E is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3D.
  • FIG. 3F is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 3E.
  • FIG. 3G is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3F.
  • FIG. 3H is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3G.
  • FIG. 31 is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 3H.
  • FIG. 3J is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 31.
  • FIG. 3K is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3J.
  • FIG. 3L is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3K.
  • FIG. 3M is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3L.
  • FIG. 3N is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 3M.
  • FIG. 30 is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3N.
  • FIG. 3P is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 30.
  • FIG. 3Q is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3P.
  • FIG. 3R is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3Q.
  • FIG. 3S is a cross-sectional view showing the manufacturing method of the ferroelectric memory, following FIG. 3R.
  • FIG. 3T is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3S.
  • FIG. 3U is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3T.
  • FIG. 3V is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3U.
  • FIG. 3W is a cross-sectional view showing the manufacturing method of the ferroelectric memory following FIG. 3V.
  • FIG. 3X is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3W.
  • FIG. 3Y is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 3X.
  • FIG. 4 is a cross-sectional view showing a method for manufacturing a ferroelectric memory, following FIG. 3Q, the same as FIG. 3R.
  • FIG. 5A is a diagram showing a moisture release route in the first embodiment.
  • FIG. 5B is a diagram showing a water release route in a reference example.
  • FIG. 6A is a cross-sectional view showing the method of manufacturing a ferroelectric memory according to the second embodiment of the present invention.
  • FIG. 6B is a cross-sectional view showing a method for manufacturing the ferroelectric memory, following FIG. 6A.
  • FIG. 7 is a cross-sectional view showing a ferroelectric memory according to a second embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a ferroelectric memory according to a third embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a ferroelectric memory according to a fourth embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing the structure of a ferroelectric memory (semiconductor device) according to a reference example.
  • an element isolation region 1012 that defines an element region is formed on a semiconductor substrate 1010 such as a silicon substrate.
  • the tools 1014a and 1014b are formed in the element region defined by the element isolation region 1012.
  • a gate electrode (gate arrangement) is formed on the wells 1014a and 1014b with a gate insulating film 1016 interposed therebetween.
  • Line) 1018 is formed.
  • the gate electrode 1018 has, for example, a polycide structure in which a metal silicide film such as a tungsten silicide film is stacked on a polysilicon film.
  • An insulating film 1019 such as a silicon oxide film is formed on the gate electrode 1018.
  • Sidewall insulating film 1020 is formed on the side of gate electrode 1018 and insulating film 1019.
  • a source Z drain diffusion layer 1022 is formed on the surfaces of the wells 1014a and 1014b so as to sandwich the gate electrode 1018 in plan view.
  • the transistor 1024 having the gate electrode 1018 and the source Z drain diffusion layer 1022 is formed.
  • the gate length of the transistor 1024 is 0.35 111 or 0.11 to 0.18 m in the f column.
  • a SiON film 1025 and a silicon oxide film 1026 covering the transistor 1024 are sequentially stacked.
  • the thickness of the SiON film 1025 is, for example, 200 nm, and the thickness of the silicon oxide film 26 is, for example, 600 nm.
  • An interlayer insulating film 1027 is composed of the SiON film 1025 and the silicon oxide film 1026. The surface of the interlayer insulating film 1027 is planarized.
  • a silicon oxide film 1034 having a film thickness of lOOnm is formed on the interlayer insulating film 1027. Since it is formed on the planarized interlayer insulating film 1027, the silicon oxide film 1034 is also flat.
  • a lower electrode 1036 is formed on the silicon oxide film 1034.
  • the lower electrode 1036 is composed of, for example, an aluminum oxide film 1036a having a thickness of 20 to 50 nm and a Pt film 1036b having a thickness of 100 to 200 nm laminated thereon.
  • a ferroelectric film 1038 is formed on the lower electrode 1036.
  • the ferroelectric film 1038 for example, a PbZrTiO film (PZT film) having a film thickness of 100 to 250 nm is used.
  • the upper electrode 1040 is formed on the ferroelectric film 1038.
  • the upper electrode 1040 includes, for example, an IrO film 1040a having a thickness of 25 to 75 nm and a thickness of 150 to 25 laminated thereon.
  • Y is set higher than the oxygen composition ratio X of the IrO film 1040a.
  • Ferroelectric capacitor 1 from lower electrode 1036, ferroelectric film 1038 and upper electrode 4010
  • 042 is configured.
  • Barrier film 1044 so as to cover the upper surface and side surfaces of ferroelectric film 1038 and upper electrode 1040 Is formed.
  • As the noria film 1044 for example, an aluminum oxide (Al 2 O 3) film having a thickness of 20 to LOONm is used.
  • the barrier film 1044 is a film having a function of preventing diffusion of hydrogen and moisture.
  • the metal oxide constituting the ferroelectric film 1038 is reduced by hydrogen or moisture, and the electrical characteristics of the ferroelectric capacitor 1042 are deteriorated.
  • the barrier film 1044 so as to cover the upper surface and the side surface of the ferroelectric film 1038 and the upper electrode 1040, hydrogen and moisture are prevented from reaching the ferroelectric film 1038. It becomes possible to suppress deterioration of electrical characteristics.
  • a barrier film 1046 is formed to cover the barrier film 1044 and the ferroelectric capacitor 1042.
  • the Noria film 1046 for example, an aluminum oxide film having a film thickness of 20 to: LOOnm is used.
  • the noria film 1046 is a film having a function of preventing diffusion of hydrogen and moisture, like the noria film 1044.
  • An interlayer insulating film 1048 such as a silicon oxide film having a thickness of 1500 nm is formed on the noria film 1046, for example.
  • the surface of the interlayer insulating film 1048 is planarized.
  • Contact holes 1050 a and 1050 b reaching source Z drain diffusion layer 1022 are formed in interlayer insulating film 1048, barrier film 1046, silicon oxide film 1034 and interlayer insulating film 1027. Further, a contact hole 52a reaching the upper electrode 1040 is formed in the interlayer insulating film 1048, the noria film 1046, and the barrier film 1044. Further, a contact hole 1052 b reaching the lower electrode 1036 is formed in the interlayer insulating film 1048, the noria film 1046, and the barrier film 1044.
  • a barrier metal film (not shown) is formed in the contact holes 1050a and 1050b.
  • This noria metal film is composed of, for example, a Ti film with a thickness of 20 nm and a TiN film with a thickness of 50 nm formed thereon.
  • the Ti film is formed to reduce contact resistance, and the TiN film is formed to prevent diffusion of tungsten, which is a conductor plug material.
  • the barrier metal film formed in each of the contact holes described later is also formed for the same purpose.
  • a wiring 1056a electrically connected to the conductor plug 1054a and the upper electrode 1040 is formed on the interlayer insulating film 1048 and in the contact hole 1052a.
  • a wiring 1056b electrically connected to the lower electrode 1036 is formed over the interlayer insulating film 1048 and in the contact hole 1052b.
  • a wiring 1056c electrically connected to the conductor plug 1054b is formed on the interlayer insulating film 1048.
  • Wirings 1056a, 1056b and 1056c are, for example, a TiN film having a thickness of 150 nm, an AlCu alloy film having a thickness of 550 nm formed thereon, and a film formed thereon A Ti film with a thickness of 5 nm and a TiN film with a thickness of 150 nm formed on it are also configured.
  • the source Z drain diffusion layer 1022 of the transistor 1024 and the upper electrode 1040 of the ferroelectric capacitor 1042 are electrically connected to each other through the force conductor plug 1054a and the wiring 1056a, and one transistor 1024 and one transistor
  • An Fe RAM 1T1C type memory cell having a ferroelectric capacitor 1042 is formed.
  • the memory cells are arranged in the memory cell region of the Fe RAM chip.
  • a barrier film 1058 is formed to cover the upper and side surfaces of the wirings 1056a, 1056b and 1056c.
  • the noria film 1058 for example, an aluminum oxide film having a thickness of 20 nm is used.
  • the noria film 1058 is a film having a function of preventing the diffusion of hydrogen and moisture, like the noria films 1044 and 1046.
  • the noria film 1058 is also used to suppress plasma damage.
  • the surface of the silicon oxide film 1060 is flattened.
  • the thickness of the silicon oxide film 60 on the wirings 1056a, 1056b and 1056c is, for example, lOOOnm.
  • a silicon oxide film 1061 having a film thickness of lOOnm is formed on the silicon oxide film 1060. Since the silicon oxide film 1061 is formed on the flat silicon oxide film 1060, the silicon oxide film 1061 is also flat.
  • a noria film 1062 is formed on the silicon oxide film 1061.
  • the noria film 1062 for example, an aluminum oxide film having a thickness of 20 to 70 nm is used. Flat silico Since the oxide film 1061 is formed, the barrier film 1062 is also flat.
  • the noria film 1062 is a film having a function of preventing diffusion of hydrogen and moisture. Further, since the noria film 1062 is flat, it is formed with extremely good coverage (coverability) as compared with the noria films 1044, 1046, and 1058. Therefore, the diffusion of hydrogen and moisture can be prevented more reliably.
  • the barrier film 1062 is formed not only on the memory cell region of the FeRAM chip on which a plurality of memory cells having the ferroelectric capacitor 1042 are arranged, but also on the entire surface of the FeRAM chip including the peripheral circuit region.
  • An interlayer insulating film 1066 is composed of the noria film 1058, the silicon oxide film 1060, the silicon oxide film 1061, the noria film 1062, and the silicon oxide film 1064.
  • a contact hole 1068 reaching the wiring 1056c is formed in the interlayer insulating film 1066.
  • a rare metal film (not shown) is formed in the contact hole 1068.
  • This barrier metal film is composed of, for example, a Ti film with a thickness of 20 nm and a TiN film with a thickness of 50 nm formed thereon.
  • the barrier metal film may be composed of only the TiN film without forming the Ti film.
  • a wiring 1072a is formed on the interlayer insulating film 1066. Further, a wiring 1072b electrically connected to the conductor plug 1070 is formed on the interlayer insulating film 1066.
  • Wirings 1072a and 1072b are, for example, a TiN film with a film thickness of 50 nm, an AlCu alloy film with a film thickness of 500 nm formed thereon, and a film thickness formed thereon. Is composed of a Ti film with a thickness of 150 nm and a Ti film with a thickness of 150 nm.
  • a silicon oxide film 1074 is formed to cover the wirings 1072a and 1072b.
  • the thickness of the silicon oxide film 1074 is, for example, 2200 nm.
  • the surface of the silicon oxide film 1074 is planarized.
  • a silicon oxide film 1076 having a film thickness of lOOnm is formed on the silicon oxide film 1074. Since the silicon oxide film 1074 is formed on the flattened silicon oxide film 1074, the silicon oxide film 1076 is also flat.
  • a noria film 1078 is formed on the silicon oxide film 1076.
  • the noria film 1078 for example, an aluminum oxide film having a film thickness of 20 to: LOOnm is used. Since it is formed on the flat silicon oxide film 1076, the barrier film 1078 is also flat.
  • the noria film 1078 is a film having a function of preventing diffusion of hydrogen and water, like the noria films 1044, 1046, 1058, and 1062. Furthermore, since the barrier film 1078 is flat, it is formed with extremely good coverage (coverability) as compared with the noria films 1044, 1046, and 1058, similarly to the noria film 1062. Therefore, the diffusion of hydrogen and moisture can be prevented more reliably.
  • the NORA film 1078 is similar to the NORA film 1062 and includes not only the memory cell area of the FeRAM chip in which a plurality of memory cells having the ferroelectric capacitor 1042 are arranged, but also the FeRAM chip including the peripheral circuit area and the like. It is formed over the entire surface.
  • a silicon oxide film 1080 having a thickness of, for example, lOOnm is formed on the noria film 1078.
  • An interlayer insulating film 1082 is composed of 80.
  • the interlayer insulating film 1082 includes contact holes 10 reaching the wirings 1072a and 1072b, respectively.
  • a rare metal film (not shown) is formed in the contact holes 1084a and 1084b.
  • This noria metal film is composed of, for example, a Ti film with a thickness of 20 nm and a TiN film with a thickness of 50 nm formed thereon. It is also possible to construct a barrier metal film only from a TiN film without forming a Ti film!
  • Conductor plugs 1086a and 1086b which also serve as tamper stickers, are buried in the contact holes 1084a and 1084b in which the rare metal film is formed, respectively.
  • Wirings 1088a and 1088b are, for example, a TiN film having a thickness of 50 nm, an AlCu alloy film having a thickness of 500 nm formed thereon, and a film formed thereon A 150 nm thick TiN film and force are also constructed.
  • a silicon oxide film 1090 covering the wirings 1088a and 1088b is formed.
  • the thickness of the silicon oxide film 1090 is, for example, 100 to 300 nm.
  • a silicon nitride film 1092 having a thickness of 350 nm is formed on the silicon oxide film 1090.
  • an opening 1096 reaching the wiring (bonding pad) 1088b is formed in the polyimide resin film 1094, the silicon nitride film 1092, and the silicon oxide film 1090. That is, an opening 1096a reaching the wiring (bonding pad) 1088b is formed in the silicon nitride film 1092 and the silicon oxide film 1090. Further, an opening 1096b is formed in the polyimide resin film 1094 in a region including the opening 1096a.
  • An external circuit (not shown) is electrically connected to the wiring (bonding pad) 1088b through the opening 1096.
  • the semiconductor device according to the reference example is configured.
  • the flat films with excellent coverage (coverability) 1062 and 1078 are formed. It can block moisture and prevent hydrogen and moisture from reaching the ferroelectric film 1038. That is, even if both the barrier films 1062 and 1078 are defective, in most cases, their positions are shifted from each other, so that at least one barrier film prevents intrusion of hydrogen and moisture. Can do.
  • NSG (Non-Silicate-Glass) films formed by plasma CVD using TEOS (Tetra-EthyHDrtho-Silicate) as a source gas may be used.
  • TEOS Tetra-EthyHDrtho-Silicate
  • moisture remains in the film.
  • the contact holes 1068, 1084a Or the side wall force of 1084b concentrates trying to escape.
  • the water reaches the side wall, the strong moisture that cannot be completely removed to the outside remains on the side wall of the contact hole or inside thereof. For this reason, the growth of the noria metal film and the tungsten film is hindered.
  • FIG. 2A is a plan view showing a ferroelectric memory (semiconductor device) according to the first embodiment of the present invention
  • FIG. 2B is a cross-sectional view showing the same ferroelectric memory.
  • the ferroelectric memory according to the first embodiment is partitioned into a memory cell unit 101, a logic circuit unit 102, a peripheral circuit unit 103, and a pad unit 104.
  • a memory cell unit 101 As shown in FIGS. 2A and 2B, the ferroelectric memory according to the first embodiment is partitioned into a memory cell unit 101, a logic circuit unit 102, a peripheral circuit unit 103, and a pad unit 104.
  • FIG. 2A and FIG. 2B for the sake of convenience, it is not necessary that these are aligned in one direction, and more elements are provided in each part.
  • an element isolation region 2 that defines an element region is formed on a semiconductor substrate 1 such as a silicon substrate.
  • a well la is formed in the element region defined by the element isolation region 2.
  • the conductivity type of the uel la can be arbitrarily selected according to the element to be formed thereon.
  • a gate electrode (gate wiring) 4 is formed on the well la via a gate insulating film 3.
  • the gate electrode 4 has, for example, a polycide structure in which a metal silicide film such as a tungsten silicide film is stacked on a polysilicon film.
  • a cap insulating film 5 such as a silicon oxide film is formed on the gate electrode 4.
  • Sidewall insulating films 6 are formed on the sides of the gate electrode 4 and the cap insulating film 5.
  • a source Z drain diffusion layer having an LDD structure is formed so as to sandwich the gate electrode 4 in plan view.
  • a low concentration diffusion layer 7 and a high concentration diffusion layer 8 are formed in the source Z drain diffusion layer.
  • a transistor having the gate electrode 4 and the source Z drain diffusion layer having the LDD structure is formed.
  • the transistor is an N-channel MOS transistor, boron (B) is introduced into the well la, phosphorus (P) is introduced into the low concentration diffusion layer 7, and arsenic (As) is introduced into the high concentration diffusion layer 8. be introduced.
  • a SiON film 9 and a silicon oxide film 10 covering the transistor are sequentially stacked.
  • the surface of the silicon oxide film 10 is flattened.
  • a silicon oxide film 11 and a barrier film 12 are sequentially stacked on the silicon oxide film 10.
  • a lower electrode 13 a is formed on the noria film 12.
  • a ferroelectric film 14a is formed on the lower electrode 13a.
  • an upper electrode 15a is formed on the ferroelectric film 14a.
  • the lower electrode 13a, the ferroelectric film 14a, and the upper electrode 15a constitute a ferroelectric capacitor 1042.
  • a barrier film 16 is formed so as to cover the upper surface and side surfaces of the ferroelectric film 14a and the upper electrode 15a.
  • the barrier film 16 is a film having a function of preventing diffusion of hydrogen and moisture.
  • the metal oxide composing the ferroelectric film 14a is reduced by hydrogen or moisture, and the electrical characteristics of the ferroelectric capacitor deteriorate. Since the barrier film 16 is formed so as to cover the upper surface and the side surfaces of the ferroelectric film 14a and the upper electrode 15a, hydrogen and moisture are prevented from reaching the ferroelectric film 14a. It is possible to suppress deterioration of the physical characteristics.
  • a barrier film 17 that covers the noria film 16 and the ferroelectric capacitor is formed. Similar to the barrier film 16, the barrier film 17 is a film having a function of preventing the diffusion of hydrogen and moisture.
  • An interlayer insulating film 18 such as a silicon oxide film is formed on the noria film 17.
  • the surface of the interlayer insulating film 18 is flattened.
  • Interlayer insulation film 18, barrier film 17, barrier film 12, silicon oxide film 11, silicon oxide film 10 and SiON film 9 are contacted to reach high concentration diffusion layer 8 of the source Z drain diffusion layer Hole 20 is formed.
  • the upper insulating layer 18, the noria film 17 and the barrier film 16 are A contact hole 23t reaching the pole 15a is formed.
  • a contact hole 23b reaching the lower electrode 13a is formed in the interlayer insulating film 18, the noria film 17, and the barrier film 16.
  • a barrier metal film (not shown) is formed in the contact holes 23t and 23b.
  • This rare metal film is composed of, for example, a Ti film and a TiN film formed thereon.
  • the Ti film is formed to reduce contact resistance, and the TiN film is formed to prevent diffusion of tungsten as a conductor plug material.
  • the barrier metal film formed in each of the contact holes described later is also formed for the same purpose.
  • a conductor plug 21 that is a tanta-stainer is buried in the contact holes 23t and 23b in which the noria metal film is formed.
  • a wiring 24a (first wiring) is formed on the interlayer insulating film 18, in the contact hole 23t, and in the contact hole 23b. A part of the wiring 24a is electrically connected to the conductor plug 21 connected to the high-concentration diffusion layer 8 and the upper electrode 15a.
  • the transistor high-concentration diffusion layer 8, the ferroelectric capacitor upper electrode 14a, and the 1S wiring 24a are electrically connected to each other, so that one transistor and one ferroelectric capacitor FeRAM 1T1C type memory cells having the above structure are formed.
  • a plurality of memory cells are arranged in the memory cell region of the FeRAM chip.
  • a barrier film 25 is formed to cover the upper surface and side surfaces of the wiring 24a. Since the NORA film 25 is formed following the wiring 24a, irregularities exist between the wirings 24a.
  • the silicon oxide film 26 is formed so as to fill the unevenness. The surfaces of the barrier film 25 and the silicon oxide film 26 are supported.
  • a noria film 27 is formed on the noria film 25 and the silicon oxide film 26. Since the noria film 25 and the silicon oxide film 26 are flattened, the noria film 27 is also flat. Silicon oxide films 28 and 29 are sequentially stacked on the barrier film 27. The surface of the silicon oxide film 29 is flattened.
  • a barrier layer is composed of the noria films 25 and 27.
  • An interlayer insulating film is composed of the silicon oxide films 28 and 29.
  • the silicon oxide film 29, the silicon oxide film 28, the noor film 27, and the barrier film 25 have wiring 24a A contact hole 30 reaching a part of is formed.
  • a nore metal film (not shown) is formed.
  • This rare metal film is composed of, for example, a Ti film and a TiN film formed thereon. It is also possible to construct the barrier metal film only from the TiN film without forming the Ti film!
  • a conductor plug 31 made of tungsten is embedded in the contact hole 30 in which the rare metal film is formed.
  • a wiring 32 a (second wiring) partially connected to the conductor plug 31 is formed on the silicon oxide film 28. Further, a silicon oxide film 33 covering the wiring 32a is formed. The surface of the silicon oxide film 33 is flattened. A silicon oxide film 34 is formed on the silicon oxide film 33. Since the silicon oxide film 33 is formed on the flattened silicon oxide film 33, the silicon oxide film 34 is also flat.
  • a contact hole 35 reaching a part of the wiring 32a is formed.
  • a barrier metal film (not shown) is formed in the contact hole 35.
  • This noria metal film is composed of, for example, a Ti film and a TiN film formed thereon. Note that the barrier metal film may be composed of only the TiN film without forming the Ti film.
  • a conductor plug 36 made of tungsten is embedded in the contact hole 35 in which the nore metal film is formed!
  • a wiring 37 electrically connected to the conductor plug 36 is formed on the silicon oxide film 34.
  • a silicon oxide film 38 covering the wiring 37 is formed.
  • a silicon nitride film 39 is formed on the silicon oxide film 38.
  • an opening 40 exposing a part of the wiring 37 in the pad portion 104 is formed in the silicon oxide film 38 and the silicon nitride film 39. The portion exposed from the opening 40 of the wiring 37 functions as a bonding pad.
  • a polyimide resin film 41 is formed on the silicon nitride film 39.
  • the polyimide resin film 41 is formed with an opening 42 that matches the opening 40 within the pad 104.
  • an external circuit (not shown) is electrically connected to the portion functioning as a bonding pad of the wiring 37 through the openings 42 and 41.
  • the pad portion 104 a part of the wiring and the contact hole is formed in a ring shape, and this portion functions as the moisture-resistant ring 42.
  • 3A to 3Y are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the first embodiment of the present invention in the order of steps.
  • an element isolation region 2 that defines an element region is formed on the surface of a semiconductor substrate 1 such as a silicon substrate.
  • a well la is formed in the element region defined by the element isolation region 2.
  • a transistor including the gate insulating film 3, the gate electrode 4, the cap insulating film 5, the sidewall insulating film 6, the low concentration diffusion layer 7, and the high concentration diffusion layer 8 is formed on the well la.
  • the thickness of the gate insulating film 3 is about 6 to 7 nm, for example.
  • the structure of the gate electrode 4 is, for example, a polycide structure including a polysilicon film having a thickness of about 50 nm and a metal silicide film such as a tungsten silicide film formed thereon having a thickness of about 150 nm.
  • a metal silicide film such as a tungsten silicide film formed thereon having a thickness of about 150 nm.
  • the cap insulating film 5 for example, a silicon oxide film having a thickness of about 45 nm is formed.
  • the gate length is set to about 360 nm, for example.
  • an SiO N film 9 covering the transistor is formed by, eg, plasma CVD.
  • the thickness of the SiON film 9 is, for example, about 200 nm.
  • a silicon oxide film (NSG film) 10 is formed on the SiON film 9 by plasma CVD using TEOS as a source gas, for example.
  • the thickness of the silicon oxide film 10 is 600 nm, for example.
  • the surface of the silicon oxide film 10 is flattened by polishing, for example, about 200 nm by a CMP method.
  • a silicon oxide film (NSG film) 11 is formed on the silicon oxide film 10 by, for example, a plasma CVD method using TEOS as a source gas.
  • the thickness of the silicon oxide film 11 is, for example, lOOnm.
  • the silicon oxide film 11 is heat-treated at, for example, 650 ° C. for 30 minutes in a dinitrogen monoxide (N 2 O) or nitrogen (N 2) atmosphere. This result
  • the silicon oxide film 11 is dehydrated and the surface of the silicon oxide film 11 is slightly nitrided.
  • nitrogen is supplied at a flow rate of 20 liters Z.
  • a barrier film 12 is formed on the silicon oxide film 11.
  • the noria film 12 for example, an aluminum oxide film having a thickness of about 20 nm is formed by the PVD method.
  • R Heat treatment annealing
  • oxygen is supplied at a flow rate of 2 liters Z during this heat treatment.
  • a lower electrode film 13 is formed on the noria film 12.
  • a Pt film having a thickness of about 155 nm is formed by the PVD method.
  • a ferroelectric film 14 is formed on the lower electrode film 13.
  • a PZT film having a thickness force of about 50 to 200 nm is formed by the PVD method.
  • heat treatment annealing
  • oxygen is supplied at a flow rate of 0.025 liter Z.
  • the upper electrode film 15 is formed on the ferroelectric film 14.
  • an IrO film is formed by the PVD method, and then the IrO film is formed by, for example, the PVD method.
  • the thickness of the IrO film and IrO film is, for example, about 50 nm, 200
  • the RTA method is used.
  • Heat treatment at 725 ° C for 20 seconds.
  • oxygen is supplied at a flow rate of 0.025 liter Z.
  • the upper electrode film 15 is patterned using a resist pattern (not shown) to form the upper electrode 15a.
  • a recovery annealing process is performed on 14 mm ferroelectric film at 650 ° C for 60 minutes.
  • oxygen is supplied into the vertical furnace at a flow rate of 20 liters Z.
  • the ferroelectric film 14 is patterned using another resist pattern (not shown) to form a capacitive insulating film.
  • this capacitive insulating film is represented as a ferroelectric film 14a.
  • a recovery annealing process is performed on the ferroelectric film 14a at 350 ° C. for 60 minutes. During this recovery annealing process, for example, oxygen is supplied into the vertical furnace at a flow rate of 20 liters Z.
  • a barrier film 16 is formed to cover the upper and side surfaces of the upper electrode 15a and the ferroelectric film 14a.
  • the noria film 16 for example, an acid aluminum film having a thickness of about 50 nm is formed by the PVD method.
  • a recovery annealing treatment is performed at 550 ° C for 60 minutes in a vertical furnace.
  • oxygen is supplied at a flow rate of 20 liters Z during the recovery annealing process.
  • the lower electrode film 13 and the barrier film 16 are patterned using another resist pattern (not shown) to form the lower electrode 13a.
  • the lower electrode 13a, the ferroelectric film 14a, and the upper electrode 15a constitute a ferroelectric capacitor.
  • a recovery annealing process is performed at 650 ° C. for 60 minutes in a vertical furnace.
  • oxygen is supplied at a flow rate of 20 liters Z during the recovery annealing process.
  • a barrier film 17 covering the ferroelectric capacitor and the barrier film 16 is formed.
  • the noria film 17 for example, an aluminum oxide film having a thickness of about 20 nm is formed by the PVD method.
  • a recovery annealing process is performed at 550 ° C for 60 minutes in a vertical furnace. For example, oxygen is supplied at a flow rate of 20 liters Z during the recovery annealing process.
  • an inter-layer insulating film 18 that completely covers the ferroelectric capacitor and the barrier film 17 is formed.
  • a silicon oxide film (NSG film) is formed by plasma CVD using TEOS as a source gas, for example.
  • the thickness of the interlayer insulating film 18 is, for example, 1500 nm.
  • the surface of the interlayer insulating film 18 is planarized by polishing, for example, by a CMP method. Next, for example, a process using N 2 O plasma in a CVD apparatus.
  • the surface of the interlayer insulating film 18 is nitrided.
  • This plasma ball is performed at 350 ° C. for 2 minutes, for example.
  • the interlayer insulating film 18, the barrier film 17, the barrier film 12, the silicon oxide film 11, and the silicon oxide film By patterning the film 10 and the SiON film 9, a contact hole 20 reaching the high concentration diffusion layer 8 is formed.
  • a Ti film having a thickness of about 20 nm and a TiN film having a thickness of about 50 nm are sequentially formed as a barrier metal film (not shown) on the entire surface by, eg, PVD.
  • a tungsten film having a thickness of about 500 nm is formed on the entire surface by, eg, CVD.
  • the tungsten film, the TiN film, and the Ti film are polished by CMP, for example, until the interlayer insulating film 18 is exposed.
  • CMP for example, until the interlayer insulating film 18 is exposed.
  • a tungsten film remains in the contact hole 20, and as shown in FIG. 3J, a conductor plug 21 is formed from this tungsten film.
  • the surface of the interlayer insulating film 18 is nitrided by performing plasma annealing using N 2 O plasma in a CVD apparatus, for example.
  • interlayer insulation film 1 A SiON film 22 having a thickness of about lOOnm is formed on the substrate 8 by, for example, a plasma CVD method.
  • the SiON film 22, the interlayer insulating film 18, the noria film 17 and the barrier film 12 are patterned using a resist mask (not shown) on which a predetermined pattern is formed.
  • a contact hole 23t reaching the upper electrode 15a and a contact hole 23b reaching the lower electrode 13a are formed.
  • a recovery annealing process is performed at 500 ° C. for 60 minutes in a vertical furnace, for example. During the recovery annealing process, for example, oxygen is supplied at a flow rate of 20 liters Z.
  • the SiON film 22 is removed (etched back) by etching.
  • the conductor film 24 is formed by, for example, the PVD method.
  • a TiN film having a thickness of 150 nm, an AlCu alloy film having a thickness of 550 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 150 nm are sequentially formed.
  • the conductor film 24 is patterned using a resist mask (not shown) on which a predetermined pattern is formed, thereby forming the wiring 24a.
  • heat treatment annealing
  • oxygen is supplied at a flow rate of 20 liters Z during this heat treatment.
  • a barrier film 25 covering the wiring 24a is formed.
  • the barrier film 25 for example, an aluminum oxide film having a thickness of about 20 nm is formed by the PVD method.
  • a silicon oxide film 26 that fills the gap between the adjacent wirings 24a is formed.
  • the silicon oxide film 26 for example, an NSG film is formed by a plasma CDV method using TEOS as a source gas.
  • the silicon oxide film 26 is polished by CMP, for example, until the surface of the barrier film 25 is exposed. Then, for example, using N 2 O plasma in a CVD device
  • the surface of the silicon oxide film 26 is nitrided by performing plasma annealing. This brass manil is performed, for example, at 350 ° C for 4 minutes. In this plasma anneal, the silicon oxide film 26 is also dehydrated.
  • a noria film 27 is formed on the noria film 25 and the silicon oxide film 26.
  • the noria film 27 for example, an aluminum oxide having a thickness of about 50 nm
  • the film is formed by PVD method.
  • a silicon oxide film 28 is formed on the noria film 27.
  • the silicon oxide film 28 for example, an NSG film is formed by a plasma CVD method using TEOS as a source gas.
  • the thickness of the silicon oxide film 28 is, for example, about 2600 nm.
  • the surface of the silicon oxide film 28 is nitrided. This plasma annealing is performed at 350 ° C for 4 minutes, for example. In this plasma annealing, the silicon oxide film 28 is also dehydrated.
  • a silicon oxide film 29 is formed on the silicon oxide film 28.
  • the silicon oxide film 29 for example, an NSG film is formed by a plasma CVD method using TEOS as a source gas. Further, the thickness of the silicon oxide film 29 is, for example, about lOOnm. Next, for example, by performing plasma annealing using N 2 O plasma in a CVD apparatus, the silicon oxide film 29 is formed.
  • This plasma annealing is performed at 350 ° C. for 2 minutes, for example. In this plasma annealing, the silicon oxide film 29 is also dehydrated.
  • a TiN film having a thickness of about 50 nm is formed as a barrier metal film (not shown) on the entire surface by, eg, PVD.
  • a tungsten film having a thickness of about 650 nm is formed on the entire surface by, eg, CVD.
  • the tungsten film and the TiN film are polished by CMP, for example, until the silicon oxide film 29 is exposed.
  • the conductor plug 31 is formed from this tungsten film as shown in FIG. 3U.
  • the conductor film 32 is formed by, for example, the PVD method.
  • an AlCu alloy film having a thickness of 550 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 150 nm are sequentially formed.
  • the conductor film 32 is patterned using a resist mask (not shown) on which a predetermined pattern is formed, thereby forming a wiring 32a.
  • a silicon oxide film 33 is formed to cover the wiring 32a.
  • the silicon oxide film 33 for example, an NSG film is formed by a plasma CVD method using TEOS as a source gas. Also silicon oxide film The thickness of 33 is, for example, 2200 nm.
  • the surface of the silicon oxide film 33 is planarized by polishing, for example, by the CMP method. Then, for example, in the CVD device
  • the surface of the silicon oxide film 33 is nitrided by performing plasma annealing using plasma. This plasma annealing is performed at 350 ° C. for 4 minutes, for example.
  • a silicon oxide film 34 having a thickness of, for example, about lOOnm is formed on the silicon oxide film 33.
  • an NSG film is formed by a plasma CVD method using TEOS as a source gas.
  • a process using N 2 O plasma in a CVD apparatus for example, a plasma CVD method using TEOS as a source gas.
  • the surface of the silicon oxide film 33 is nitrided. This plasma annealing is performed at 350 ° C. for 2 minutes, for example.
  • the silicon oxide films 34 and 33 are patterned to reach the wiring 32a. Hole 35 is formed. Thereafter, a TiN film having a thickness of about 50 nm is formed as a barrier metal film (not shown) on the entire surface by, eg, PVD. Subsequently, a tungsten film having a thickness of about 650 nm is formed on the entire surface by, eg, CVD. Next, the tungsten film and the TiN film are polished by CMP, for example, until the silicon oxide film 34 is exposed.
  • the wiring 37 is formed by, for example, the PVD method.
  • an AlCu alloy film having a thickness of 500 nm and a TiN film having a thickness of 15 Onm are sequentially formed and patterned.
  • a silicon oxide film 38 covering the wiring 37 is formed.
  • the silicon oxide film 38 for example, an NSG film is formed by a plasma CVD method using TEOS as a source gas.
  • the thickness of the silicon oxide film 38 is, for example, about lOOnm.
  • the surface of the chemical film 38 is nitrided. This plasma annealing is performed at 350 ° C. for 2 minutes, for example.
  • a silicon nitride film 39 having a thickness of about 350 nm is formed on the silicon oxide film 38 by, eg, plasma CVD.
  • the silicon oxide film 38 and the silicon nitride film 39 function as a passivation film.
  • a resist mask (not shown) on which a predetermined pattern is formed. ) Is used to pattern the silicon nitride film 39 and the silicon oxide film 38, thereby forming an opening 40 that exposes part of the wiring 37 in the node 104. In this patterning, the TiN film constituting the wiring 37 is also removed.
  • a protective film 41 having a thickness of about 3 ⁇ m is formed on the silicon nitride film 39 by applying photosensitive polyimide. Subsequently, an opening 42 exposing the opening 40 is formed in the node 104 by exposing and developing the protective film 41.
  • heat treatment is performed at 310 ° C for 40 minutes in a horizontal furnace.
  • nitrogen is supplied at a flow rate of 100 liters Z.
  • the protective film 41 made of photosensitive polyimide is cured.
  • the barrier film 1062 exists on the silicon oxide films 1060 and 1061, and the NORA film 1062 is the water in the silicon oxide films 1060 and 1061. Inhibits upward withdrawal of minutes. For this reason, moisture tends to be released through the contact hole 1068, thereby inhibiting the formation of the rare metal film and the tungsten film.
  • 6A to 6B are sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the second embodiment of the present invention in the order of steps.
  • the processes up to the formation of the silicon oxide film 26 are performed as shown in FIG. 3P.
  • the silicon oxide film 26 and the barrier film 25 are polished by, eg, CMP, until the surface of the wiring 24a is exposed. Then, for example, N O in a CVD device
  • the surface of the silicon oxide film 26 is nitrided by plasma annealing using plasma. To do. This plasma annealing is performed at 350 ° C. for 4 minutes, for example. In this plasma annealing, the silicon oxide film 26 is also dehydrated.
  • a barrier film 27 is formed on the wiring 24 a, the noria film 25 and the silicon oxide film 26.
  • the noria film 27 for example, an acid aluminum film having a thickness of about 50 nm is formed by the PVD method.
  • a structure similar to that of the embodiment can be obtained.
  • the surface force of the silicon oxide film 29 can also be desorbed. For this reason, the same effect as the first embodiment can be obtained.
  • FIG. 8 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to a third embodiment of the present invention.
  • a silicon oxide film 61 is formed between adjacent wirings 32a, and a noria film 62 is formed on the silicon oxide film 61 and the wirings 32a.
  • a silicon oxide film 63 is formed on the noria film 62. That is, instead of the silicon oxide film 33 in the first embodiment, a silicon oxide film 61, a noria film 62, and a silicon oxide film 63 are formed.
  • a ferroelectric memory In manufacturing such a ferroelectric memory according to the third embodiment, first, processing up to the formation of the wiring 32a is performed in the same manner as in the first embodiment. Next, a silicon oxide film 61 that covers the wiring 32a is formed, and flattened by, for example, CMP until the wiring 32a is exposed.
  • the silicon oxide film 61 for example, an NSG film is formed by a plasma CVD method using TEOS as a source gas. Then, for example, a brazing using N 2 O plasma in a CVD apparatus.
  • the surface of the silicon oxide film 61 is nitrided by performing Zumanealing.
  • the noria film 62 is formed on the wiring 32a.
  • an aluminum oxide film is formed by the PVD method.
  • a silicon oxide film 63 is formed on the noria film 62, and a flat film is formed.
  • an NSG film is formed by a plasma CVD method using TEOS as a source gas. After that, for example, using a plasma with NO plasma
  • the surface of the silicon oxide film 63 is nitrided by performing Zumanealing.
  • the processing after the formation of the silicon oxide film 34 is performed.
  • the flat barrier film 62 since the flat barrier film 62 is added, it is possible to prevent the intrusion of moisture more reliably as compared with the first embodiment. Further, since the barrier film 62 is in contact with the surface of the wiring 32a, the moisture in the silicon oxide films 63 and 34 can release the surface force of the silicon oxide film 34 when the conductor plug 36 is formed. Therefore, the formation of the conductor plug 36 is not hindered.
  • FIG. 9 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to a fourth embodiment of the present invention.
  • a silicon oxide film 61, a noria film 62, and a silicon oxide film 63 are formed instead of the silicon oxide film 33 in the second embodiment. Therefore, the effect of the third embodiment can be obtained together with the effect of the second embodiment.
  • the barrier film is not limited to an acid-aluminum film, and can prevent at least diffusion of hydrogen or water, such as a metal oxide film or a metal nitride film.
  • Any film may be used.
  • a titanium oxide film, an A1 nitride film, an A1 oxynitride film, a Ta oxide film, a Ta nitride film, a Zr oxide film, and a Si oxynitride film can be used. Since the metal oxide film is dense, it is possible to reliably prevent hydrogen diffusion even when the metal oxide film is relatively thin. Therefore, from the viewpoint of miniaturization, it is preferable to use a metal oxide as the noria film.
  • the crystal structure of the substance constituting the ferroelectric film is not limited to the bevelskite structure, and may be, for example, a Bi layer structure.
  • the composition of the material constituting the ferroelectric film is not particularly limited.
  • the acceptor element may contain Pb (lead), Sr (strontium), Ca (calcium), Bi (bismuth), Ba (barium), Li (lithium) and Z or Y (yttrium).
  • Ti titanium
  • Zr zirconium
  • Hf hafnium
  • V vanadium
  • Ta tantalum
  • W tungsten
  • M n manganese
  • A1 aluminum
  • Contains Bi bismuth
  • Z or Sr sinrontium
  • the chemical formula of the substance constituting the ferroelectric film is, for example, Pb (Zr, Ti) 2 O, (Pb, Ca)
  • Power is not limited to these.
  • Si may be added to these.
  • the present invention is not limited to application to a ferroelectric memory, but may be applied to, for example, DRAM.
  • a ferroelectric film for example, a high dielectric film such as (BaSr) TiO film (BST film), SrTiO film (STO film), TaO film, etc.
  • the high dielectric film is a dielectric film having a relative dielectric constant higher than that of silicon dioxide.
  • the composition of the upper electrode and the lower electrode is not particularly limited.
  • the bottom electrode may also be configured with, for example, Pt (platinum), Ir (iridium), Ru (ruthenium), Rh (rhodium), Re (rhenium), Os (osmium) and Z or Pd (palladium) forces. It may be composed of these acids.
  • the layer below the noble metal cap film of the upper electrode may be composed of, for example, an oxide of Pt, Ir, Ru, Rh, Re, Os and Z or Pd. Further, the upper electrode may be configured by laminating a plurality of films.
  • the structure of the ferroelectric memory cell is not limited to the 1T1C type, but may be the 2T2C type.
  • the ferroelectric capacitor itself may be configured to serve both as a force storage unit and a switching unit.
  • the structure is such that a ferroelectric capacitor is formed instead of the gate electrode of the MOS transistor. That is, a ferroelectric capacitor is formed on a semiconductor substrate via a gate insulating film.
  • the method for forming the ferroelectric film is not particularly limited.
  • sol-gel method organometallic decomposition (MOD) method, CSD (Chemical Solution Deposition) method, chemical vapor deposition (CV D) method, epitaxial growth method, sputtering method, MOCVD (Metal Organic Chemical Vapor Deposition) Laws can be adopted.
  • MOD organometallic decomposition
  • CSD Chemical Solution Deposition
  • CV D chemical vapor deposition
  • epitaxial growth method sputtering method
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the structure of the ferroelectric capacitor is a planar structure. Force Use ferroelectric capacitors with a stack structure!
  • a high barrier performance can be obtained because the noria layer having a flat surface is formed.
  • the barrier layer since the barrier layer directly covers the first wiring, the barrier layer may prevent moisture from separating from the interlayer insulating film located between the second wiring and the first wiring. Absent. Therefore, the electrical connection between the first wiring and the second wiring can be kept in a good state.
  • a barrier film third noria film

Abstract

　半導体基板（１）の上方に、強誘電体キャパシタを形成した後、配線（２４ａ）を形成する。配線（２４ａ）を覆うバリア膜（２５）を形成する。隣り合う配線（２４ａ）間の隙間を埋めるシリコン酸化膜（２６）を形成する。ＣＭＰ法により、バリア膜（２５）の表面が露出するまでシリコン酸化膜（２６）を研磨する。バリア膜（２５）及びシリコン酸化膜（２６）上にバリア膜（２７）を形成する。バリア膜（２５、２７）としては、酸化アルミニウム膜を形成する。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及び その製造方法に関する。
背景技術
[0002] 近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘 電体メモリ（FeRAM)の開発が進められている。強誘電体メモリは、電源を切っても 保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、 低消費電力を実現できることから特に注目されている。
[0003] 強誘電体キャパシタを構成する強誘電体膜としては、残留分極量が大きな PZT(P b (Zr, Ti) 0 )膜、及び SBT(SrBi Ta O )膜等のぺロブスカイト結晶構造を有する
3 2 2 9
強誘電体酸ィ匕物が主として用いられている。 PZT膜の残留分極量は、 10〜30 C Zcm2程度である。但し、強誘電体膜の特性 (残留分極量及び誘電率等）は水分に より劣化しやすい。強誘電体メモリには、水との親和性が高いシリコン酸ィ匕膜等が層 間絶縁膜として用いられており、また、強誘電体メモリの製造過程では、層間絶縁膜 及び金属配線に対する熱処理が行われる。そして、外部から侵入し層間絶縁膜中に 存在する水分が、この熱処理の際に水素と酸素とに分解され、水素が強誘電体膜中 の酸素原子と反応してしまう。この結果、強誘電体膜に酸素欠陥が生じ、結晶性が低 下して特性が劣化してしまうのである。また、強誘電体メモリの長期間の使用によって も同様の現象が発生する。
[0004] このような水分の侵入及び水素の拡散に伴う特性の劣化は、強誘電体キャパシタ だけでなぐ半導体装置中のトランジスタ等の他の素子においても生じることがある。
[0005] そこで、従来、水分の侵入及び水素の拡散等の防止を目的として、強誘電体キヤ パシタの上方にアルミニウム酸ィ匕膜が形成されている。例えば、強誘電体キャパシタ を直接包み込むようにアルミニウム酸ィ匕膜を形成する技術がある。また、強誘電体キ ャパシタの上方に位置する配線層の更に上方にアルミニウム酸ィ匕膜を形成する技術 もある。これらの技術は、例えば特許文献 1〜5に記載されている。
[0006] し力しながら、上記の従来技術によっても強誘電体特性が十分に確保されていると はいえない。
[0007] 特許文献 1 :特開 2003— 197878号公報
特許文献 2：特開 2001— 68639号公報
特許文献 3 :特開 2003— 174145号公報
特許文献 4：特開 2002— 176149号公報
特許文献 5 :特開 2003— 100994号公報
発明の開示
[0008] 本発明の目的は、強誘電体キャパシタの特性を十分に確保することができる半導 体装置及びその製造方法を提供することにある。
[0009] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明 の諸態様に想到した。
[0010] 本願発明に係る半導体装置には、半導体基板の上方に形成され、下部電極、強誘 電体膜及び上部電極を備えた強誘電体キャパシタが設けられて ヽる。前記強誘電体 キャパシタの上方に、前記上部電極又は前記下部電極の少なくとも一方にその一部 が接続された第 1の配線が形成されている。前記第 1の配線を直接覆い、水素又は 水分の拡散を防止する表面が平坦なバリア層が設けられている。前記バリア層上に 層間絶縁膜が形成されている。前記層間絶縁膜上に、その一部が前記第 1の配線に 接続された第 2の配線が形成されて 、る。
[0011] 本発明に係る半導体装置の製造方法では、半導体基板の上方に、下部電極、強 誘電体膜及び上部電極を備えた強誘電体キャパシタを形成した後、前記強誘電体 キャパシタの上方に、前記上部電極又は前記下部電極の少なくとも一方にその一部 が接続される第 1の配線を形成する。次に、前記第 1の配線を直接覆い、水素又は 水分の拡散を防止する表面が平坦なバリア層を形成する。次いで、前記バリア層上 に層間絶縁膜を形成する。そして、前記層間絶縁膜上に、その一部が前記第 1の配 線に接続される第 2の配線を形成する。
図面の簡単な説明 [図 1]図 1は、参考例に係る強誘電体メモリ（半導体装置)の構造を示す断面図である 圆 2A]図 2Aは、本発明の第 1の実施形態に係る強誘電体メモリを示す平面図である 圆 2B]図 2Bは、本発明の第 1の実施形態に係る強誘電体メモリを示す断面図である 圆 3A]図 3Aは、本発明の第 1の実施形態に係る強誘電体メモリの製造方法を示す 断面図である。
[図 3B]図 3Bは、図 3Aに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3C]図 3Cは、図 3Bに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3D]図 3Dは、図 3Cに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3E]図 3Eは、図 3Dに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3F]図 3Fは、図 3Eに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3G]図 3Gは、図 3Fに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3H]図 3Hは、図 3Gに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 31]図 31は、図 3Hに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3J]図 3Jは、図 31に引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3K]図 3Kは、図 3Jに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3L]図 3Lは、図 3Kに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3M]図 3Mは、図 3Lに引き続き、強誘電体メモリの製造方法を示す断面図である
[図 3N]図 3Nは、図 3Mに引き続き、強誘電体メモリの製造方法を示す断面図である
[図 30]図 30は、図 3Nに引き続き、強誘電体メモリの製造方法を示す断面図である
[図 3P]図 3Pは、図 30に引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3Q]図 3Qは、図 3Pに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3R]図 3Rは、図 3Qに引き続き、強誘電体メモリの製造方法を示す断面図である。 [図 3S]図 3Sは、図 3Rに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3T]図 3Tは、図 3Sに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3U]図 3Uは、図 3Tに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3V]図 3Vは、図 3Uに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3W]図 3Wは、図 3Vに引き続き、強誘電体メモリの製造方法を示す断面図である
[図 3X]図 3Xは、図 3Wに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 3Y]図 3Yは、図 3Xに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 4]図 4は、図 3Rと同じぐ図 3Qに引き続き、強誘電体メモリの製造方法を示す断 面図である。
[図 5A]図 5Aは、第 1の実施形態における水分の離脱経路を示す図である。
[図 5B]図 5Bは、参考例における水分の離脱経路を示す図である。
[図 6A]図 6Aは、本発明の第 2の実施形態に係る強誘電体メモリの製造方法を示す 断面図である。
[図 6B]図 6Bは、図 6Aに引き続き、強誘電体メモリの製造方法を示す断面図である。
[図 7]図 7は、本発明の第 2の実施形態に係る強誘電体メモリを示す断面図である。
[図 8]図 8は、本発明の第 3の実施形態に係る強誘電体メモリを示す断面図である。
[図 9]図 9は、本発明の第 4の実施形態に係る強誘電体メモリを示す断面図である。 発明を実施するための最良の形態
[0013] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
[0014] (参考例）
先ず、参考例について説明する。この参考例は、本願発明者が本発明に至る過程 で想到した技術である。図 1は、参考例に係る強誘電体メモリ（半導体装置)の構造を 示す断面図である。
[0015] 図 1に示すように、シリコン基板等の半導体基板 1010上に、素子領域を画定する 素子分離領域 1012が形成されている。素子分離領域 1012により画定された素子 領域内に、ゥヱル 1014a及び 1014bが形成されている。
[0016] ゥエル 1014a及び 1014b上に、ゲート絶縁膜 1016を介してゲート電極（ゲート配 線） 1018が形成されている。ゲート電極 1018は、例えば、ポリシリコン膜上に、タン ダステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。 ゲート電極 1018上に、シリコン酸ィ匕膜等の絶縁膜 1019が形成されている。ゲート電 極 1018及び絶縁膜 1019の側方に、サイドウォール絶縁膜 1020が形成されている
[0017] ゥエル 1014a及び 1014bの表面には、平面視でゲート電極 1018を挟むようにして ソース Zドレイン拡散層 1022が形成されている。このように、ゲート電極 1018とソー ス Zドレイン拡散層 1022とを有するトランジスタ 1024が構成されている。トランジスタ 1024のゲート長は、 f列えば、 0. 35 111又は0. 11〜0. 18 mである。
[0018] 更に、トランジスタ 1024を覆う SiON膜 1025及びシリコン酸化膜 1026が順次積層 されている。 SiON膜 1025の厚さは、例えば 200nmであり、シリコン酸化膜 26の厚 さは、例えば 600nmである。 SiON膜 1025及びシリコン酸ィ匕膜 1026から層間絶縁 膜 1027が構成されて 、る。層間絶縁膜 1027の表面は平坦化されて 、る。
[0019] 層間絶縁膜 1027上に、例えば膜厚が lOOnmのシリコン酸ィ匕膜 1034が形成され ている。平坦化された層間絶縁膜 1027上に形成されているため、シリコン酸ィ匕膜 10 34も平坦である。
[0020] シリコン酸化膜 1034上に、下部電極 1036が形成されている。下部電極 1036は、 例えば、膜厚が 20〜50nmの酸ィ匕アルミニウム膜 1036aと、その上に積層された膜 厚が 100〜200nmの Pt膜 1036bとから構成されて!、る。
[0021] 下部電極 1036上に、強誘電体膜 1038が形成されている。強誘電体膜 1038とし ては、例えば膜厚が 100〜250nmの PbZr Ti O膜 (PZT膜）が用いられている。
1 -Χ X 3
[0022] 強誘電体膜 1038上に、上部電極 1040が形成されている。上部電極 1040は、例 えば、膜厚が 25〜75nmの IrO膜 1040aと、その上に積層された膜厚が 150〜25
X
Onmの IrO膜 1040bとから構成されている。なお、 IrO膜 1040bの酸素の組成比
Y Y
Yは、 IrO膜 1040aの酸素の組成比 Xより高く設定されている。
X
[0023] 下部電極 1036、強誘電体膜 1038及び上部電極 4010から強誘電体キャパシタ 1
042が構成されている。
[0024] 強誘電体膜 1038及び上部電極 1040の上面及び側面を覆うようにバリア膜 1044 が形成されている。ノ リア膜 1044としては、例えば厚さが 20〜： LOOnmの酸化アルミ -ゥム (Al O )膜が用いられている。
2 3
[0025] バリア膜 1044は、水素及び水分の拡散を防止する機能を有する膜である。強誘電 体膜 1038に水素又は水分が達すると、強誘電体膜 1038を構成する金属酸化物が 水素又は水分により還元されてしまい、強誘電体キャパシタ 1042の電気特性が劣化 してしまう。強誘電体膜 1038及び上部電極 1040の上面及び側面を覆うようにバリア 膜 1044を形成することにより、強誘電体膜 1038に水素及び水分が達するのが抑制 されるため、強誘電体キャパシタ 1042の電気的特性の劣化を抑制することが可能と なる。
[0026] 更に、バリア膜 1044及び強誘電体キャパシタ 1042を覆うバリア膜 1046が形成さ れている。ノリア膜 1046としては、例えば膜厚が 20〜： LOOnmの酸化アルミニウム膜 が用いられている。ノ リア膜 1046は、ノ リア膜 1044と同様に、水素及び水分の拡散 を防止する機能を有する膜である。
[0027] ノリア膜 1046上に、例えば膜厚が 1500nmのシリコン酸ィ匕膜等の層間絶縁膜 10 48が形成されている。層間絶縁膜 1048の表面は、平坦化されている。
[0028] 層間絶縁膜 1048、バリア膜 1046、シリコン酸ィ匕膜 1034及び層間絶縁膜 1027に 、ソース Zドレイン拡散層 1022に達するコンタクトホール 1050a及び 1050bが形成 されている。また、層間絶縁膜 1048、 ノリア膜 1046及びバリア膜 1044に、上部電 極 1040に達するコンタクトホール 52aが形成されている。更に、層間絶縁膜 1048、 ノリア膜 1046及びバリア膜 1044に、下部電極 1036に達するコンタクトホール 1052 bが形成されている。
[0029] コンタクトホール 1050a及び 1050b内には、バリアメタル膜（図示せず）が形成され ている。このノリアメタル膜は、例えば、膜厚が 20nmの Ti膜と、その上に形成された 膜厚が 50nmの TiN膜とから構成されている。ノリアメタル膜のうち、 Ti膜はコンタクト 抵抗を低減するために形成され、 TiN膜は導体プラグ材料のタングステンの拡散を 防止するために形成されている。後述するコンタクトホールの夫々に形成されるバリ ァメタル膜についても、同様の目的で形成されている。
[0030] 更に、ノリアメタル膜が形成されたコンタクトホール 1050a及び 1050b内には、タン ダステンカもなる導体プラグ 1054a及び 1054bが夫々埋め込まれて!/、る。
[0031] 層間絶縁膜 1048上及びコンタクトホール 1052a内に、導体プラグ 1054aと上部電 極 1040とに電気的に接続された配線 1056aが形成されている。また、層間絶縁膜 1 048上及びコンタクトホール 1052b内に、下部電極 1036に電気的に接続された配 線 1056bが形成されている。更に、層間絶縁膜 1048上に、導体プラグ 1054bに電 気的に接続された配線 1056cが形成されている。配線 1056a、 1056b及び 1056c ( 第 1金属配線層 1056)は、例えば、膜厚が 150nmの TiN膜と、その上に形成された 膜厚が 550nmの AlCu合金膜と、その上に形成された膜厚が 5nmの Ti膜と、その上 に形成された膜厚が 150nmの TiN膜と力も構成されて 、る。
[0032] このように、トランジスタ 1024のソース Zドレイン拡散層 1022と強誘電体キャパシタ 1042の上部電極 1040と力 導体プラグ 1054a及び配線 1056aを介して電気的に 接続され、 1つのトランジスタ 1024及び 1つの強誘電体キャパシタ 1042を有する Fe RAMの 1T1C型メモリセルが構成されている。図示しないが、複数のメモリセル力Fe RAMチップのメモリセル領域に配列されている。
[0033] 更に、配線 1056a、 1056b及び 1056cの上面及び側面を覆うバリア膜 1058が形 成されている。ノ リア膜 1058としては、例えば厚さが 20nmの酸ィ匕アルミニウム膜が 用いられている。
[0034] ノ リア膜 1058は、ノ リア膜 1044及び 1046と同様に、水素及び水分の拡散を防止 する機能を有する膜である。また、ノ リア膜 1058は、プラズマによるダメージを抑える ためにも用いられている。
[0035] ノ リア膜 1058上に、例えば膜厚が 2600nmのシリコン酸化膜 1060が形成されて いる。シリコン酸ィ匕膜 1060の表面は、平坦化されている。シリコン酸ィ匕膜 60の配線 1 056a, 1056b及び 1056c上での厚さは、例えば lOOOnmである。
[0036] シリコン酸ィ匕膜 1060上に、例えば膜厚が lOOnmのシリコン酸ィ匕膜 1061が形成さ れている。平坦ィ匕されたシリコン酸ィ匕膜 1060上に形成されているため、シリコン酸ィ匕 膜 1061も平坦である。
[0037] シリコン酸ィ匕膜 1061上に、ノ リア膜 1062が形成されている。ノ リア膜 1062として は、例えば膜厚が 20〜70nmの酸化アルミニウム膜が用いられている。平坦なシリコ ン酸ィ匕膜 1061上に形成されているため、バリア膜 1062も平坦である。
[0038] ノリア膜 1062は、ノリア膜 1044、 1046及び 1058と同様に、水素及び水分の拡 散を防止する機能を有する膜である。更に、ノリア膜 1062は平坦であるため、ノリア 膜 1044、 1046及び 1058と比較して、極めて良好なカバレッジ (被覆性)で形成され ている。従って、更に確実に水素及び水分の拡散を防止することができる。なお、バ リア膜 1062は、強誘電体キャパシタ 1042を有する複数のメモリセルが配列された F eRAMチップのメモリセル領域のみならず、周辺回路領域等を含む FeRAMチップ の全面にわたって形成されている。
[0039] ノ リア膜 1062上に、例えば膜厚が 50〜： LOOnmのシリコン酸化膜 1064が形成さ れている。
[0040] ノ リア膜 1058、シリコン酸ィ匕膜 1060、シリコン酸ィ匕膜 1061、 ノ リア膜 1062及びシ リコン酸ィ匕膜 1064から層間絶縁膜 1066が構成されている。
[0041] 層間絶縁膜 1066には、配線 1056cに達するコンタクトホール 1068が形成されて いる。
[0042] コンタクトホール 1068内には、ノ リアメタル膜（図示せず）が形成されている。このバ リアメタル膜は、例えば、膜厚が 20nmの Ti膜と、その上に形成された膜厚が 50nm の TiN膜とから構成されている。なお、 Ti膜を形成せずに、 TiN膜のみからバリアメタ ル膜を構成してもよい。
[0043] ノリアメタル膜が形成されたコンタクトホール 1068内には、タングステン力もなる導 体プラグ 1070が埋め込まれて!/、る。
[0044] 層間絶縁膜 1066上に、配線 1072aが形成されている。また、層間絶縁膜 1066上 に、導体プラグ 1070に電気的に接続された配線 1072bが形成されている。配線 10 72a及び 1072b (第 2金属配線層 1072)は、例えば、膜厚が 50nmの TiN膜と、その 上に形成された膜厚が 500nmの AlCu合金膜と、その上に形成された膜厚が 5nm の Ti膜と、その上に形成された膜厚が 150nmの TiN膜とから構成されている。
[0045] 更に、配線 1072a及び 1072bを覆うシリコン酸化膜 1074が形成されている。シリコ ン酸化膜 1074の厚さは、例えば 2200nmである。シリコン酸化膜 1074の表面は、 平坦化されている。 [0046] シリコン酸ィ匕膜 1074上に、例えば膜厚が lOOnmのシリコン酸ィ匕膜 1076が形成さ れている。平坦ィ匕されたシリコン酸ィ匕膜 1074上に形成されているため、シリコン酸ィ匕 膜 1076も平坦である。
[0047] シリコン酸ィ匕膜 1076上に、ノ リア膜 1078が形成されて ヽる。ノ リア膜 1078として は、例えば膜厚が 20〜： LOOnmの酸化アルミニウム膜が用いられている。平坦なシリ コン酸ィ匕膜 1076上に形成されているため、バリア膜 1078も平坦である。
[0048] ノ リア膜 1078は、ノ リア膜 1044、 1046、 1058及び 1062と同様に、水素及び水 分の拡散を防止する機能を有する膜である。更に、バリア膜 1078は平坦であるため 、 ノ リア膜 1062と同様に、ノ リア膜 1044、 1046及び 1058と it較して、極めて良好 なカバレッジ (被覆性)で形成されている。従って、更に確実に水素及び水分の拡散 を防止することができる。なお、ノ リア膜 1078は、ノ リア膜 1062と同様に、強誘電体 キャパシタ 1042を有する複数のメモリセルが配列された FeRAMチップのメモリセル 領域のみならず、周辺回路領域等を含む FeRAMチップの全面にわたって形成され ている。
[0049] ノ リア膜 1078上に、例えば膜厚が lOOnmのシリコン酸化膜 1080が形成されてい る。
[0050] シリコン酸化膜 1074、シリコン酸化膜 1076、 ノ リア膜 1078及びシリコン酸化膜 10
80から層間絶縁膜 1082が構成されて 、る。
[0051] 層間絶縁膜 1082には、夫々配線 1072a及び 1072bに達するコンタクトホール 10
84a及び 1084b力形成されて!ヽる。
[0052] コンタクトホール 1084a及び 1084b内には、ノ リアメタル膜（図示せず）が形成され ている。このノ リアメタル膜は、例えば、膜厚が 20nmの Ti膜と、その上に形成された 膜厚が 50nmの TiN膜とから構成されている。なお、 Ti膜を形成せずに、 TiN膜のみ からバリアメタル膜を構成してもよ!/ヽ。
[0053] ノ リアメタル膜が形成されたコンタクトホール 1084a及び 1084b内には、タンダステ ンカもなる導体プラグ 1086a及び 1086bが夫々埋め込まれている。
[0054] 層間絶縁膜 1082上に、導体プラグ 1086aに電気的に接続された配線 1088a、及 び導体プラグ 1086bに電気的に接続された配線 (ボンディンクパッド） 1088bが形成 されている。配線 1088a及び 1088b (第 3金属配線層 1088)は、例えば、膜厚が 50 nmの TiN膜と、その上に形成された膜厚が 500nmの AlCu合金膜と、その上に形 成された膜厚が 150nmの TiN膜と力も構成されて 、る。
[0055] 更に、配線 1088a及び 1088bを覆うシリコン酸化膜 1090が形成されている。シリコ ン酸化膜 1090の厚さは、例えば 100〜300nmである。シリコン酸ィ匕膜 1090上に、 例えば膜厚が 350nmのシリコン窒化膜 1092が形成されている。シリコン窒化膜 109 2上に、例えば膜厚が 2〜6 mのポリイミド榭脂膜 1094が形成されている。
[0056] ポリイミド榭脂膜 1094、シリコン窒化膜 1092、及びシリコン酸ィ匕膜 1090には、配 線 (ボンディングパッド） 1088bに達する開口部 1096が形成されている。即ち、シリコ ン窒化膜 1092及びシリコン酸ィ匕膜 1090に、配線 (ボンディングパッド） 1088bに達 する開口部 1096aが形成されている。更に、ポリイミド榭脂膜 1094に、開口部 1096 aを含む領域に、開口部 1096bが形成されている。
[0057] 配線 (ボンディングパッド） 1088bには、開口部 1096を介して、外部回路（図示せ ず)が電気的に接続される。
[0058] このようにして、参考例に係る半導体装置が構成されている。
[0059] このような半導体装置では、バリア膜 1044、 1046及び 1058の他に、平坦でカバ レツジ (被覆性）が良好なノ リア膜 1062及び 1078が形成されているため、より確実 に水素及び水分をバリアし、水素及び水分が強誘電体膜 1038に達するのを防止す ることができる。即ち、例えバリア膜 1062及び 1078の双方に欠陥が生じていたとし ても、ほとんどの場合、それらの位置は互いにずれているため、少なくとも一方のバリ ァ膜により水素及び水分の侵入を防止することができる。
[0060] し力し、このような参考例においては、導体プラグ 1070、 1086a及び 1086bの形 成の際に、ノ リアメタル膜及びタングステン膜に不良が生じることがあることが判明し た。この要因について検討したところ、ノ リアメタル膜及びタングステン膜の形成の際 に行われる約 400°Cの高温プロセスの際に、ノ リア膜 1062又は 1078の下に形成さ れているシリコン酸化膜 1060、 1061、 1074及び 1076から排出された水分力 コン タクトホール 1068、 1084a及び 1084bの側壁に付着して残存していることを見出し [0061] シリコン酸ィ匕膜 1060、 1061、 1074及び 1076には、 TEOS (Tetra— EthyHDrtho— Silicate)を原料ガスとするプラズマ CVD法により形成した NSG (Non- Silicate- Glass) 膜を用いることが好ましいが、この膜中には水分が残留している。そして、その後の高 温プロセスの際に、水分が膜中から離脱しょうとする。しかし、上述の参考例では、シ リコン酸ィ匕膜 1060、 1061、 1074又は 1076上にノリア膜 1062又は 1078力存在し ているため、水分は上方に抜け出すことができず、コンタクトホール 1068、 1084a又 は 1084bの側壁力も抜け出そうとして集中する。そして、側壁まで迪り着いたものの 完全に外方に離脱することができな力つた水分がコンタクトホールの側壁又はその内 部に残ってしまう。このため、ノリアメタル膜及びタングステン膜の成長が阻害されて いるのである。
[0062] そこで、本願発明者が更に検討を重ねた結果、以下のような実施形態に想到した。
[0063] (第 1の実施形態）
ここで、本発明の第 1の実施形態について説明する。図 2Aは、本発明の第 1の実 施形態に係る強誘電体メモリ（半導体装置)を示す平面図であり、図 2Bは、同じく強 誘電体メモリを示す断面図である。
[0064] 図 2A及び図 2Bに示すように、第 1の実施形態に係る強誘電体メモリは、メモリセル 部 101、ロジック回路部 102、周辺回路部 103及びパッド部 104に区画されている。 図 2A及び図 2Bでは、便宜上、これらを一方向に並ばせている力 これらが一方向 に並んでいる必要はなぐまた、各部には、より多くの素子等が設けられている。
[0065] 本実施形態においては、シリコン基板等の半導体基板 1上に、素子領域を画定す る素子分離領域 2が形成されている。素子分離領域 2により画定された素子領域内 に、ゥエル laが形成されている。ゥエル laの導電型は、その上に形成しょうとする素 子に応じて任意に選択することができる。
[0066] ゥエル la上に、ゲート絶縁膜 3を介してゲート電極 (ゲート配線) 4が形成されている 。ゲート電極 4は、例えば、ポリシリコン膜上に、タングステンシリサイド膜等の金属シリ サイド膜が積層されたポリサイド構造を有している。ゲート電極 4上に、シリコン酸ィ匕膜 等のキャップ絶縁膜 5が形成されて 、る。ゲート電極 4及びキャップ絶縁膜 5の側方に 、サイドウォール絶縁膜 6が形成されている。 [0067] ゥヱル laの表面には、平面視でゲート電極 4を挟むようにして、 LDD構造のソース Zドレイン拡散層が形成されている。ソース Zドレイン拡散層には、低濃度拡散層 7 及び高濃度拡散層 8が形成されている。このように、ゲート電極 4と LDD構造のソー ス Zドレイン拡散層とを有するトランジスタが構成されている。トランジスタが Nチヤネ ル MOSトランジスタである場合、ゥエル laにはホウ素（B)が導入され、低濃度拡散層 7にはリン (P)が導入され、高濃度拡散層 8には砒素 (As)が導入される。
[0068] 更に、トランジスタを覆う SiON膜 9及びシリコン酸ィ匕膜 10が順次積層されている。
シリコン酸ィ匕膜 10の表面は平坦化されている。シリコン酸ィ匕膜 10上にシリコン酸ィ匕膜 11及びバリア膜 12が順次積層されている。
[0069] ノ リア膜 12上に下部電極 13aが形成されている。下部電極 13a上に強誘電体膜 1 4aが形成されている。更に、強誘電体膜 14a上に上部電極 15aが形成されている。 そして、下部電極 13a、強誘電体膜 14a及び上部電極 15aから強誘電体キャパシタ 1 042が構成されている。
[0070] 強誘電体膜 14a及び上部電極 15aの上面及び側面を覆うようにバリア膜 16が形成 されている。バリア膜 16は、水素及び水分の拡散を防止する機能を有する膜である。 強誘電体膜 14aに水素又は水分が達すると、強誘電体膜 14aを構成する金属酸ィ匕 物が水素又は水分により還元されてしま 、、強誘電体キャパシタの電気特性が劣化 してしまう。強誘電体膜 14a及び上部電極 15aの上面及び側面を覆うようにバリア膜 16を形成することにより、強誘電体膜 14aに水素及び水分が達するのが抑制される ため、強誘電体キャパシタの電気的特性の劣化を抑制することが可能となる。
[0071] 更に、ノリア膜 16及び強誘電体キャパシタを覆うバリア膜 17が形成されている。バ リア膜 17は、バリア膜 16と同様に、水素及び水分の拡散を防止する機能を有する膜 である。
[0072] ノリア膜 17上に、シリコン酸ィ匕膜等の層間絶縁膜 18が形成されている。層間絶縁 膜 18の表面は、平坦ィ匕されている。
[0073] 層間絶縁膜 18、 バリア膜 17、 バリア膜 12、シリコン酸ィ匕膜 11、シリコン酸ィ匕膜 10及 び SiON膜 9に、ソース Zドレイン拡散層の高濃度拡散層 8に達するコンタクトホール 20が形成されている。また、層間絶縁膜 18、 ノリア膜 17及びバリア膜 16に、上部電 極 15aに達するコンタクトホール 23tが形成されている。更に、層間絶縁膜 18、 ノ リア 膜 17及びバリア膜 16に、下部電極 13aに達するコンタクトホール 23bが形成されて いる。
[0074] コンタクトホール 23t及び 23b内には、バリアメタル膜（図示せず）が形成されている 。このノ リアメタル膜は、例えば Ti膜とその上に形成された TiN膜とから構成されてい る。ノ リアメタル膜のうち、 Ti膜はコンタクト抵抗を低減するために形成され、 TiN膜は 導体プラグ材料のタングステンの拡散を防止するために形成されて 、る。後述するコ ンタクトホールの夫々に形成されるバリアメタル膜についても、同様の目的で形成さ れている。
[0075] 更に、ノ リアメタル膜が形成されたコンタクトホール 23t及び 23b内には、タンダステ ンカ なる導体プラグ 21が埋め込まれている。
[0076] 層間絶縁膜 18上、コンタクトホール 23t内及びコンタクトホール 23b内に配線 24a ( 第 1の配線）が形成されている。配線 24aの一部は、高濃度拡散層 8に接続された導 体プラグ 21と上部電極 15aとを電気的に接続して 、る。
[0077] このように、トランジスタの高濃度拡散層 8と強誘電体キャパシタの上部電極 14aと 1S 配線 24aの一部を介して電気的に接続され、 1つのトランジスタ及び 1つの強誘 電体キャパシタを有する FeRAMの 1T1C型メモリセルが構成されている。なお、図 示しな 、が、複数のメモリセルが FeRAMチップのメモリセル領域に配列されて!、る。
[0078] 更に、配線 24aの上面及び側面を覆うバリア膜 25が形成されている。ノ リア膜 25は 配線 24aに倣って形成されているため、配線 24a間には凹凸が存在する。本実施形 態では、この凹凸を埋めるようにしてシリコン酸ィ匕膜 26が形成されている。バリア膜 2 5及びシリコン酸ィ匕膜 26の表面は坦ィ匕されている。
[0079] ノ リア膜 25及びシリコン酸ィ匕膜 26上に、ノ リア膜 27が形成されている。ノ リア膜 25 及びシリコン酸ィ匕膜 26が平坦ィ匕されているため、ノ リア膜 27も平坦である。バリア膜 27上に、シリコン酸ィ匕膜 28及び 29が順次積層されている。シリコン酸ィ匕膜 29の表面 は、平坦化されている。ノ リア膜 25及び 27からバリア層が構成されている。また、シリ コン酸ィ匕膜 28及び 29から層間絶縁膜が構成されている。
[0080] シリコン酸ィ匕膜 29、シリコン酸ィ匕膜 28、 ノ リア膜 27及びバリア膜 25には、配線 24a の一部に達するコンタクトホール 30が形成されている。コンタクトホール 30内には、 ノ リアメタル膜（図示せず）が形成されている。このノ リアメタル膜は、例えば Ti膜と、 その上に形成された TiN膜とから構成されている。なお、 Ti膜を形成せずに、 TiN膜 のみからバリアメタル膜を構成してもよ!/、。
[0081] ノ リアメタル膜が形成されたコンタクトホール 30内には、タングステンからなる導体 プラグ 31が埋め込まれて 、る。
[0082] シリコン酸ィ匕膜 28上に、一部が導体プラグ 31に接続された配線 32a (第 2の配線） が形成されている。更に、配線 32aを覆うシリコン酸ィ匕膜 33が形成されている。シリコ ン酸ィ匕膜 33の表面は、平坦化されている。シリコン酸ィ匕膜 33上に、シリコン酸ィ匕膜 3 4が形成されている。平坦化されたシリコン酸ィ匕膜 33上に形成されているため、シリコ ン酸ィ匕膜 34も平坦である。
[0083] シリコン酸ィ匕膜 34及び 33には、配線 32aの一部に達するコンタクトホール 35が形 成されている。コンタクトホール 35内には、バリアメタル膜（図示せず）が形成されて いる。このノ リアメタル膜は、例えば Ti膜と、その上に形成された TiN膜とから構成さ れている。なお、 Ti膜を形成せずに、 TiN膜のみからバリアメタル膜を構成してもよい
[0084] ノ リアメタル膜が形成されたコンタクトホール 35内には、タングステンからなる導体 プラグ 36が埋め込まれて!/、る。
[0085] シリコン酸ィ匕膜 34上に、導体プラグ 36に電気的に接続された配線 37が形成されて いる。
[0086] 更に、配線 37を覆うシリコン酸ィ匕膜 38が形成されている。シリコン酸ィ匕膜 38上にシ リコン窒化膜 39が形成されている。シリコン酸ィ匕膜 38及びシリコン窒化膜 39には、パ ッド部 104内の配線 37の一部を露出する開口部 40が形成されている。配線 37の開 口部 40から露出した部分はボンディンクパッドとして機能する。
[0087] シリコン窒化膜 39上にポリイミド榭脂膜 41が形成されている。ポリイミド榭脂膜 41に は、パッド部 104内で開口部 40に整合する開口部 42が形成されている。
[0088] そして、配線 37のボンディングパッドとして機能する部分には、開口部 42及び 41を 介して、外部回路（図示せず)が電気的に接続される。 [0089] なお、パッド部 104内では、配線及びコンタクトホールの一部がリング状に形成され ており、この部分は耐湿リング 42として機能する。
[0090] 次に、第 1の実施形態に係る半導体装置を製造する方法について説明する。図 3A 乃至図 3Yは、本発明の第 1の実施形態に係る強誘電体メモリ（半導体装置)の製造 方法を工程順に示す断面図である。
[0091] 先ず、図 3Aに示すように、シリコン基板等の半導体基板 1の表面に、素子領域を画 定する素子分離領域 2を形成する。次に、素子分離領域 2により画定された素子領 域内に、ゥエル laを形成する。次いで、ゥエル la上に、ゲート絶縁膜 3、ゲート電極 4 、キャップ絶縁膜 5、サイドウォール絶縁膜 6、低濃度拡散層 7及び高濃度拡散層 8を 備えたトランジスタを形成する。このとき、ゲート絶縁膜 3の厚さは、例えば 6〜7nm程 度とする。ゲート電極 4の構造は、例えば、厚さが 50nm程度のポリシリコン膜と、その 上に形成された厚さが 150nm程度のタングステンシリサイド膜等の金属シリサイド膜 とからなるポリサイド構造とする。キャップ絶縁膜 5としては、例えば厚さが 45nm程度 のシリコン酸ィ匕膜を形成する。また、ゲート長は、例えば 360nm程度とする。
[0092] その後、図 3Bに示すように、例えばプラズマ CVD法により、トランジスタを覆う SiO N膜 9を形成する。 SiON膜 9の厚さは、例えば 200nm程度とする。続いて、 SiON膜 9上に、例えば TEOSを原料ガスとするプラズマ CVD法により、シリコン酸ィ匕膜 (NS G膜） 10を形成する。シリコン酸ィ匕膜 10の厚さは、例えば 600nmとする。次に、シリコ ン酸ィ匕膜 10の表面を、例えば CMP法により 200nm程度研磨することにより、平坦ィ匕 する。
[0093] 次いで、図 3Cに示すように、シリコン酸ィ匕膜 10上に、例えば TEOSを原料ガスとす るプラズマ CVD法により、シリコン酸ィ匕膜 (NSG膜） 11を形成する。シリコン酸ィ匕膜 1 1の厚さは、例えば lOOnmとする。その後、シリコン酸ィ匕膜 11に対し、一酸化二窒素 (N O)又は窒素（N )雰囲気にて、例えば 650°C、 30分間の熱処理を行う。この結
2 2
果、シリコン酸ィ匕膜 11の脱水処理が行われると共に、シリコン酸ィ匕膜 11の表面が若 干窒化される。この熱処理中には、例えば窒素を 20リットル Z分の流量で供給する。
[0094] 続いて、シリコン酸ィ匕膜 11上にバリア膜 12を形成する。ノリア膜 12としては、例え ば厚さが 20nm程度の酸ィ匕アルミニウム膜を PVD法により形成する。次に、例えば R TA法により、 650°C、 60秒間の熱処理（ァニール処理）を行う。この熱処理中には、 例えば酸素を 2リットル Z分の流量で供給する。
[0095] 次いで、図 3Dに示すように、ノリア膜 12上に下部電極膜 13を形成する。下部電極 膜 13としては、例えば厚さが 155nm程度の Pt膜を PVD法により形成する。その後、 下部電極膜 13上に強誘電体膜 14を形成する。強誘電体膜 14としては、例えば厚さ 力 Sl50〜200nm程度の PZT膜を PVD法により形成する。続いて、例えば RTA法に より、 585°C、 90秒間の熱処理（ァニール処理）を行う。この熱処理中には、例えば酸 素を 0. 025リットル Z分の流量で供給する。
[0096] 次に、強誘電体膜 14上に、上部電極膜 15を形成する。上部電極膜 15の形成に当 たっては、例えば PVD法により IrO膜を形成した後、例えば PVD法により IrO膜上
X X
に IrO膜を形成する。 IrO膜及び IrO膜の厚さは、例えば、夫々 50nm程度、 200
Y X Y
nm程度とする。また、 IrO膜の形成と、 IrO膜の形成との間には、例えば RTA法に
X Y
より、 725°C、 20秒間の熱処理（ァニール処理）を行う。この熱処理中には、例えば酸 素を 0. 025リットル Z分の流量で供給する。
[0097] 次いで、図 3Eに示すように、レジストパターン（図示せず）を用いて上部電極膜 15 をパター-ングすることにより、上部電極 15aを形成する。その後、強誘電体膜 14〖こ 対し、 650°C、 60分間の回復ァニール処理を行う。この回復ァニール処理中には、 例えば酸素を 20リットル Z分の流量で縦型炉内に供給する。
[0098] 続、て、他のレジストパターン（図示せず）を用いて強誘電体膜 14をパターユング することにより、容量絶縁膜を形成する。本明細書では、この容量絶縁膜を強誘電体 膜 14aと表す。次に、強誘電体膜 14aに対し、 350°C、 60分間の回復ァニール処理 を行う。この回復ァニール処理中には、例えば酸素を 20リットル Z分の流量で縦型 炉内に供給する。
[0099] 次いで、図 3Fに示すように、上部電極 15a及び強誘電体膜 14aの上面及び側面を 覆うバリア膜 16を形成する。ノリア膜 16としては、例えば厚さが 50nm程度の酸ィ匕ァ ルミ二ゥム膜を PVD法により形成する。その後、例えば縦型炉内で、 550°C、 60分間 の回復ァニール処理を行う。この回復ァニール処理中には、例えば酸素を 20リットル Z分の流量で供給する。 [0100] 続、て、図 3Gに示すように、更に他のレジストパターン（図示せず）を用いて下部電 極膜 13及びバリア膜 16をパターユングすることにより、下部電極 13aを形成する。下 部電極 13a、強誘電体膜 14a及び上部電極 15aから強誘電体キャパシタが構成され る。次に、例えば縦型炉内で、 650°C、 60分間の回復ァニール処理を行う。この回復 ァニール処理中には、例えば酸素を 20リットル Z分の流量で供給する。次いで、強 誘電体キャパシタ及びバリア膜 16を覆うバリア膜 17を形成する。ノリア膜 17としては 、例えば厚さが 20nm程度の酸ィ匕アルミニウム膜を PVD法により形成する。その後、 例えば縦型炉内で、 550°C、 60分間の回復ァニール処理を行う。この回復ァニール 処理中には、例えば酸素を 20リットル Z分の流量で供給する。
[0101] 続いて、図 3Hに示すように、強誘電体キャパシタ及びバリア膜 17を完全に覆う層 間絶縁膜 18を形成する。層間絶縁膜 18としては、例えば TEOSを原料ガスとするプ ラズマ CVD法により、シリコン酸ィ匕膜 (NSG膜)を形成する。層間絶縁膜 18の厚さは 、例えば 1500nmとする。次に、層間絶縁膜 18の表面を、例えば CMP法により研磨 することにより、平坦化する。次いで、例えば CVD装置内で N Oプラズマを用いたプ
2
ラズマァニールを行うことにより、層間絶縁膜 18の表面を窒化する。このプラズマァ- ールは、例えば 350°Cで 2分間行う。
[0102] その後、図 31に示すように、所定のパターンが形成されたレジストマスク 19を用いて 、層間絶縁膜 18、バリア膜 17、バリア膜 12、シリコン酸ィ匕膜 11、シリコン酸ィ匕膜 10及 び SiON膜 9をパターユングすることにより、高濃度拡散層 8まで達するコンタクトホー ル 20を形成する。
[0103] 続いて、全面に、例えば PVD法により、厚さが 20nm程度の Ti膜及び厚さが 50nm 程度の TiN膜をバリアメタル膜 (図示せず)として順次形成する。次に、全面に、例え ば CVD法により、厚さが 500nm程度のタングステン膜を形成する。次いで、例えば CMP法によりタングステン膜、 TiN膜及び Ti膜を、層間絶縁膜 18が露出するまで研 磨する。この結果、コンタクトホール 20内にタングステン膜が残り、図 3Jに示すように 、このタングステン膜から導体プラグ 21が構成される。その後、例えば CVD装置内で N Oプラズマを用いたプラズマァニールを行うことにより、層間絶縁膜 18の表面を窒
2
化する。このプラズマァニールは、例えば 350°Cで 2分間行う。続いて、層間絶縁膜 1 8上に、例えばプラズマ CVD法により厚さが lOOnm程度の SiON膜 22を形成する。
[0104] 次に、図 3Kに示すように、所定のパターンが形成されたレジストマスク（図示せず） を用いて、 SiON膜 22、層間絶縁膜 18、 ノリア膜 17及びバリア膜 12をパターユング することにより、上部電極 15aまで達するコンタクトホール 23t及び下部電極 13aまで 達するコンタクトホール 23bを形成する。次いで、例えば縦型炉内で、 500°C、 60分 間の回復ァニール処理を行う。この回復ァニール処理中には、例えば酸素を 20リット ル Z分の流量で供給する。
[0105] その後、図 3Lに示すように、エッチングにより SiON膜 22を除去（エッチバック）する
[0106] 続いて、図 3Mに示すように、例えば PVD法により導体膜 24を形成する。導体膜 2 4の形成に当たっては、例えば、厚さが 150nmの TiN膜、厚さが 550nmの AlCu合 金膜、厚さが 5nmの Ti膜及び厚さが 150nmの TiN膜を順次形成する。
[0107] 次に、図 3Nに示すように、所定のパターンが形成されたレジストマスク（図示せず） を用いて、導体膜 24をパターユングすることにより、配線 24aを形成する。次いで、例 えば縦型炉内で、 350°C、 30分間の熱処理 (ァニール処理）を行う。この熱処理中に は、例えば酸素を 20リットル Z分の流量で供給する。
[0108] その後、図 30に示すように、配線 24aを覆うバリア膜 25を形成する。バリア膜 25と しては、例えば厚さが 20nm程度の酸ィ匕アルミニウム膜を PVD法により形成する。
[0109] 続いて、図 3Pに示すように、隣り合う配線 24a間の隙間を埋めるシリコン酸ィ匕膜 26 を形成する。シリコン酸ィ匕膜 26としては、例えば TEOSを原料ガスとするプラズマ CV D法により、 NSG膜を形成する。
[0110] 次に、図 3Qに示すように、例えば CMP法により、バリア膜 25の表面が露出するま でシリコン酸ィ匕膜 26を研磨する。その後、例えば CVD装置内で N Oプラズマを用い
2
たプラズマァニールを行うことにより、シリコン酸ィ匕膜 26の表面を窒化する。このブラ ズマァニールは、例えば 350°Cで 4分間行う。このプラズマァニールでは、シリコン酸 化膜 26の脱水処理も行われる。
[0111] 次いで、図 3R及び図 4に示すように、ノリア膜 25及びシリコン酸ィ匕膜 26上にノリア 膜 27を形成する。ノリア膜 27としては、例えば厚さが 50nm程度の酸ィ匕アルミニウム 膜を PVD法により形成する。
[0112] その後、図 3Sに示すように、ノ リア膜 27上にシリコン酸ィ匕膜 28を形成する。シリコ ン酸化膜 28としては、例えば TEOSを原料ガスとするプラズマ CVD法により、 NSG 膜を形成する。また、シリコン酸ィ匕膜 28の厚さは、例えば 2600nm程度とする。続い て、例えば CVD装置内で N Oプラズマを用いたプラズマァニールを行うことにより、
2
シリコン酸化膜 28の表面を窒化する。このプラズマァニールは、例えば 350°Cで 4分 間行う。このプラズマァニールでは、シリコン酸ィ匕膜 28の脱水処理も行われる。
[0113] 次に、シリコン酸ィ匕膜 28上にシリコン酸ィ匕膜 29を形成する。シリコン酸ィ匕膜 29とし ては、例えば TEOSを原料ガスとするプラズマ CVD法により、 NSG膜を形成する。ま た、シリコン酸ィ匕膜 29の厚さは、例えば lOOnm程度とする。次いで、例えば CVD装 置内で N Oプラズマを用いたプラズマァニールを行うことにより、シリコン酸化膜 29の
2
表面を窒化する。このプラズマァニールは、例えば 350°Cで 2分間行う。このプラズマ ァニールでは、シリコン酸ィ匕膜 29の脱水処理も行われる。
[0114] その後、図 3Tに示すように、所定のパターンが形成されたレジストマスク（図示せず )を用いて、シリコン酸ィ匕膜 29、シリコン酸ィ匕膜 28、 ノ リア膜 27及びバリア膜 25をパ ターニングすることにより、配線 24aまで達するコンタクトホール 30を形成する。
[0115] 続いて、全面に、例えば PVD法により、厚さが 50nm程度の TiN膜をバリアメタル 膜（図示せず）として形成する。次に、全面に、例えば CVD法により、厚さが 650nm 程度のタングステン膜を形成する。次いで、例えば CMP法によりタングステン膜及び TiN膜を、シリコン酸ィ匕膜 29が露出するまで研磨する。この結果、コンタクトホール 3 0内にタングステン膜が残り、図 3Uに示すように、このタングステン膜から導体プラグ 31が構成される。その後、例えば PVD法により導体膜 32を形成する。導体膜 32の 形成に当たっては、例えば、厚さが 550nmの AlCu合金膜、厚さが 5nmの Ti膜及び 厚さが 150nmの TiN膜を順次形成する。
[0116] 続いて、図 3Vに示すように、所定のパターンが形成されたレジストマスク（図示せず )を用いて、導体膜 32をパターユングすることにより、配線 32aを形成する。次に、配 線 32aを覆うシリコン酸ィ匕膜 33を形成する。シリコン酸ィ匕膜 33としては、例えば TEO Sを原料ガスとするプラズマ CVD法により、 NSG膜を形成する。また、シリコン酸ィ匕膜 33の厚さは、例えば 2200nmとする。次いで、シリコン酸ィ匕膜 33の表面を、例えば C MP法により研磨することにより、平坦化する。その後、例えば CVD装置内で N Oプ
2 ラズマを用いたプラズマァニールを行うことにより、シリコン酸ィ匕膜 33の表面を窒化す る。このプラズマァニールは、例えば 350°Cで 4分間行う。
[0117] 続いて、シリコン酸ィ匕膜 33上に、例えば厚さが lOOnm程度のシリコン酸ィ匕膜 34を 形成する。シリコン酸ィ匕膜 34としては、例えば TEOSを原料ガスとするプラズマ CVD 法により、 NSG膜を形成する。次に、例えば CVD装置内で N Oプラズマを用いたプ
2
ラズマァニールを行うことにより、シリコン酸ィ匕膜 33の表面を窒化する。このプラズマ ァニールは、例えば 350°Cで 2分間行う。
[0118] 次いで、図 3Wに示すように、所定のパターンが形成されたレジストマスク（図示せ ず）を用いて、シリコン酸ィ匕膜 34及び 33をパターユングすることにより、配線 32aまで 達するコンタクトホール 35を形成する。その後、全面に、例えば PVD法により、厚さ が 50nm程度の TiN膜をバリアメタル膜（図示せず）として形成する。続いて、全面に 、例えば CVD法により、厚さが 650nm程度のタングステン膜を形成する。次に、例え ば CMP法によりタングステン膜及び TiN膜を、シリコン酸ィ匕膜 34が露出するまで研 磨する。この結果、コンタクトホール 35内にタングステン膜が残り、このタングステン膜 カゝら導体プラグ 36が構成される。次いで、例えば PVD法により配線 37を形成する。 配線 37の形成に当たっては、例えば、厚さが 500nmの AlCu合金膜及び厚さが 15 Onmの TiN膜を順次形成し、これらをパターニングする。
[0119] その後、図 3Xに示すように、配線 37を覆うシリコン酸ィ匕膜 38を形成する。シリコン 酸ィ匕膜 38としては、例えば TEOSを原料ガスとするプラズマ CVD法により、 NSG膜 を形成する。シリコン酸ィ匕膜 38の厚さは、例えば lOOnm程度とする。続いて、例えば CVD装置内で N Oプラズマを用いたプラズマァニールを行うことにより、シリコン酸
2
化膜 38の表面を窒化する。このプラズマァニールは、例えば 350°Cで 2分間行う。
[0120] 次に、シリコン酸ィ匕膜 38上に、例えばプラズマ CVD法により、厚さが 350nm程度 のシリコン窒化膜 39を形成する。シリコン酸ィ匕膜 38及びシリコン窒化膜 39がノ¾シ ベーシヨン膜として機能する。
[0121] 次いで、図 3Yに示すように、所定のパターンが形成されたレジストマスク（図示せず )を用いて、シリコン窒化膜 39及びシリコン酸ィ匕膜 38をパターユングすることにより、 ノ ッド部 104内に、配線 37の一部を露出する開口部 40を形成する。なお、このパタ 一ユングにおいては、配線 37を構成する TiN膜も除去する。
[0122] その後、感光性ポリイミドを塗布することにより、厚さが 3 μ m程度の保護膜 41をシリ コン窒化膜 39上に形成する。続いて、保護膜 41に対して露光及び現像を行うことに より、ノ ッド部 104内に、開口部 40を露出する開口部 42を形成する。
[0123] そして、例えば横型炉内で、 310°C、 40分間の熱処理を行う。この熱処理中には、 例えば窒素を 100リットル Z分の流量で供給する。この結果、感光性ポリイミドからな る保護膜 41が硬化する。
[0124] 上述のように、参考例では、図 5Bに示すように、シリコン酸ィ匕膜 1060及び 1061上 にバリア膜 1062が存在し、ノ リア膜 1062がシリコン酸化膜 1060及び 1061中の水 分の上方への離脱を阻害する。このため、コンタクトホール 1068を経由して水分が 離脱しようとし、ノ リアメタル膜及びタングステン膜の形成を阻害する。
[0125] これに対し、第 1の実施形態では、図 5Aに示すように、コンタクトホール 30を形成し た後には、シリコン酸ィ匕膜 28及び 29の上方に水分の離脱を阻害するものが存在し ない。このため、ノ リアメタル膜及びタングステン膜の形成過程において加熱されると 、シリコン酸ィ匕膜 28及び 29中の水分のほとんどがシリコン酸ィ匕膜 29の表面力も外方 に離脱する。つまり、コンタクトホール 30を経由して離脱する水分は極めて少ない。 従って、良好なノ リアメタル膜及びタングステン膜が形成され、特性が安定する。
[0126] (第 2の実施形態）
次に、本発明の第 2の実施形態について説明する。図 6A乃至図 6Bは、本発明の 第 2の実施形態に係る強誘電体メモリ（半導体装置)の製造方法を工程順に示す断 面図である。
[0127] 第 2の実施形態に係る強誘電体メモリの製造に当たっては、先ず、第 1の実施形態 と同様にして、図 3Pに示すように、シリコン酸化膜 26の形成までの処理を行う。
[0128] 次に、図 6Aに示すように、例えば CMP法により、配線 24aの表面が露出するまで シリコン酸ィ匕膜 26及びバリア膜 25を研磨する。その後、例えば CVD装置内で N O
2 プラズマを用いたプラズマァニールを行うことにより、シリコン酸ィ匕膜 26の表面を窒化 する。このプラズマァニールは、例えば 350°Cで 4分間行う。このプラズマァニールで は、シリコン酸ィ匕膜 26の脱水処理も行われる。
[0129] 次 、で、図 6Bに示すように、配線 24a、 ノリア膜 25及びシリコン酸ィ匕膜 26上にバリ ァ膜 27を形成する。ノリア膜 27としては、例えば厚さが 50nm程度の酸ィ匕アルミ-ゥ ム膜を PVD法により形成する。
[0130] その後、第 1の実施形態と同様にして、シリコン酸化膜 28の形成以降の処理を行う
[0131] このような第 2の実施形態によれば、図 7に示すように、配線 24aの表面にバリア膜 27がバリア膜 25を介さずに直接接していることを除いて、第 1の実施形態と同様の構 造が得られる。
[0132] 従って、第 1の実施形態と同様に、コンタクトホール 30の形成後には、シリコン酸ィ匕 膜 29の表面力も水分が離脱し得る。このため、第 1の実施形態と同様の効果が得ら れる。
[0133] (第 3の実施形態）
次に、本発明の第 3の実施形態について説明する。図 8は、本発明の第 3の実施形 態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0134] 本実施形態では、隣り合う配線 32a間にシリコン酸ィ匕膜 61が形成され、シリコン酸 化膜 61及び配線 32a上にノリア膜 62が形成されている。そして、ノリア膜 62上にシ リコン酸ィ匕膜 63が形成されている。即ち、第 1の実施形態中のシリコン酸ィ匕膜 33の代 わりに、シリコン酸ィ匕膜 61、 ノリア膜 62及びシリコン酸ィ匕膜 63が形成されている。
[0135] このような第 3の実施形態に係る強誘電体メモリを製造するに当たっては、先ず、第 1の実施形態と同様にして、配線 32aの形成までの処理を行う。次に、配線 32aを覆 うシリコン酸ィ匕膜 61を形成し、例えば CMP法により配線 32aが露出するまで平坦ィ匕 する。シリコン酸ィ匕膜 61としては、例えば TEOSを原料ガスとするプラズマ CVD法に より、 NSG膜を形成する。その後、例えば CVD装置内で N Oプラズマを用いたブラ
2
ズマァニールを行うことにより、シリコン酸ィ匕膜 61の表面を窒化する。次いで、配線 3 2a上にノリア膜 62を形成する。ノリア膜 62としては、例えば酸ィ匕アルミニウム膜を P VD法により形成する。続いて、ノリア膜 62上にシリコン酸ィ匕膜 63を形成し、平坦ィ匕 する。シリコン酸ィ匕膜 63としては、例えば TEOSを原料ガスとするプラズマ CVD法に より、 NSG膜を形成する。その後、例えば CVD装置内で N Oプラズマを用いたブラ
2
ズマァニールを行うことにより、シリコン酸ィ匕膜 63の表面を窒化する。
[0136] そして、第 1の実施形態と同様にして、シリコン酸化膜 34の形成以降の処理を行う。
[0137] このような第 3の実施形態では、平坦なバリア膜 62が付加されているので、第 1の実 施形態と比較してより一層確実に水分の侵入を防止することができる。また、バリア膜 62は配線 32aの表面に接しているため、導体プラグ 36の形成時には、シリコン酸ィ匕 膜 63及び 34中の水分はシリコン酸ィ匕膜 34の表面力も離脱することができる。従って 、導体プラグ 36の形成が阻害されることもない。
[0138] (第 4の実施形態）
次に、本発明の第 4の実施形態について説明する。図 9は、本発明の第 4の実施形 態に係る強誘電体メモリ（半導体装置)を示す断面図である。
[0139] 第 4の実施形態では、第 2実施形態中のシリコン酸ィ匕膜 33の代わりに、シリコン酸 化膜 61、ノリア膜 62及びシリコン酸ィ匕膜 63が形成されている。従って、第 2の実施 形態の効果と共に第 3の実施形態の効果が得られる。
[0140] なお、本発明にお 、て、バリア膜は、酸ィ匕アルミニウム膜に限定されず、金属酸ィ匕 膜又は金属窒化膜等の、少なくとも水素又は水の拡散を防止することができる膜であ ればよい。例えば、酸化チタン膜、 A1窒化膜、 A1酸窒化膜、 Ta酸化膜、 Ta窒化膜及 び Zr酸化膜、 Si酸窒化膜等を用いることができる。金属酸ィ匕膜は緻密であるため、 比較的薄い場合であっても、水素の拡散を確実に防止することが可能である。従って 、微細化の観点力 はノリア膜として金属酸ィ匕物を用いることが好ましい。
[0141] また、強誘電体膜を構成する物質の結晶構造は、ベロブスカイト型構造に限定され るものではなぐ例えば Bi層状構造であってもよい。また、強誘電体膜を構成する物 質の組成も特に限定されるものではない。例えば、ァクセプタ元素として、 Pb (鉛）、 S r (ストロンチウム）、 Ca (カルシウム）、 Bi (ビスマス）、 Ba (バリウム）、 Li (リチウム）及び Z又は Y (イットリウム）が含有されていてもよぐドナー元素として、 Ti (チタン）、 Zr (ジ ルコ-ゥム）、 Hf (ハフニウム）、 V (バナジウム）、 Ta (タンタル）、 W (タングステン）、 M n (マンガン）、 A1 (アルミニウム）、 Bi (ビスマス）及び Z又は Sr (ストロンチウム）が含有 されていてもよい。
[0142] 強誘電体膜を構成する物質の化学式としては、例えば、 Pb (Zr, Ti) O、 (Pb, Ca)
3
(Zr, Ti) 0、 (Pb, Ca) (Zr, Ti, Ta) 0、 (Pb, Ca) (Zr, Ti, W) 0、 (Pb, Sr) (Zr
3 3 3
, Ti) 0、 (Pb, Sr) (Zr, Ti, W) 0、（Pb, Sr) (Zr, Ti, Ta) 0、（Pb, Ca, Sr) (Zr
3 3 3
, Ti) 0、 (Pb, Ca, Sr) (Zr, Ti, W) 0、（Pb, Ca, Sr) (Zr, Ti, Ta) 0、 SrBi (Ta
3 3 3 2
Nb ) O、 SrBi Ta O、 Bi Ti O 、： Bi Ti O、及び BaBi Ta Oが挙げられる x 1-X 2 9 2 2 9 4 2 12 4 3 9 2 2 9
力 これらに限定されない。また、これらに Siが添加されていてもよい。
[0143] また、本発明は強誘電体メモリへの適用に限定されるものではなぐ例えば、 DRA M等に適用されてもよい。 DRAMに適用される場合には、強誘電体膜の代わりに、 例えば、（BaSr)TiO膜 (BST膜)、 SrTiO膜 (STO膜)、 Ta O膜等の高誘電体膜
3 3 2 5
を用いればよい。なお、高誘電体膜とは、比誘電率が二酸化シリコンより高い誘電体 膜のことである。
[0144] また、上部電極及び下部電極の組成も特に限定されな ヽ。下部電極は、例えば、 P t (プラチナ）、 Ir (イリジウム）、 Ru (ルテニウム）、 Rh (ロジウム）、 Re (レニウム）、 Os ( オスミウム)及び Z又は Pd (パラジウム)力も構成されていてもよぐこれらの酸ィ匕物か ら構成されていてもよい。上部電極の貴金属キャップ膜より下の層は、例えば、 Pt、 Ir 、 Ru、 Rh、 Re、 Os及び Z又は Pdの酸ィ匕物から構成されていてもよい。また、上部電 極は、複数の膜が積層されて構成されていてもよい。
[0145] 更に、強誘電体メモリのセルの構造は、 1T1C型に限定されるものでなぐ 2T2C型 であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体力 記憶 部及びスイッチング部を兼用する構成となっていてもよい。この場合、 MOSトランジス タのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、 半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。
[0146] また、強誘電体膜の形成方法は特に限定されない。例えば、ゾル—ゲル法、有機 金属分解（MOD)法、 CSD (Chemical Solution Deposition)法、化学気相蒸着（CV D)法、ェピタキシャル成長法、スパッタ法、 MOCVD (Metal Organic Chemical Vapo r Deposition)法等を採用することができる。
[0147] また、上述の実施形態では、強誘電体キャパシタの構造をプレーナ構造としている 力 スタック構造の強誘電体キャパシタを用いてもよ!、。
産業上の利用可能性
以上詳述したように、本発明によれば、表面が平坦なノリア層が形成されているた め、高いバリア性能が得られる。また、バリア層は、第 1の配線を直接覆っているため 、第 2の配線と第 1の配線との間に位置する層間絶縁膜中の水分の離脱をこのノ リア 層が阻害することもない。従って、第 1の配線と第 2の配線との電気的な接続を良好 な状態に保つことができる。更に、第 2の配線上にバリア膜 (第 3のノ リア膜)を設けた 場合には、例えバリア層及びバリア膜の双方に欠陥が生じていたとしても、ほとんど の場合、それらの位置は互いにずれる。このため、少なくとも一方により水素及び水 分の侵入を防止することができる。つまり、より一層確実にバリア性能を確保すること ができる。

Claims

請求の範囲
[1] 半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強 誘電体キャパシタと、
前記強誘電体キャパシタの上方に形成され、前記上部電極又は前記下部電極の 少なくとも一方にその一部が接続された第 1の配線と、
前記第 1の配線を直接覆い、水素又は水分の拡散を防止する表面が平坦なバリア 層と、
前記バリア層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、その一部が前記第 1の配線に接続された第 2の配 線と、
を有することを特徴とする半導体装置。
[2] 前記バリア層は、
前記第 1の配線の側面及び上面を覆う第 1のバリア膜と、
前記第 1のバリア膜上に形成された平坦な第 2のバリア膜と、
を有することを特徴とする請求項 1に記載の半導体装置。
[3] 前記バリア層は、
前記第 1の配線の側面を覆う第 1のバリア膜と、
前記第 1の配線の上面を覆う平坦な第 2のバリア膜と、
を有することを特徴とする請求項 1に記載の半導体装置。
[4] 前記バリア層と前記第 2の配線との間に、水素又は水分の拡散を防止する膜が存 在しな 、ことを特徴とする請求項 1に記載の半導体装置。
[5] 前記第 2の配線を直接覆 、、水素又は水分の拡散を防止する表面が平坦な第 3の バリア膜を有することを特徴とする請求項 1に記載の半導体装置。
[6] 前記第 1及び第 2のノリア膜は、夫々金属酸ィ匕膜であることを特徴とする請求項 2に 記載の半導体装置。
[7] 前記第 1及び第 2のノリア膜は、夫々金属酸ィ匕膜であることを特徴とする請求項 3に 記載の半導体装置。
[8] 前記第 1及び第 2のバリア膜は、夫々酸ィ匕アルミニウム膜又は酸ィ匕チタン膜である ことを特徴とする請求項 2に記載の半導体装置。
[9] 前記第 1及び第 2のバリア膜は、夫々酸ィ匕アルミニウム膜であることを特徴とする請 求項 3に記載の半導体装置。
[10] 半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キ ャパシタを形成する工程と、
前記強誘電体キャパシタの上方に、前記上部電極又は前記下部電極の少なくとも 一方にその一部が接続される第 1の配線を形成する工程と
前記第 1の配線を直接覆い、水素又は水分の拡散を防止する表面が平坦なバリア 層を形成する工程と、
前記バリア層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、その一部が前記第 1の配線に接続される第 2の配線を形成 する工程と、
を有することを特徴とする半導体装置の製造方法。
[11] 前記バリア層を形成する工程は、
前記第 1の配線の側面及び上面を覆う第 1のバリア膜を形成する工程と、 前記第 1のバリア膜上に平坦な第 2のバリア膜を形成する工程と、
を有することを特徴とする請求項 10に記載の半導体装置の製造方法。
[12] 前記第 1のバリア膜を形成する工程と前記第 2のバリア膜を形成する工程との間に 前記第 1のバリア膜上に絶縁膜を形成する工程と、
前記絶縁膜を前記第 1のバリア膜の上面が露出するまで平坦ィ匕する工程と、 を有することを特徴とする請求項 11に記載の半導体装置の製造方法。
[13] 前記バリア層を形成する工程は、
前記第 1の配線の側面を覆う第 1のバリア膜を形成する工程と、
前記第 1の配線の上面を覆う平坦な第 2のバリア膜を形成する工程と、 を有することを特徴とする請求項 10に記載の半導体装置の製造方法。
[14] 前記第 1のバリア膜を形成する工程は、
前記第 1の配線の側面及び上面を覆う前記第 1のバリア膜の原料膜を形成するェ 程と、
前記原料膜上に絶縁膜を形成する工程と、
前記絶縁膜及び原料膜を前記第 1の配線の表面が露出するまで平坦ィヒする工程 と、
を有することを特徴とする請求項 13に記載の半導体装置の製造方法。
[15] 前記層間絶縁膜を形成する工程と前記第 2の配線を形成する工程との間に、 前記層間絶縁膜及び前記バリア層に、前記第 1の配線まで達するコンタクトホール を形成する工程と、
前記コンタクトホール内に導体プラグを形成する工程と、
を有することを特徴とする請求項 10に記載の半導体装置の製造方法。
[16] 前記バリア層を形成する工程と前記第 2の配線を形成する工程との間に、水素又は 水分の拡散を防止する膜を形成しないことを特徴とする請求項 10に記載の半導体 装置の製造方法。
[17] 前記第 2の配線を形成する工程の後に、前記第 2の配線を直接覆い、水素又は水 分の拡散を防止する表面が平坦な第 3のバリア膜を形成する工程を有することを特 徴とする請求項 10に記載の半導体装置の製造方法。
[18] 前記第 1及び第 2のバリア膜として、夫々金属酸化膜を形成することを特徴とする請 求項 11に記載の半導体装置。
[19] 前記第 1及び第 2のバリア膜として、夫々金属酸化膜を形成することを特徴とする請 求項 13に記載の半導体装置。
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